KR20040008796A - 파워 업 회로 - Google Patents

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Abstract

본 발명에 따른 파워 업 회로는 게이트 단자가 접지되며 전원과 제 1 노드 사이에 접속된 제 1 PMOS트랜지스터와;파워 업시 전원을 분배하는 제 1 전압 분배부와; 파워 업시 상기 제 1 전압 분배부의 출력에 따라 동작하며 상기 제 1 노드와 접지 사이에 접속되는 제 1 NMOS트랜지스터와;전원과 제 2 노드 사이에 접속된 게이트 전극이 서로 접속된 다수의 PMOS트랜지스터와 상기 제 2 노드와 접지 간에 접속되며 게이트가 상기 다수의 PMOS트랜지스터에 접속된 제 2 NMOS트랜지스터로 구성되어 상기 제 1 노드의 전위를 반전시키는 인버터와;상기 제 1 노드와 접지간에 접속되며 상기 인버터의 출력에 따라 턴온되는 제 3 NMOS트랜지스터를 포함하여 구성되어 상기 인버터의 출력이 상기 제 1 노드의 전위보다 먼저 천이되는 것을 방지한다.

Description

파워 업 회로{Power up circuit}
본 발명은 전원을 켜는 시점에 회로가 정상적으로 동작할 수 있도록 초기 전압 값을 설정하는 기능을 갖는 파워 업 회로에 관한 것이다.
전력 소비를 줄이기 위해 시스템 및 개별 회로들에 공급되는 전원이 점점 낮아지고 있고, 기존에 사용되던 회로들에서는 발생하지 않던 문제들이 점차 증가되고 있다.
초기화 회로는 공급 전압이 특정 전압에 이르기 전까지는 초기화가 필요한 회로의 노드를 원하는 전압으로 유지시키는 역할을 한다. 그러나 공급 전원 자체가 낮을 경우, 전원 노이즈 등에 의해 공급 전원이 파워 업(power up) 전압 근처에 도달하면 이미 초기화가 완료된 회로에서 재차 초기화 과정이 발생될 가능성이 커지게 된다.
도 1은 일반적인 파워 업 회로의 동작 원리를 보인 것이다. 도 1a 및 도1b 는 각각 초기화 상태와 초기화가 완료된 상태를 보인 것이다. 전원을 켤때, 전원은 매우 빠른 시간내에 공급 전압 레벨에 도달하게 되지만, 이를 매우 작은 시간 단위에서 보면 일정한 기울기를 갖고 상승하게 됨을 알 수 이다. 도 1c는 시간에 대한 전원 곡선을 나타낸 것이며 점선으로 표시된 부분이 전원을 켤때의 전원 곡선에 해당한다. 실선으로 표시된 파워 곡선은 도 1a의 파워 업(PWRUP)노드의 전압을 보인 것이다.
파워 업 회로의 동작을 크게 세가지 영역으로 나누어 보면 , 첫번째로 전원이 증가하면서 파워 업 노드의 전압도 같이 증가하는 영역이 있다, 이는 도 1c의 t1 이전의 영역을 의미한다. 이러한 영역이 존재하는 이유는 도 1a의 PMOS트랜지스터(P1)가 켜지지 못하기 때문이다. 두번째 영역은 PMOS트랜지스(P1)의 게이트-소스 간 전압(A)이 충분히 커져서 PMOS트랜지스터(P1)가 켜진 상태가 되어 노드(X)에 VDD값(논리적으로는 하이 값)이 전달되는 영역이다. 이때는 파워 업 노드는 논리적으로 로우 값을 갖게 되며 도 1c에서는 t1과 t2사이의 영역이 해당된다. 세번째 영역은 전원이 증가하여 노드(B)의 전압을 증가시켜 NMOS트랜지스터(N1)가 켜지는 영역으로, 노드(X)는 방전되어 논리적으로 로우가 되고 파워 업노드는 논리적으로 하이가 되는 영역이다. 이 영역 이후로는 파워 업 노드의 전압은 VDD전압과 동일하며 파워 업은 완료된 상태가 된다.
도 2는 저전원 조건에서 발생되는 기존 파워 업 회로의 문제점에 관해 나타낸것이다.
도 2는 전원 노이즈와 파워 업 레벨과의 상관관계를 나타낸 것인테, 저전원 조건의 경우에는 VDD에 잡음이 존재할 경우, 파워 업 레벨이 영향 받을 수 있는 가능성이 증가 함을 알 수 있다. 앞의 도 1b를 참고해 보면, 전원 잡음에 의해 노드(B)의 전압이 낮아져서 NMOS트랜지스터(N1)를 충분히 켜지 못하는 상태가 발생할 수 있으며, 이럴경우 , 파워 업노드가 순간적으로나마 로우 값을 갖게 되어 초기화가 재발생될 수도 있는 심각한 문제가 있다. 이러한 문제는 VDD 레벨과 파워업 레벨과의 차이가 클 수록 발생 가능성이 작아지므로 기존의 파워 업 회로에서는 심각한 고려의 대상이 아니었지만, VDD레벨이 점점 작아짐에 따라 반드시 고려해야하는 문제가 된다.
따라서 본 발명은 이와 같이 저전원 조건에서 동작하는 회로에 있어서 초기화 과정에서 발생될 수 있는 오동작을 방지할 수 있는 파워 업 회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 간단한 회로시스템은 물론이고 일반적인 VLSI 시스템에 광범위하게 적용할 수 있게 하는데 있다.
도 1a 및 도 1b는 종래 파워 업 회로도이다.
도 1c는 도 1a 및 도 1b를 설명하기 위한 타이밍도이다.
도 2는 전원 노이즈와 파워 업 레벨과의 상관 관계를 나타내는 도면이다.
도 3a는 본 발명의 제 1 실시예에 따른 파워 업 회로도이다.
도 3b는 도 3a의 초기화 현상을 설명하기 위한 회로도이다.
도 3c는 도 3a의 문제점을 보강한 본 발명에 따른 파워 업 회로도이다.
도 4a는 본 발명의 제 2 실시예에 따른 파워 업 회로도이다.
도 4b 는 도 4a를 설명하기 위한 타이밍도이다.
도 5a 는 본 발명의 제 3 실시예에 따른 파워 업 회로도이다.
도 5b는 도 5a를 설명하기 위한 타이밍도이다.
도 6은 본 발명의 제 4 실시예에 따른 파워 업 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
20:NMOS 래치100: 제 1 파워 업 회로
200: 제 2 파워 업 회로300: 플립플롭
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3a 및 3b는 상기에 기술한 기존의 파워 업 회로가 갖는 문제점을 해결할 수 있는 간단한 방법과 이 방법이 갖는 문제점을 나타낸 것이다. 도 3a 에서는 NMOS트랜지스터래치(N2)를 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)사이에 존재하는 노드(X)와 첫번째 인버터(I1)의 출력 사이에 접속시켜 NMOS래치(20)를 구성시켰다. 전원(VDD)이 외부 노이즈 등에 의해 낮아질 경우, NMOS트랜지스터(N1)가 꺼질수도 있는데 이때 노드(X)는 PMOS트랜지스터(P1)가 켜진 상태이므로 VDD 레벨이 전달되게 된다. 이러한 상황에서 NMOS트랜지스터(N2)가 없을 경우, 초기화 동작이 재발될 수 있다. 반면에 도 3a와 같이 NMOS트랜지스터(N2)를 설치할 경우에는 VDD레벨이 노드(X)에 전달될때 NMOS트랜지스터(N2)가 켜진 상태이므로 전하가 접지로 빠져나가게 되어 노드(X)를 논리적으로 로우 상태로 유지시킬 수 있다.
그러나 이 방법은 도 3b에 나타낸 것과 같이 슬로우 파워 업(slow power up)시에 초기화 동작이 일어나지 않는 문제점이 존재할 수 있다. 슬로우 파워 업 이란 전원(VDD)이 천천히 올라가는 경우를 말하는데 절대적인 기준이 있는 것은 아니며 전원 전압에 도달하기 까지 보통 수 밀리초 정도의 시간이 걸리는 경우를 말한다.
도 3b를 보면, 노드(X)와 연결되어 있는 첫번째 인버터(I1)도 실제로는 큰 점선의 원 내부에 나타낸 바와 같이 PMOS트랜지스터(P2)와 NMOS트랜지스터(N3)를 직렬로 연결한 형태를 지니고 있음을 알 수 있다. 초기화 동작은 노드(x) 위에 존재하는 PMOS트랜지스터(P1)가 켜짐에 따라 VDD레벨이 노드(X)에 전달된 상태로 볼수 있는데, 첫번째 인버터(I1)의 PMOS트랜지스터(P2)에서도 VDD가 천천히 올라감에 따라 동일한 현상이 발생되기 때문에 그림 3b에서 노드(H)가 노드(X )에 비해 더 빨리 VDD 레벨 상태가 될 수 있다. 이러한 현상이 발생되면, 노드(X)위의 PMOS트랜지스터(P1)가 켜져도 NMOS트랜지스터(N2)는 이미 켜진 상태이므로 X 노드는 항상 논리적으로 로우 값을 갖게 되어 파워 업 노드는 항상 VDD 레벨과 같은 값을 갖게 된다. 이는 파워 업 회로의 본래 목적인 초기화 동작이 이루어지지 않는 것을 의미한다.
도 3c는 도 3a의 문제점을 해결하기 위한 본 발명에 따른 파워 업 회로도이다.
인버터(I1)의 출력 노드(H)가 노드(X)보다 더 늦은 시간에 논리적으로 하이 값을 갖도록 만들어 주면 문제가 해결되므로, 인버터(I1)의 PMOS트랜지스터(P2) 부분을 저항성분이 비교적 큰 다수의 PMOS트랜지스터(Pn)를 직렬로 연결한 형태로 구성한다. 이렇게 PMOS트랜지스터(Pn)를 구성함으로써, VDD가 증가함에 따라 PMOS트랜지스터(P1)가 켜지는 시점보다 인버터(I1)의 PMOS트랜지스터(Pn)가 켜지는 시점을 더 늦게 만들수 있다.
도 4a는 상기 도 3b의 문제점을 해결할 수 있는 또 다른 기본적인 개념을 나타낸 것이다. NMOS 래치(20)를 사용할 경우, NMOS래치(20)가 초기화 동작이 이루어지기 전에 미리 켜지면 안되므로 파워 업이 일어난 후에 래치(20)가 켜질 수 있도록 노드(G)의 전압이 일정 시간 지연을 갖은 후에 논리적으로 하이 레벨이 되도록 만들어 주는 것이다. 일정 시간 지연을 갖게 하기 위해서는 짝수개의 인버터(I3 및 I4)와 캐패시터(C)를 도4a와 같이 첨가함으로써 구현할 수 있는데 주의할 것은 인버터에 제공되는 전원은 VDD가 아닌 파워 업 이후에 발생되는 전원(도 4b의 점선으로 표시된 곡선)이어야 한다. 이러한 전원 소스(source)가 시스템 내에서 제공될 경우에는 이러한 전원 소스를 사용하면 되며, 그렇지 않을 경우에는 도 5a와 같은 방법을 사용할 수 있다.
그림 5a는 파워 업이 완료된 후 일정 시간 지연을 갖은 후에 발생되는 전원(V_Delay)을 만들기 위한 회로도를 보인 것이다. 우선 원래의 파워 업 회로에서 NMOS 트랜지스터(N1)의 게이트가 노드(K1)에 연결되어 있다고 가정한다. 그리고 제 1 노드(K1)와 제 2 노드(K2)간에 저항(R2)을 접속하고 노드(K2)와 접지간에 저항(R3)를 접속한다, 그리고 제 2 노드(K2)에 제 2 파워 업 회로(200)를 연결한다.
제 2 파워 업 회로(200)은 도 1에서 저항 (R1 및 R2)을 제외하고는 동일한 구성을 갖는다. 제 1 노드(K1)는 제 2 노드(K2)에 비해 일정 전압 이상 크기 때문에 파워 업이 일어나는 시점을 비교해보면, 본래의 제 1 파워 업 회로(100)가 제 2 파워 업 회로(200)보다 더 빨리 파워 업이 일어나며 이를 전원 곡선으로 나타내면 그림 5b에 나타낸 것과 같다. 결과적으로 보면, 이와 같이 파워 업 회로를 이중으로 구성할 경우 일정 시간 지연을 갖는 전원 소스를 형성시킬 수 있음을 알 수 있다. 그러나 이와 같은 방법의 경우, 다음과 같은 근본적인 문제가 존재한다.
제 2 파워 업 회로(200)에 의해 형성 되는 V_Delay 전원은 제 1 파워 업 이후에 발생이 되지만 VDD 값이 감소할 때에는 V_PWRUP보다 앞서서 꺼지는 (TURN-OFF) 전원이 된다. 이러한 전원 소스를 짝수단의 시간 지연용 인버터의 전원으로 사용할 경우, 전원 잡음 등에 의해 V_PWRUP이 순간적으로나마 꺼지는 상태(초기화 동작의 재발생 상태)를 NMOS래치가 방지할 수 없게 된다. 이는 V_PWRUP이 꺼지기 전에 시간지연을 위한 짝수단의 인버터에 전원으로 제공되는 V_Delay가 이보다 앞선 시점에 꺼져있기 때문이다.
도 6은 도 5a의 문제를 해결할 수 있는 방법을 나타낸 것이다. 이 방법은 제 2 파워 업회로에서 얻을 수 있는 V_PWRUP2 전원을 V_Delay 전원으로 사용하지 않고 NOR 게이트를 사용한 플립 플롭(300)의 입력으로 사용하는 것이다. 여기서 플립 플롭(300)은 VDD 와 V_Delay를 연결시키는 PMOS트랜지스터(P4)의 제어 전압을 만드는데 사용된다. 도 6에 제시된 NOR 게이트 플립플롭(300)은 V_PWRUP2가 논리 하이 값이면, PMOS 트랜지스터(P4)의 게이트 전압을 논리 로우값으로 만들기 때문에 PMOS트랜지스터(P4)가 켜져서 VDD 값이 V_Delay에 전달된다. 즉 V_PWRUP2가 켜지면, VDD 값이 V_Delay에 전달되는 것이며 이는 파워 업 이후에 발생된 전압이 된다. 또한, 전원 잡음에 의해서 V_PWRUP2가 꺼질때에도 플립 플롭 특성에 의해 PMOS트랜지스터(P4)의 게이트 전압은 여전히 논리 로우값을 유지하여 PMOS트랜지스터(P4)는 켜진 상태가 유지되기 때문에 이때에도 VDD 값이 V_Delay에 전달됨을 알수 있다.
이상의 방법을 통해 시간 지연을 갖는 전원 소스(source)를 형성하는 방법과 전원 잡음 현상에 의해 시간 지연을 갖는 전원 소스가 먼저 꺼지는 문제를 해결할 수 있음를 제시하였다.
상술한 바와 같이 본 발명에 의하면 전원 잡음 현상으로 인하여 초기화 동작이 재 발생되는 것을 방지할 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.

Claims (4)

  1. 게이트 단자가 접지되며 전원과 제 1 노드 사이에 접속된 제 1 PMOS트랜지스터와;
    파워 업시 전원을 분배하는 제 1 전압 분배부와;
    파워 업시 상기 제 1 전압 분배부의 출력에 따라 동작하며 상기 제 1 노드와 접지 사이에 접속되는 제 1 NMOS트랜지스터와;
    전원과 제 2 노드 사이에 접속된 게이트 전극이 서로 접속된 다수의 PMOS트랜지스터와 상기 제 2 노드와 접지 간에 접속되며 게이트가 상기 다수의 PMOS트랜지스터에 접속된 제 2 NMOS트랜지스터로 구성되어 상기 제 1 노드의 전위를 반전시키는 인버터와;
    상기 제 1 노드와 접지간에 접속되며 상기 인버터의 출력에 따라 턴온되는 제 3 NMOS트랜지스터를 포함하여 구성되어 상기 인버터의 출력이 상기 제 1 노드의 전위보다 먼저 천이되는 것을 방지하는 것을 특징으로하는 파워 업 회로.
  2. 제 1 항에 있어서,
    상기 인버터의 출력을 지연시켜 상기 제 3 NMOS트랜지스터를 구동시키기 위한 지연부를 더 포함하여 구성된 것을 특징으로 하는 파워 업 회로.
  3. 제 2 항에 있어서,
    상기 지연부는 짝수개의 인버터를 포함하여 이루어진 것을 특징으로 하는 파워 업 회로.
  4. 제 1항에 있어서,
    상기 제 1 전압 분배부의 전압을 분배하는 제 2 전압 분배부와;
    상기 제 2 전압 분배부의 출력에 따라 논리 신호를 생성하여 상기 인버터에 공급되는 전원 대용으로 사용하기 위한 논리 신호 생성 수단을 더 포함하여 구성된 것을 특징으로 하는 파워 업 회로.
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