KR20010004885A - 액정 표시 소자의 프레임률 변환 회로 - Google Patents

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Abstract

본 발명은 액정 표시 소자의 구동 회로에 있어서 8 비트 데이터를 6 비트 데이터로 변환시키는 프레임률 변환 회로에 관한 것이다.
본 발명은 8 비트 데이터를 6 비트 데이터로 변환시키는 LCD 프레임률 변환 회로에 있어서, 8 비트 데이터를 입력으로 하는 입력부와, 상기 입력부에 입력되는 8 비트 데이터 중에서 3 비트 데이터만 입력으로 받아 1 비트 데이터로 변환하여 출력하기 위한 데이터 데이터 변환부와, 상기 입력부의 8 비트 데이터 중에서 데이터 변환부로 제공되지 않은 5 비트 데이터와 상기 데이터 변환부에서 출력된 1 비트 데이터를 입력받아 이를 출력하기 위한 출력부를 포함한다.

Description

액정 표시 소자의 프레임률 변환 회로{LCD frame rate conversion circuit}
본 발명은 액정 표시 소자(Liquid Crystal Display: 이하 LCD라 칭한다)의 구동 회로에 관한 것으로서, 보다 구체적으로는 8 비트 데이터를 6 비트 데이터로 변환시키는 프레임률 변환(Frame Rate Conversion) 회로에 관한 것이다.
LCD의 구동에 있어서, 종래의 8 비트 데이터 신호에 의한 구동 방식은 8 개의 신호를 입력받아 이를 처리하는데, 1 개의 데이터 비트 마다 "0" 또는 "1"의 2 가지 표현이 가능하므로 전체 8 비트를 이용하여 표현하면 28= 256 가지의 표현이 가능하다. 그러나, 상기의 경우에는 8 비트 데이터를 표현하기 위한 8 개의 라인(Line)이 공간적으로 필요하고, 8 비트 데이터를 한꺼번에 표현하기 위해서는 1 비트 데이터를 표현하는 것보다 8 배의 고속 처리가 필요하게 된다.
상기 8 비트 데이터에 의한 구동 방식에 비해서, 6 비트 데이터에 의한 구동 방식은 공간적으로 6 개의 라인이 필요하고, 1 비트 데이터를 표현하는 것보다 6 배의 고속 처리로서도 가능하지만, 6 비트 데이터를 이용하여 표현하면 26= 64 가지의 표현 만이 가능하게 된다.
따라서, 상기와 같이 8 비트 데이터 신호에 의한 구동 방식으로 표현할 수 있는 256 가지의 표현을 6 비트 데이터 신호에 의한 구동 방식으로 표현함으로써, 공간적으로 6 개의 라인 만을 필요로 하고, 8 비트 데이터 신호에 의한 구동 방식과 동일한 효과를 낼 수 있는 회로가 프레임률 변환 회로의 목적이다.
이와 같은 프레임률 변환 회로는 8 비트 데이터 신호의 처리에 필요한 소자나 공간을 6 비트 데이터 신호의 처리를 위한 소자나 공간 만을 사용함으로써 절약할 수 있는 이점이 있으나, 컴퓨터와 같이 고속의 데이터 처리 및 동작을 필요로 하는 장치에서는 3 비트의 데이터 신호를 1 비트의 데이터 신호로 변환하는 동안 나머지 5 비트 데이터 신호의 처리를 일시적으로 지연시켜야 하는 등 데이터 처리 속도의 저하를 가져오기 때문에 실제적인 사용이 문제가 된다.
하지만, 사람이 인식할 수 있는 화면 변화의 속도인 1/60 초(약 16. 7 msec) 정도의 주기 내에서 신호의 처리를 요하는 LCD와 같은 경우에서는 상기의 1/60 초 내에서 신호를 처리할 수만 있다면, 8 비트 데이터 신호의 처리를 6 비트 데이터 신호에 의한 구동 회로를 사용하여 하는 경우에 LCD 제작에 드는 비용이나 사용 공간의 감소가 큰 효과를 나타낼 수 있는 것이다.
그러나, 프레임률 변환 회로에 있어서 3 비트 데이터 신호가 표현할 수 있는 8 가지의 표현(23= 8)을 시간적으로 분할하여(Time Division) 표현할 때, 규칙적인 시분할을 사용하면 LCD 상에 화면의 깜빡거림이 나타나게 된다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로서, 8 비트 데이터 신호를 6 비트 데이터 신호로 변환함에 있어서 8 구간의 시분할 순서를 임의적으로(Random) 변화시킴으로써 규칙적인 화면의 점멸에 따른 화면 변화의 깜빡거림을 제거할 수 있는 회로를 제시한다.
도 1은 본 발명의 실시예에 따른 프레임률 변환 회로도,
도 2a는 본 발명의 일실시예에 따른 링 카운터를 사용한 프레임률 변환 회로에 있어서, 제 6, 제 7, 제 8 번째의 3 비트 데이터가 차례대로 1, 0, 0 일 때의 출력 신호 파형도,
도 2b는 본 발명의 일실시예에 따른 의사 랜덤 카운터를 사용한 프레임률 변환 회로에 있어서, 제 6, 제 7, 제 8 번째의 3 비트 데이터가 차례대로 1, 0, 0 일 때의 출력 신호 파형도,
(도면의 주요 부분에 대한 부호의 명칭)
10: 입력부 20: 디코더
30: 8 비트 카운터 40: 데이터 변환부
50: 출력부
IN1, ... , IN8: 8 비트 입력 신호 D1, ... , D8: 디코더 출력 신호
R1, ... , R8: 8 비트 카운터 출력 신호
OUT1, ... , OUT6: 출력 신호 O1, ... , O8, OR: OR 게이트
A2, ... , A8: AND 게이트 F1, ... , F6: D 플립 플롭
CLK: 클럭 신호
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 8 비트 데이터 신호를 6 비트 데이터 신호로 변환시키는 프레임률 변환 회로에 있어서, 8 비트 데이터를 입력으로 하는 입력부와, 상기 입력부에 입력되는 8 비트 데이터 중에서 3 비트 데이터 만을 입력받아 1 비트 데이터로 변환하기 위한 데이터 변환부와, 상기 입력부에서 데이터 변환부로 제공되지 않은 나머지 5 비트 데이터와 상기 데이터 변환부에서 출력된 1 비트 데이터를 입력받아 이를 출력하기 위한 출력부로 이루어지는 것을 특징으로 한다.
상기 데이터 변환부는 상기 입력부에서 제공되는 3 비트 데이터를 8 개의 출력 단자 중에서 하나의 출력 단자를 통해 나타내는 디코더(Decoder)와, 클럭 신호(Clock)를 카운트하는 8 비트 카운터(Counter)와, 상기 디코더와 상기 8 비트 카운터에서 출력된 신호를 입력받아 시분할(Time Division) 방식으로 1 비트 데이터로 변환하기 위한 변환 수단으로 이루어지는 것을 특징으로 한다.
8 비트 데이터를 6 비트 데이터로 변환하는데 있어서, 3 비트 데이터를 1 비트 데이터로 표현하기 위하여 상기 1 비트 데이터를 23= 8 의 시간 간격으로 분할하여 점멸하게 되는데, 상기 8 비트 카운터는 출력 신호가 규칙적으로 점멸되는 경우에 발생하는 깜빡거림을 제거하기 위하여 임의의 순서로 출력 신호를 발생하는 의사 랜덤 카운터(Pseudo Random Counter)를 사용하여 출력 신호를 임의의 순서로 점멸함으로써 깜빡거림을 제거하는 것을 특징으로 한다.
상기 출력부는 입력부에서 제공되는 5 비트 데이터와 데이터 변환부에서 제공되는 1 비트 데이터를 각각 입력으로 받는 제 1 내지 제 6 D 플립 플롭으로 이루어져서 클럭 신호가 인가될 때 6 비트 출력 신호를 출력함으로써 노이즈를 제거하는 것을 특징으로 한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 8 비트 데이터를 6 비트 데이터로 변환하는 프레임률 변환 회로를 도시한 것이다. 도 1을 참조하면, 본 발명은 8 비트 데이터(IN1, .. , IN8)를 입력으로 하는 입력부(10)와, 상기 8 비트 데이터 중에서 3 비트 데이터(IN6, IN7, IN8)를 1 비트 데이터(Y)로 변환하여 출력하기 위한 데이터 변환부와, 상기 입력부(10)에서 데이터 변환부로 전달되지 않은 5 비트 데이터(IN1, ... , IN5) 및, 데이터 변환부에서 출력되는 1 비트 데이터(Y)를 입력받아 이를 출력하기 위한 출력부(50)로 이루어진다.
상기 데이터 변환부는 입력부(10)에서 제공받는 3 비트 데이터(IN6, IN7, IN8)를 입력받아 8 개의 출력 단자(D1, ... , D8) 중에서 하나의 단자를 통해 나타내는 디코더(20)와, 클럭 신호(Clock)을 카운트하는 8 비트 카운터(30)와, 상기 디코더(20)와 상기 8 비트 카운터(30)에서 출력된 신호를 입력으로 받아 3 비트 데이터를 시분할 방식으로 1 비트 데이터로 변환하기 위한 변환 수단(40)으로 이루어진다.
상기 디코더(20)는 3 비트 데이터를 디코딩하여 8 개의 출력 신호(D1, ... , D8)를 통하여 나타내는데, 2 진수에 해당하는 3 비트의 데이터(예를 들어, 2진수 100(2)의 값)가 들어오는 경우에 그에 해당하는 10 진수의 값(100(2)= 4)을 8 개의 출력 신호(D1, ... , D8: 이 경우, D1 = "8", D2 = "7", ... , D8 = "1"의 값을 나타낸다) 중에서 하나의 출력 신호로 나타낸다. 예를 들어, 3 비트 데이터가 2 진수 100(2)의 경우에 디코더(20)의 8 개의 출력 신호 중에서 D5(=4)의 출력 신호만 하이 상태로 나타나고, 나머지 출력 신호(D1부터 D8의 출력 신호 중에서 D5를 제외한 출력 신호)는 로우 상태로 나타난다.
이 때, 디코더(20)의 8 개의 출력 신호(D1, ... , D8)가 데이터 변환부(40)에 제공되는 순서를 바꾸어 주면, 출력부(50)의 제 6 번째 출력 신호(OUT6)의 점멸 순서를 바꿀 수 있다.
상기 8 비트 카운터(30)는 출력 신호의 주기를 조절하는 클럭 신호(Clock)의 변화에 따라 클럭 신호의 1 주기에 해당하는 양의 펄스(Pulse)가 출력 신호(R1, ... , R8)로서 출력된다. 이 때, 제 1 출력 신호(R1)는 사용하지 않기 때문에 연결하지 않는다. 이 때, 상기 8 비트 카운터(30)에서 출력 신호(R1, ... , R8)의 펄스 발생 순서를 임의로 하여 LCD 상의 화면에 깜빡거림을 제거하기 위해 의사 랜덤 카운터(Pseudo Random Counter)를 사용할 수도 있다.
상기 변환 수단(40)은 8 비트 카운터(30)와 디코더(20)의 출력 신호를 입력받는 다수 개의 OR 게이트(O1, ... , O8)와 다수 개의 AND 게이트(A2, ... , A8), 그리고 상기 다수 개의 AND 게이트(A2, ... , A8)에서 출력되는 신호가 입력되는 후단의 OR 게이트(OR)로 이루어진다.
상기 8 비트 카운터(30)에서 입력되지 않는 출력 신호(R1)를 제외하고, 제 8 출력 신호(R8)는 제 8 OR 게이트(O8)에 연결하고, 제 7 출력 신호(R7)는 제 8 OR 게이트(O8)와 제 7 OR 게이트(O7)에 연결하고, 제 6 출력 신호(R6)는 제 8 OR 게이트(O8)와 제 7 OR 게이트(O7), 그리고 제 6 OR 게이트(O6)에 연결하는 방법으로 해서, 제 2 출력 신호(R2)는 제 8 OR 게이트(O8)에서 제 2 OR 게이트(O2)까지 모두 연결하게 된다.
이 때, 상기 8 비트 카운터(30)의 제 1 출력 신호(R1)는 연결을 하지 않기 때문에, 제 1 OR 게이트(O1)에는 8 비트 카운터(30)의 출력 신호가 입력되지 않고, 상기 디코더(20)의 제 1 번째 출력 신호(D1)만이 입력된다.
그리고, 상기 제 2 내지 제 8 OR 게이트 출력 신호는 각각 해당하는 제 2 내지 제 8 AND 게이트(A2, ... , A8)에 입력되는데, 상기 디코더(20)의 출력 신호 중 제 2 번째에서 제 8 번째의 출력 신호(D2, ... , D8)도 각각 해당하는 제 2 내지 제 8 AND 게이트(A2, ... , A8)에 입력된다.
상기와 같이 출력된 제 1 OR 게이트(O1)의 출력 신호와 제 2 내지 제 8 AND 게이트(A2, ... , A8)의 출력 신호는 후단의 OR 게이트(OR)로 입력되는데, 상기 입력부(10)에서 데이터 변환부로 제공되는 3 비트 데이터는 후단의 OR 게이트(OR)에서 시간적으로 분할된 1 비트 신호(Y)로 출력된다.
상기 출력부(50)는 6 비트 데이터(OUT1, ... , OUT6)를 출력하기 위한 6 개의 D 플립 플롭(F1, ... , F6)으로 구성되는데, 제 1 내지 제 5 D 플립 플롭(F1, ... , F5)은 상기 입력부(10)에서 데이터 변환부로 제공되지 않는 5 비트 데이터(IN1, ... , IN5)를 각각 그대로 입력받고, 제 6 D 플립 플롭(F6)은 상기 데이터 변환부의 1 비트 출력 신호(Y)를 입력 받는다.
상기 6 개의 D 플립 플롭(F1, ... , F6)은 클럭 신호(CLK)가 하이 상태에서 로우 상태로 천이하는 경우에만에 입력 신호를 출력하고, 그 이외인 경우에는 6 비트의 출력 신호(OUT1, ... , OUT 6)를 그대로 유지하게 됨으로써, 데이터 신호에 포함될 수 있는 노이즈를 제거하게 된다.
상기에서 설명한 8 비트의 데이터를 6 비트 데이터로 변환하기 위한 프레임률 변환 회로의 동작을 살펴보기 위해 시간에 따른 각 부분에서의 출력 신호의 변화를 도 2a와 도 2b에 도시하였다. 도 2a의 경우에는 출력 신호가 순차적으로 펄스를 출력하는 링 카운터(Ring Counter)를 8 비트 카운터(30)에 사용한 경우를 도시하였고, 도 2b는 임의의 순서로 펄스를 출력하기 위해 8 비트 카운터(30)에 의사 랜덤 카운터를 사용한 경우의 출력 파형을 도시하였다.
도 2a와 도 2b를 참조하면, 8 비트의 입력 신호의 한 경우로서, 제 6, 제 7, 제 8 비트 데이터가 각각 1, 0, 0 일 때 입력 신호에 따른 출력 신호의 변화를 나타낸다.
먼저, 도 2a를 참조하면, 입력부(10)의 다수의 입력 신호(IN1, ... , IN8) 중에서 제 1 내지 제 5 비트의 데이터(IN1, ... , IN5)는 출력부(50)의 제 1 내지 제 5 D 플립 플롭(F1, ... , F5)으로 바로 입력되므로 신호의 파형을 나타내지 않고, 시분할 방식으로 변환되는 제 6, 제 7, 제 8 비트의 데이터(IN6, IN7, IN8) 만을 도시하였다.
상기 입력부(10)의 제 6, 제 7, 제 8 비트의 데이터(IN6, IN7, IN8)가 1, 0, 0일 때, 디코더(20)에서는 상기 2 진수 100(2)에 해당하는 10 진수 값인 "4" ( 100(2)= 4 )를 나타내는 출력 신호(D5) 만이 하이 상태로 나타나게 된다. 상기와 같이 디코더(20)의 다수의 출력 신호(D1, ..., D8) 중에서 제 5 출력 신호(D5) 만이 하이 상태이고, 그 이외의 출력 신호는 로우 상태의 값을 가지는 경우에, 디코더(20)의 출력 신호(D1, ... , D8)를 입력받는 데이터 변환부(40)의 다수의 AND 게이트(A2, ... , A8)와 제 1 OR 게이트(O1) 중에서 상기 제 5 번째 출력 신호(D5)를 입력으로 받는 제 5 AND 게이트(A5) 만이 하이 상태의 출력 신호를 발생하게되고, 나머지 AND 게이트(A2, A3, A4, A6, ... , A8)와 OR 게이트(O1)은 로우 상태의 출력 신호를 발생한다.
따라서, 상기 제 5 AND 게이트(A5)의 또다른 입력 신호인 제 5 OR 게이트(O5)의 입력 신호, 즉 8 비트 카운터(30)의 제 2 내지 제 5 출력 신호(R2, ... , R5)가 하이 상태로 나타나는 동안에만 데이터 변환부(40)의 제 5 AND 게이트(A5)의 출력 신호가 하이 상태로 나타나는 것이다.
결국, 2 진수 100(2)에 해당하는 10 진수 "4" 라는 값은 8 비트 카운터(30)의 제 2 내지 제 5 출력 신호인 4 개의 클럭 주기 동안만 하이 상태로 나타나기 때문에, 10 진수 "4" 라는 값이 시간적으로 분할되어 4 클럭 주기 동안 데이터 변환부의 출력 신호(Y)로 나타나게 된다.
이렇게 해서 출력되는 데이터 변환부의 출력 신호(Y)는 출력부(50)의 제 6 D 플립 플롭(F6)의 입력 단자로 입력되는데, 다수의 D 플립 플롭(F1, ... , F6)은 클럭 신호(CLK)가 하이 상태에서 로우 상태로 천이할 때, 출력 신호가 나타나는 네가티브 에지 트리거 D 플립 플롭(Negative Edge-triggered D Flip Flop)의 경우를 도시하였기 때문에 도 2a 및 도 2b에 도시된 바와 같이 클럭 신호가 하이 상태에서 로우 상태로 천이할 때 제 6 출력 신호(OUT6)가 나타나게 된다.
상기와 같이, 클럭 신호(CLK)가 하이 상태에서 로우 상태로 천이하는 경우에만, 출력부(50)의 다수의 출력 신호(OUT1, ... , OUT6)에서 그 값을 출력함으로써, 8 비트 데이터에 포함된 노이즈를 제거하고 출력할 수 있다.
상기와 같은 방법으로, 3 비트 데이터를 이용하여 나타낼 수 있는 0에서 7 까지의 8 가지 표현을 10 진수로 표현하기 위하여 1 비트의 신호를 8 구간의 시간으로 분할하여 3 비트 데이터에 해당하는 만큼의 구간을 하이 상태로 표현함으로써 종래에 3 비트 데이터의 처리를 위해 필요한 공간을 1 비트 데이터를 표현하는 공간으로 구현하는 것이 가능하다.
그러나, 이 경우 출력부(50)의 제 6 출력 신호(OUT6)는 항상 일정한 배열, 예를 들어 상기의 도 2a와 같은 경우에는 계속해서 1, 1, 1, 1, 0, 0, 0, 0, 1, 1, 1, 1, 0, 0, 0, 0, 1, 1, ....하는 식으로 10 진수 "4"를 나타내는 4 개의 High("1")의 신호가 8 구간의 시간 배열 동안에 항상 같은 배열로 나타나기 때문에 LCD 화면의 규칙적인 점등에 의한 깜빡거림이 나타나게 된다.
이러한, 문제점을 해결하기 위하여 본 발명은, 상기 8 비트 카운터(30)에 의사 랜덤 카운터(Pseudo Random Counter)를 사용함으로써 상기 출력부(50)의 제 6 출력 신호(OUT6)를 임의의(Random) 시간 간격으로 출력되도록 하여 화면의 깜빡거림을 제거할 수 있다.
도 2b는 임의의 순서로 펄스를 출력하는 의사 랜덤 카운터를 사용할 때 나타나는 시분할에 따른 출력 신호의 파형을 도시하였다. 도 2b를 참조하면, 제 6 내지 제 8 입력 신호(IN6, IN7, IN8)가 2 진수 "100(2)"일 때, 이에 해당하는 10 진수 "4"를 나타내는 4 개의 High("1")의 신호가 8 구간의 시간 배열 동안에 8 비트 카운터(30)의 출력 신호(R1, ... , R8)에서 임의의 순서로 나타나기 때문에, 상기 8 비트 카운터(30)의 출력 신호(R1, ... , R8)에 따라 출력부(50)의 제 6 출력 단자(OUT6)의 신호도 임의의 시간 배열로 출력됨을 알 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명의 프레임률 변환 회로에 따르면, 8 비트 데이터를 6 비트 데이터로 변환하여 처리함으로써 6 비트 데이터를 처리할 수 있는 소자와 공간 만으로 8 비트 데이터를 처리할 수 있는 이점이 있다.
또한, 8 비트 데이터를 6 비트 데이터로 변환하는 프레임률 변환 회로에 있어서, 3 비트 데이터를 시분할 방식으로 1 비트 데이터로 표현하는 경우에 항상 같은 시간 배열로 점멸할 때 나타나는 LCD 상의 깜빡거림을, 임의의 순서로 펄스를 발생시키는 의사 랜덤 카운터를 사용함으로써 제거할 수 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

  1. 8 비트의 데이터를 6 비트의 데이터로 변환하기 위한 프레임률 변환 회로에 있어서,
    8 비트 데이터를 입력으로 하는 입력부와,
    상기 입력부에 입력되는 8 비트 데이터 중에서 3 비트 데이터만 입력으로 받아 1 비트 데이터로 변환하기 위한 데이터 변환부와,
    상기 입력부의 8 비트 데이터 중에서 직접 받아들인 5 비트 데이터와 상기 데이터 변환부에서 출력된 1 비트 데이터를 입력받아 이를 출력하기 위한 출력부로 이루어지는 것을 특징으로 하는 프레임률 변환 회로.
  2. 제 1 항에 있어서, 상기 데이터 변환부는
    입력부에 제공받는 3 비트 데이터를 8 개의 출력 단자 중 하나의 출력 단자를 통해서 나타내는 3 × 8 디코더와,
    8 개의 출력 단자를 통하여 클럭 신호를 카운트하는 8 비트 카운터와,
    상기 디코더와 8 비트 카운터에서 출력된 신호를 입력으로 받아 시분할 방식으로 1 비트 데이터를 출력하는 변환 수단으로 이루어지는 것을 특징으로 하는 프레임률 변환 회로.
  3. 제 2 항에 있어서, 상기 8 비트 카운터는
    8 개의 출력 단자를 통하여 순차적으로 펄스를 출력하는 링 카운터를 사용하여 8 비트 데이터를 6 비트 데이터로 변환하는 것을 특징으로 하는 프레임률 변환 회로.
  4. 제 2 항에 있어서, 상기 8 비트 카운터는
    8 비트 데이터를 6 비트 데이터로 변환하는 경우에 나타나는 깜빡거림을 제거하기 위하여 임의의 순서로 펄스를 출력하는 의사 랜덤 카운터를 사용하는 것을 특징으로 하는 프레임률 변환 회로.
  5. 제 2 항에 있어서, 상기 변환 수단은
    상기 8 비트 카운터의 8 개의 출력 신호 중 해당하는 신호를 입력으로 받는 제 2 내지 제 8 OR 게이트와,
    상기 디코더의 출력 신호 중에서 해당하는 신호를 입력으로 받는 제 1 OR 게이트 및, 제 2 내지 제 8 AND 게이트와,
    상기 다수 개의 AND 게이트와 다수 개의 OR 게이트의 출력 신호를 입력으로 받는 제 9 OR 게이트로 이루어지는 것을 특징으로 하는 프레임률 변환 회로.
  6. 제 5 항에 있어서, 상기 다수의 OR 게이트와 다수의 AND 게이트는
    상기 디코더의 제 1 출력 신호를 입력으로 받는 제 1 OR 게이트와,
    상기 8 비트 카운터의 제 2 출력 신호를 입력으로 받는 제 2 OR 게이트와,
    상기 8 비트 카운터의 제 2, 제 3 출력 신호를 입력으로 받는 제 3 OR 게이트와,
    상기 8 비트 카운터의 제 2 내지 제 4 출력 신호를 입력으로 받는 제 4 OR 게이트와,
    상기 8 비트 카운터의 제 2 내지 제 5 출력 신호를 입력으로 받는 제 5 OR 게이트와,
    상기 8 비트 카운터의 제 2 내지 제 6 출력 신호를 입력으로 받는 제 6 OR 게이트와,
    상기 8 비트 카운터의 제 2 내지 제 7 출력 신호를 입력으로 받는 제 7 OR 게이트와,
    상기 8 비트 카운터의 제 2 내지 제 8 출력 신호를 입력으로 받는 제 8 OR 게이트와,
    상기 디코더의 제 2 출력 신호와 제 2 OR 게이트의 출력 신호를 입력으로 받는 제 2 AND 게이트와,
    상기 디코더의 제 3 출력 신호와 제 3 OR 게이트의 출력 신호를 입력으로 받는 제 3 AND 게이트와,
    상기 디코더의 제 4 출력 신호와 제 4 OR 게이트의 출력 신호를 입력으로 받는 제 4 AND 게이트와,
    상기 디코더의 제 5 출력 신호와 제 5 OR 게이트의 출력 신호를 입력으로 받는 제 5 AND 게이트와,
    상기 디코더의 제 6 출력 신호와 제 6 OR 게이트의 출력 신호를 입력으로 받는 제 6 AND 게이트와,
    상기 디코더의 제 7 출력 신호와 제 7 OR 게이트의 출력 신호를 입력으로 받는 제 7 AND 게이트와,
    상기 디코더의 제 8 출력 신호와 제 8 OR 게이트의 출력 신호를 입력으로 받는 제 8 AND 게이트와,
    상기 제 1 OR 게이트와 상기 제 2 내지 8 AND 게이트의 출력 신호를 모두 입력으로 받는 제 9 OR 게이트로 이루어지는 것을 특징으로 하는 프레임률 변환 회로.
  7. 제 1 항에 있어서, 상기 출력부는
    상기 입력부에서 데이터 변환부로 제공되지 않은 나머지 5 비트 데이터를 직접 입력받는 제 1 내지 제 5 D 플립 플롭과,
    상기 데이터 변환부의 1 비트 출력 신호를 입력받는 제 6 D 플립 플롭으로 이루어지는 것을 특징으로 하는 프레임률 변환 회로.
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