KR900004864B1 - 1비트/4비트 데이타 전송 클럭 발생회로 - Google Patents

1비트/4비트 데이타 전송 클럭 발생회로 Download PDF

Info

Publication number
KR900004864B1
KR900004864B1 KR1019870012746A KR870012746A KR900004864B1 KR 900004864 B1 KR900004864 B1 KR 900004864B1 KR 1019870012746 A KR1019870012746 A KR 1019870012746A KR 870012746 A KR870012746 A KR 870012746A KR 900004864 B1 KR900004864 B1 KR 900004864B1
Authority
KR
South Korea
Prior art keywords
parallel
clock
nand
serial
output
Prior art date
Application number
KR1019870012746A
Other languages
English (en)
Other versions
KR890009134A (ko
Inventor
이희
Original Assignee
삼성전자 주식회사
강진구
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 강진구 filed Critical 삼성전자 주식회사
Priority to KR1019870012746A priority Critical patent/KR900004864B1/ko
Publication of KR890009134A publication Critical patent/KR890009134A/ko
Application granted granted Critical
Publication of KR900004864B1 publication Critical patent/KR900004864B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L23/00—Apparatus or local circuits for systems other than those covered by groups H04L15/00 - H04L21/00
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Communication Control (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

내용 없음.

Description

1비트/4비트 데이타 전송 클럭 발생회로
제1도는 본 발명 클럭발생회로의 구성도.
제2도는 본 발명 클럭발생회로의 상세회로도.
제3a∼k도 및 제4도는 본 발명 클럭발생회로의 각부 파형도.
* 도면의 주요부분에 대한 부호의 설명
NAND1∼NAND12: 낸드 게이트 I1∼U8: 인버터
FF1∼FF2: 플립플롭
본 발명은 비데오 데이타를 받아서 액정판넬을 구동하는 LCD 액정판넬의 드라이브 IC에 있어서, 비데오 데이타를 1비트 직렬 전송 및 4비트 병렬 전송할 수 있도록 한 클럭 발생회로에 관한 것이다.
종래의 클럭 발생회로는 1비트 직렬 전송 전용 방식이나 4비트 병렬 전송 전용 방식으로 각각 구성되어 직렬 데이타 전송 전용 시스템은 병렬 데이타 전송에 쓰이지 못하므로 사용자가 사용시 많은 불편을 느껴 작업의 능률이 떨어지는 등 여러 가지 문제점이 발생되었다.
본 발명은 이와 같은 문제점을 감안하여 한 시스템에서 직렬 및 병렬을 선택하여 사용할수 있도록 착안한 것으로, 이를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제1도는 본 발명 클럭 발생회로의 구성도로써, 클럭 입력단자(Ci)가 병렬 클럭 카운터부(1) 및 병렬 클럭 발생회로부(2)를 통하여 직렬/병렬 선택회로부(3)에 접속됨과 아울러 상기 클럭 입력단자(Ci)가 직렬/병렬 선택회로부(4)에 직접 접속되는 한편, 직렬/병렬 선택회로부(3)는 클럭 발생 출력부(4)를 통하여 출력단자(C0)에 집속되는 구성되어 있으며, 제2도는 본 발명 클럭 발생회로의 상세 회로도로써, 클럭 입력단자(Ci)가 인버터(I1)(I2)를 통하여 인버터(I3)(I4), 플립플롭(FF1)(FF2)로 구성된 클럭 발생 카운터부(1)에 접속됨과 아울러 낸드게이트(NAND9)∼(NAND12) 및 인버터(I5)∼(I8)로 구성된 클럭 발생출력부(4)의 일측단자에 접속되고, 상기 병렬 클럭 카운터부(1)의 출력단자(Q1)(
Figure kpo00001
)(Q2)(
Figure kpo00002
)는 낸드게이트(NAND1)∼(NAND4)로 구성된 병렬 ZFFJR 발생회로부(2)에 접속 구성되며, 병렬 클럭 발생회로부(2)는 낸드게이트(NAND5)∼(NAND8)로 구성되어 직렬/병렬 선택신호 입력단자와 접속되어 구성되고, 클럭 발생 출력부(4)에 출력단자가 접속된 직렬/병렬 선택회로부(3)에 접속되어 있으며, 클럭 발생 출력부(4)는 출력단자(C1)∼(C4)에 접속 구성되어 있고, 제3도 및 제4도는 본 발명 클럭 발생회로의 각부 파형도이다.
이와 같이 구성된 본 발명은 병렬 클럭 발생시 직렬/병렬 선택 입력펄스는 고전위 신호가 입력되고, 직렬 클럭 발생시 직렬/병렬 선택 입력펄스는 저전위 신호가 입력되며, 제3a도에 도시한 바와 같은 클럭신호가 입력되는 상태에서 병렬 클럭 발생시에는 병렬 클럭 발생 카운터(1)의 플립플롭(FF1)의 출력단자(Q1)에서 제3b도에 도시한 바와 같은 업카운터된 클럭펄스가 출력되고 플립플롭(FF2)의 출력단자(Q2)에서는 제3c도에 도시한 바와 같은 클럭펄스(Q2)가 출력되며, 상기에서 출력된 클럭펄스(Q1)(Q2)는 병렬 클럭 발생회로부(2)의 낸드게이트(NAND1)∼(NAND4)에 입력되어 논리되므로 낸드게이트(NAND1)(NAND2)(NAND3)(NAND4)에서는 각각 제3d,e,f,g도와 같은 클럭펄스를 출력하게 되고, 상기클럭펄스는 직렬/병렬 선택회로부(3)의 낸드게이트(NAND5)∼(NAND8)에서 직렬/병렬 선택신호 입력단에 입력되는 고전의 신호와 논리 출력되며, 낸드게이트(NAND9)∼(NAND12)와 인버터(I5)∼(I8)로 구성된 클럭 발생 출력부(4)에서 인버터(I1)(I2)를 통한 제3a도의 클럭 펄스와 논리되어 출력단자(C1)∼(C4)를 통해 제3h,i,j,k도에 도시한 바와 같은 타이밍이 각기 다른 병렬 클럭 펄스를 출력하게 된다. 또한, 제3a도와 같은 클럭신호가 입력되는 상태에서 직렬 클럭 발생시, 병렬 카운터(1) 및 병렬 클럭 발생회로(2)가 작동되더라도 직렬/병렬 선택신호 입력단(3)에 입력되는 직렬/병렬 선택 입력 펄스는 저전위 신호가 입력되어 직렬/병렬 선택회로부(3)가 동작 불능이 되어, 제3a도의 클럭 펄스신호는 클럭 발생 출력부(4)를 통해 출력단자(C1)∼(C4)에서 입력클럭펄스와 위상차가 없는 제4도에 도시한 바와 같은 직렬 클럭펄스를 출력하게 된다.
이상에서와 같은 본 발명은 한 디바이스에서 직렬/병렬 2가지 기능을 겸용할 수 있어 사용자가 간단한 조작으로 직렬 및 병렬을 선택하게 되어 일의 능률을 높일수 있는 것이다.

Claims (1)

  1. 클럭 입력단자(Ci)가 인버터(I1)(I2)를 통하여 인버터(I3)(I4), 플립플롭(FF1)(FF2)로 구성된 병렬 클럭카운터부(1)에 접속됨과 아울러 낸드게이트(NAND9)∼(NAND12) 및 인버터(I5)(I8)로 구성된 클럭 발생 출력부(4)의 일측 단자에 접속되고, 상기 병렬 클럭 카운터부(1)의 출력단자(Q1)(
    Figure kpo00003
    )(Q2)(
    Figure kpo00004
    )는 낸드 게이트(NAND1)∼(NAND4)로 구성된 병렬 클럭 발생회로부(2)에 접속 구성되며, 병렬 클럭 발생회로부(2)는 낸드 게이트(NAND5)∼(NAND8)로 구성되어 직렬/병렬 선택신호 입력단자와 접속되어 구성되고, 클럭 발생 출력부(4)에 출력단자가 접속된 직렬/병렬 선택회로부(3)에 접속되어 있으며, 클럭발생 출력부(4)는 출력단자(C1)∼(C4)에 접속 구성됨을 특징으로한 1비트/4비트 데이타 전송 클럭 발생회로.
KR1019870012746A 1987-11-12 1987-11-12 1비트/4비트 데이타 전송 클럭 발생회로 KR900004864B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019870012746A KR900004864B1 (ko) 1987-11-12 1987-11-12 1비트/4비트 데이타 전송 클럭 발생회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019870012746A KR900004864B1 (ko) 1987-11-12 1987-11-12 1비트/4비트 데이타 전송 클럭 발생회로

Publications (2)

Publication Number Publication Date
KR890009134A KR890009134A (ko) 1989-07-13
KR900004864B1 true KR900004864B1 (ko) 1990-07-08

Family

ID=19265970

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870012746A KR900004864B1 (ko) 1987-11-12 1987-11-12 1비트/4비트 데이타 전송 클럭 발생회로

Country Status (1)

Country Link
KR (1) KR900004864B1 (ko)

Also Published As

Publication number Publication date
KR890009134A (ko) 1989-07-13

Similar Documents

Publication Publication Date Title
US5361290A (en) Clock generating circuit for use in single chip microcomputer
US4940904A (en) Output circuit for producing positive and negative pulses at a single output terminal
KR970031341A (ko) 클록신호에 의하여 제어되는 레벨변환회로(level conversion circuit controlled by colck signal)
TW437169B (en) Reset circuit for flip-flop
KR900004864B1 (ko) 1비트/4비트 데이타 전송 클럭 발생회로
EP0506418A2 (en) Display driver circuit
KR910007143A (ko) 감소된 클록속도로 출력데이타를 제공할 수 있는 출력 인터페이스를 갖는 죠셉슨집적회로
US3870962A (en) Means to control pulse width and repetition rate of binary counter means
KR0176429B1 (ko) 엘시디 모듈의 직류 충격 예방 방법
KR930002353B1 (ko) 레이저 프린터 엔진 접속 제어 데이터 전송회로
JPH0740096B2 (ja) 駆動装置
CN100514405C (zh) 显示装置的驱动电路
KR890007272Y1 (ko) 액정 표시용 콘트롤러의 어드레스 카운터 클럭 발생회로
KR960005607A (ko) 동기식 래치회로
KR0141711B1 (ko) 상승/하강 에지 검출장치
KR940002879B1 (ko) Led프린터의 스트로브 펄스제어회로
KR890005047B1 (ko) LCD 콘트롤러의 스트로브(Strobe)신호 발생회로
SU718931A1 (ru) Счетчик по модулю восемь
KR930022701A (ko) 펄스폭 변조(pwm) 방식의 모터 제어시스템의 제어된 pwm신호 발생장치
KR950009242Y1 (ko) 액정표시장치의 제어회로
JPH01143435A (ja) データ伝送装置
RU2007031C1 (ru) Преобразователь кодов
JP2662458B2 (ja) Ｌｃｄのセグメント駆動回路
KR100587644B1 (ko) 유효입력신호 발생회로
KR930004893Y1 (ko) 비자(visa) 터미날의 시스템 클럭 발생회로

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010607

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee