KR910007143A - 감소된 클록속도로 출력데이타를 제공할 수 있는 출력 인터페이스를 갖는 죠셉슨집적회로 - Google Patents

감소된 클록속도로 출력데이타를 제공할 수 있는 출력 인터페이스를 갖는 죠셉슨집적회로 Download PDF

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Abstract

내용 없음.

Description

감소된 클록속도로 출력데이타를 제공할 수 있는 인터패이스를 갖는 죠셉슨 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명에 의한 죠셉슨 집적회로의 일반구성의 개통도.
제 3 도는 제 2 도의 개통도의 요부회로도.
제 4 도는 제 2 도의 회로에서 죠셉슨장치를 구동시키는데 사용되는 전형적인 3상 클록파형도.

Claims (11)

  1. 죠셉슨 소자로 구성되며, 제 1 클록속도로 동작되며, 입력데이타의 논리연산을 수행하기 위한 입력데이타를 공급받아서 상기 논리연산의 상태를 나타내는 상태신호와 논리연산의 결과를 나타내는 출력데이타를 생성하는 죠셉슨 논리 프로세서(10)을 포함하는 디지털 논리연산을 수행하기위한 죠셉슨 집적회로에 있어서, 상기 죠셉슨 프로세서로 부터 출력 데이타를 수신하기위한 제 1 클록속도로 동작되는 죠셉슨 소자들로 구성되며, 상기 출력 데이타를 유지시키기위해 죠셉슨 프로세서로 부터 상태신호를 공급받으며 또한 상기 출력데이타를 리세트시키기위해 소거신호를 더 공급받는 랫치수단(11)과, 상기 제 1 클록속도보다 느린 제 1 클록속도에 응답하여 동작되는 죠셉슨 소자들로 구성되며 상기 제 2 클록속도로 출력단자로 상기 출력데이타를 통과시키기위해 상기 랫치수단내에 유지되는 출력데이타를 공급받으며, 또한 제 2 클록속도로 상기 소거신호를 더 생성하는 데이타 출력수단(12)을 더 포함하는 것이 특징인 감소된 클록속도로 출력데이타를 제공할 수 있는 출력 인터페이스를 갖는 죠셉슨 집적회로.
  2. 제 1 항에 있어서, 상기 랫치수단(10)은 제 1 클록속도로 구동되는 제어부(11a)와 데이타 랫치부(11b-11f)를 포함하며, 상기 제어부는 상태신호를 수신하기위해 죠셉슨 논리 프로세서(10)에 접속되며 또한 상기 상태신호에 응답하여 세트명령신호를 생성하며, 상기 제어부는 그내에 세트명령신호를 유지하며, 또한 상기 데이타 랫치부는 세트 명령신호를 수신하기위한 상기 제어부에 접속되며 또한 상기 출력데이타를 수신하기위해 죠셉슨 논리프로세서에도 접속되며 또한 세트명령 신호에 응답하여 상기 출력데이타를 랫치시키는 것이 특징인 감소된 클록속도로 출력 데이타를 제공할 수 있는 출력 인터페이스를 갖는 죠셉슨 집적회로.
  3. 제 1 항에 있어서, 상기 데이타 출력수단(12)은 상기 제 2 클록속도로 구동되는 제어부(12a)와 데이타 유지부(12b-12f)를 포함하며, 상기 제어부는 상기 제 2 클록속도로 상기 랫치수단의 제어부내에 유지되는 세트 명령신호를 수신하기위해 상기 랫치수단의 제어부에 접속되며, 또한 상기 제 2 클록속도로 소거신호를 생성하며, 상기 데이타 유지수단은 상기 제 2 클록속도로 상기 랫치부내에 유지되는 데이타를 접수하기위해 상기 랫치수단의 랫치부에 접속되는 것이 특징인 감소된 클록속도로 출력 데이타를 제공할 수 있는 출력 인터페이스를 갖는 죠셉슨 집적회로.
  4. 제 2 항에 있어서, 상기 랫치수단(11)의 제어부(11a)는 상태신호를 수신하여 그에 응답하여 세트 명령신호를 생성하기위해 죠셉슨 논리 프로세서(10)에 접속되는 제어신호 전달부(21, 25, 31)과 상기 상태신호를 수신하여 랫치하기위해 상기 죠셉슨 논리 프로세서에 접속되는 제어신호 랫치부(22, 23, 29)를 포함하는 것이 특징인 감소된 클록속도로 출력 데이타를 제공할 수 있는 출력 인터이스를 갖는 죠셉슨 집적회로.
  5. 제 4 항에 있어서, 상기 제어신호 전달부(21, 26, 31)과 상기 제어신호 랫치부(22, 23, 29)는 상기 제 1 클록속도로 진행하는 3상 클록들에 응답하여 구동되며 상기 3상 클록들은 제 1 위상 클록, 상기 제 1 위상클록과 120도 위상각만큼 지연된 제 2 위상클록, 상기 제 2 위상클록과 120도 위상각만큼 지연된 제 3 위상클록이며, 상기 제 1∼제 3 위상클록들은 상기 제 1 위상의 저레벨상태가 상기 제 2 위상클록의 저레벨 상태에 대해 120도 위상각만큼 앞서고 상기 제 2 위상의 저레벨상태가 상기 제 3 위상클록의 저레벨상태에 대해 120도 위상각만큼 앞서고 상기 제 3 위상의 저레벨상태가 상기 그다음 주기의 제 1 위상클록의 제레벨상태에 대해 120도 위상각만큼 앞서고 상기 제 1∼제 3 위상클록들은 저레벨 상태동안의 1/3주기를 제외하고는 2/3주기동안 각각 고레벨 상태를 갖도록 각각의 1/3주기동안 주기적으로 저레벨 상태가 되며, 상기 제어신호 전달부는 상기 제 1 위상클록에 의해 구동되며, 저레벨 상태시마다 리세트되고 상기 제 1 위상클록의 고레벨 상태동안 상기 상태신호를 수신하여 랫치하기위해 죠셉슨 논리프로세서에 접속되며 또한 상기 리세팅에 응답하여 상태신호를 리세트하는 제 1 랫치소자(21)과, 상기 제 2 위상클록에 의해 구동되며, 저레벨 상태시마다 리세트되고 상기 제 2 위상클록의 고레벨상태동안 상태신호를 수신하여 랫치하기위해 상기 제 1 랫치소자에 접속되며 또한 상기 리세팅에 응답하여 상기 상태신호를 리세트하고, 상기 소자가 상태신호를 랫치할 때 세트명령신호를 생성하는 제 2 랫치소자를 포함하는 것이 특징인 감소된 클록속도로 출력데이타를 제공할 수 있는 출력 인터페이스를 갖는 죠셉슨 집적회로.
  6. 제 5 항에 있어서, 상기 제어신호 랫치부는 상기 제 1 위상클록에 의해 구동되며, 저레벨상태시마다 리세트되고, 상기 제 1 위상클록의 고레벨 상태동안 상태신호를 수신하여 랫치하기위해 죠셉슨 논리 프로세서에 접속되며, 상기 리세팅에 응답하여 상기 상태신호를 리세트하는 제 3 랫치소자(21)과, 상기 제 2 위상클록에 의해 구동되며, 저레벨상태시마다 리세트되고, 상기 제 2 위상클록의 고레벨 상태동안 상태신호를 수신하여 랫치하기위해 제 3 랫치소자에 접속되며, 상기 리세팅에 응답하여 상기 상태신호를 리세트하는 제 4 랫치소자(22)와, 상기 제 3 위상클록에 의해 구동되며, 저레벨상태시마다 리세트되고, 상기 제 3 위상클록의 고레벨 상태동안 상태신호를 수신하여 랫치하기위해 제 4 랫치소자에 접속되며, 상기 리세팅에 응답하여 상기 상태신호를 리세트하는 제 5 랫치소자(23)와, 상기 제 1 위상클록에 의해 구동되며, 저레벨상태시마다 리세트되며, 제어신호를 수신하기 위해 제어단자를 가지며, 상기 상태신호를 수신하기위해 제 5 랫치소자에 접속되며, 상기 제어단자에 제어신호가 제공될때만 상기 제 1 위상클록의 고레벨상태동안 상기 상태신호를 랫치하며 상기 리세팅에 응답하여 상기 상태신호를 리세트하는 제 1 게이트소자(29)를 포함하는 것이 특징인 감소된 클록속도로 출력데이타를 제공할 수 있는 출력 인터페이스를 갖는 죠셉슨 집적회로.
  7. 제 6 항에 있어서, 상기 랫치수단의 상기 제어부(11a)는 상기 랫치부(11b-11f)로부터 출력데이타를 리세트하기 위해 소거신호를 공급받으며 상기 소자제어부는 상기 제 2 위상클록에 의해 구동되며, 저레벨 상태시마다 리세트되고 상기 제 2 위상클록의 고레벨 상태동안 소거신호를 수신하여 랫치하기위해 상기 데이타 출력수단(12)의 제어부(12a)에 접속되며 상기 리세팅에 응답하여 상기 상태신호를 리세트하는 제 6 랫치소자(24)와, 상기 제 3 위상클록에 의해 구동되며, 저레벨 상태시마다 리세트되고, 상기 제 2 위상클록의 고레벨 상태동안 소거신호를 수신하여 그의 반전 소거신호를 랫치하여 상기 제 1 게이트소자에 공급하기위해 상기 제 6 랫치소자(24)에 접속되며, 상기 리세팅에 응답하여 소거신호를 리세트하는 제 1 반전 랫치소자(30)과, 상기 제 3 위상 클록에 의해 구동되며, 저레벨 상태시마다 리세트되고, 상기 제 3 위상클록의 고레벨상태 동안 소거신호를 수신하여 랫치하기위해 상기 제 6 랫치소자(24)에 접속되며, 상기 리세팅에 응답하여 소거신호를 리세트하는 제 7 랫치소자(27)과, 상기 제 1 위상클록에 의해 구동되며, 저레벨 상태시마다 리세트되고, 상기 제 1 위상클록의 고레벨 상태동안 소거신호를 수신하여 랫치하기위해 상기 제 7 랫치소자(27)에 접속되며 상기 리세팅에 응답하여 소거신호를 리세트하는 제 8 랫치소자(25)와, 그리고 상기 제 2 위상클록에 의해 구동되며, 저레벨 상태시마다 리세트되고, 상기 제 2 위상클록의 고레벨상태 동안 소거신호를 수신하여 그의 반전 소거신호를 랫치하기위해 제 8 랫치소자(25)에 접속되며 상기 소거신호에 응답하여 상기 랫치부를 리세트하기위해 상기 랫치부에 상기 반전 소거신호를 공급하는 제 2 반전 랫치소자를 포함하는 것이 특징인 감소된 클록속도로 출력 데이타를 제공할 수 있는 출력인터페이스를 갖는 죠셉슨 집적회로.
  8. 제 7 항에 있어서, 상기 랫치부는 상기 제 3 위상클록에 의해 구동되며, 저레벨 상태시마다 리세트되고, 세트 명령신호를 수신하기 위해 제어단자를 가지며 출력데이타를 수신하기위해 죠셉슨 논리 프로세서(10)에 접속되며, 상기 제어단자에 상기 세트명령신호가 제공될때만 상기 제 3 위상클록의 고레벨상태동안 출력데이타를 랫치시키고 상기 리세팅에 응답하여 상기 상태신호를 리세트하는 제 2 게이트소자(24)와 상기 제 1 위상클록에 의해 구동되며, 저레벨 상태시마다 리세트되고 상기 제 1 위상클록의고레벨 상태동안 출력데이타를 수신하여 랫치시키기 위해 상기 제 2 게이트소자(34)에 접속되며 상기 리세트에 응답하여 상기 상태신호를 리세트하는 제 9 랫치소자(32)와, 상기 제 2 위상클록에 의해 구동되며, 저레벨상태시마다 리세트되고 상기 제 2 위상클록의 고레벨상태동안 출력데이타를 수신하여 랫치하기위해 상기 제 9 랫치소자(32)에 접속되며 상기 리세트에 응답하여 상기 출력데이타를 리세트하는 제 10 랫치소자(33)과, 그리고 상기 제 3 위상클록에 의해 구동되며, 저레벨 상태시마다 리세트되고, 상기 제 2 반전 랫치수단(31)로부터 상기 소거신호의 반전 신호를 수신하기위해 제어단자를 가지며, 상기 출력데이타를 수신하기위해 상기 제 10 랫치수단(33)에 접속되며, 상기 소거신호의 반전신호로서 상기 제 2 반전 랫치소자로부터 상기 제어단자에 고레벨상태신호가 제공될때만 상기 제 3 위상클록의 고레벨상태동안 상기 출력데이타를 랫치하고, 상기 리세트에 응답하여 상기 상태신호를 리세트하는 제 3 게이트소자(35)를 포함하는 것이 특징인 감소된 클록속도로 출력데이타를 제공할 수 있는 출력인터페이스를 갖는 죠셉슨 집적회로.
  9. 제 8 항에 있어서, 상기 데이타 출력수단의 상기 제어부는 상기 제 2 클록속도로 진행하는 제 2 클록에 의해 구동되는 제 11 랫치소자(12a)를 포함하며, 상기 제 2 클록은 교대로 고와 저레벨 상태가 되고, 상기 제 11 렛치소자는 저레벨 상태에 응답하여 리세트되고 또한 상태신호를 수신하기위해 상기 제 5 랫치소자(23)에 접속되며, 상기 제 11 랫치소자는 고레벨 상태에 응답하여 상태신호를 랫치하였다가 소거신호로서 상기 제 6 랫치소자에 공급하는 것이 특징인 감소된 클록속도로 출력데이타를 제공할 수 있는 출력인터페이스를 갖는 죠셉슨 집적회로.
  10. 제 9 항에 있어서, 상기 데이타 출력수단의 상기 데이타 유지부는 상기 제 2 클록의 저레벨 상태마다에 반응하여 리세트되고, 상기 출력데이타를 수신하여 상기 제 2 클록의 고레벨 상태에 응답하여 상기 출력데이타를 랫치하기위해 상기 제 10 랫치소자(33)에 접속되며 상기 제 2 클록에 응답하여 구동되는 제 12 랫치소자(12b)를 포함하는 것이 특징인 감소된 클록속도로 출력 데이타를 제공할 수 있는 출력 인터페이스를 갖는 죠셉슨 집적회로.
  11. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5315180A (en) * 1992-02-13 1994-05-24 Fujitsu Limited Synchronizing interface circuit between semiconductor element circuit and a Josephson junction element circuit
US5939895A (en) * 1997-06-13 1999-08-17 Trw Inc. Frozen wave high speed receiver
US6242939B1 (en) * 1999-03-05 2001-06-05 Nec Corporation Superconducting circuit having superconductive circuit device of voltage-type logic and superconductive circuit device of fluxoid-type logic device selectively used therein
US7274705B2 (en) * 2000-10-03 2007-09-25 Broadcom Corporation Method and apparatus for reducing clock speed and power consumption
JP3920830B2 (ja) 2003-09-19 2007-05-30 三洋電機株式会社 インターフェース回路、データ処理回路、データ処理システム、集積回路
CN101258417B (zh) * 2005-09-08 2011-04-13 Nxp股份有限公司 扫描测试方法
KR100684934B1 (ko) * 2005-11-28 2007-02-22 한국표준과학연구원 다중 주파수의 마이크로파 구동을 이용하여 프로그램가능한 조셉슨 전압 표준장치
US8571614B1 (en) 2009-10-12 2013-10-29 Hypres, Inc. Low-power biasing networks for superconducting integrated circuits
US9520180B1 (en) 2014-03-11 2016-12-13 Hypres, Inc. System and method for cryogenic hybrid technology computing and memory
US10222416B1 (en) 2015-04-14 2019-03-05 Hypres, Inc. System and method for array diagnostics in superconducting integrated circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4367420A (en) * 1980-06-02 1983-01-04 Thompson Foss Incorporated Dynamic logic circuits operating in a differential mode for array processing
DE3118621A1 (de) * 1981-05-11 1982-11-25 Siemens AG, 1000 Berlin und 8000 München Anordnung zum auslesen eindeutiger informationen aus einem digitalen schaltwerk bei zueinander asynchronen steuersignalen fuer das weiterschalten des schaltwerks und das uebernehmen der informationen
US4501975A (en) * 1982-02-16 1985-02-26 Sperry Corporation Josephson junction latch circuit
US4633439A (en) * 1982-07-21 1986-12-30 Hitachi, Ltd. Superconducting read-only memories or programable logic arrays having the same
JPH07111728B2 (ja) * 1988-03-23 1995-11-29 沖電気工業株式会社 帳票読み取り処理装置

Also Published As

Publication number Publication date
JPH03189995A (ja) 1991-08-19
DE69032851T2 (de) 1999-05-12
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EP0420579A2 (en) 1991-04-03
DE69032851D1 (de) 1999-02-04
US5126598A (en) 1992-06-30
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EP0420579B1 (en) 1998-12-23
KR930010016B1 (ko) 1993-10-14

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