JP3053419B2 - ジョセフソン集積回路 - Google Patents

ジョセフソン集積回路

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JP3053419B2 JP02258373A JP25837390A JP3053419B2 JP 3053419 B2 JP3053419 B2 JP 3053419B2 JP 02258373 A JP02258373 A JP 02258373A JP 25837390 A JP25837390 A JP 25837390A JP 3053419 B2 JP3053419 B2 JP 3053419B2
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Description

【発明の詳細な説明】 〔概要〕 ジョセフソンプロセッサと周辺回路との間でのデータ
のやりとりを低速クロックで行う構成を有するジョセフ
ソン集積回路に関し、 間欠的に、不規則な間隔で発生する高速ジョセフソン
プロセッサの出力に柔軟に対応可能な出力変換部を備
え、低速クロックでの出力が可能なジョセフソン集積回
路を提供することを目的とし、 第１のクロック速度で動作し、入力データの論理演算
を行い、論理演算結果をあらわす出力データ及び論理演
算動作の状態を示す状態信号を出力するジョセフソンプ
ロセッサを備え、デジタル論理演算を行って演算結果を
低速クロックで出力するジョセフソン集積回路におい
て、 前記第１のクロック速度で動作するジョセフソン素子
よりなり、前記ジョセフソンプロセッサより出力データ
及び状態信号を供給され、状態信号に応じて出力データ
を保持し、クリア信号を供給されて保持した出力データ
をクリアするラッチ手段と、 前記第１のクロック速度よりも遅い第２のクロック速
度で動作するジョセフソン素子よりなり、ラッチ手段に
保持された出力データを供給されて第２のクロック速度
で出力し、さらに出力データの出力に応じてクリア命令
を出力し、前記ラッチ手段に供給するデータ出力手段と
を備えたことを特徴とするジョセフソン集積回路により
構成してなる。
〔産業上の利用分野〕
本発明は一般にジョセフソン集積回路に関し、特にジ
ョセフソンプロセッサと周辺回路との間でのデータのよ
りとりを低速クロックで行う構成を有するジョセフソン
集積回路に関する。
ジョセフソン集積回路の研究に、従来より多大の努力
がなされている。ジョセフソン集積回路では、Nb等を使
ったジョセフソン接合よりなるジョセフソン素子がデジ
タルプロセッサとして集積化される。かかるジョセフソ
ン素子は極めて速い動作速度と低消費電力を特徴として
おり、超高速デジタルコンピュータやプロセッサを構築
するのに特に適している。
〔従来の技術〕
かかる高速ジョセフソンプロセッサでは、プロセッサ
内での動作速度は極めて速いものの、通常のシリコンあ
るいは化合物半導体よりなるのが一般的な周辺回路の動
作速度がジョセフソンプロセッサのもの程速くないこと
により、問題が生じている。ジョセフソンプロセッサは
論理動作にジョセフソン接合の超伝導状態と常伝導状態
との間の遷移を利用しており、このため超低温下で動作
させる必要がある。従って、コンピュータあるいはプロ
セッサシステム全体を単一のジョセフソンプロセッサで
形成するのは非現実的である。
従来の半導体素子を周辺回路に使用する場合はジョセ
フソンプロセッサと周辺回路との間のデータのやりとり
を低速クロックで行う必要がある。従って、このために
ジョセフソンプロセッサから出力されるデータを、ジョ
セフソンプロセッサの高速処理能力を損うことなく周辺
回路への入力データに変換する変換回路を設けることが
必要になる。
従来より、上記目的のために第６図に示す回路を使用
することが提案されている。この回路はOhara他により1
989年６月12日〜13日に東京で行われた日本応用物理学
会主権の1989年度国際超伝導エレクトロニクス会議（IS
ED'89）に発表の“JOSEPHSON SERIAL−PARALLEL CONVER
TER"に記載のものである。
第６図を参照するに、変換回路はシフトレジスタ1a〜
1h,2a〜2h,3a〜3h,…をコラム状に配列してなり、各シ
フトレジスタコラムは図示していないジョセフソンプロ
セッサに接続される。図中、煩雑になるのを回避するた
め参照符号は一部の素子にしか付していない。
各シフトレジスタコラムはジョセフソンプロセッサの
１出力ビットから取出すビット数に対応した数のシフト
レジスタを含み、従って、ジョセフソンプロセッサから
シリアルに出力される１ビットデータを８ビットのパラ
レルデータに変換する場合には各コラム各々に８個のシ
フトレジスタ1a〜1h,2a〜2h,…が使用される。ここで、
各シフトレジスタ、例えばシフトレジスタ1aは分岐出力
端子を有し、シフトレジスタコラムの最下位レベルでは
８ビットの出力チャネルCH1,CH2,…が得られる。
ジョセフソンプロセッサの出力が各コラムにシリアル
に供給された場合、例えば出力データはシフトレジスタ
1aに書込まれ、さらにレジスタ1b,1c,…を転送されてレ
ジスタ1bに到達する。これと同時に、シフトレジスタコ
ラムの最下位レベルには８ビット並列データCH1DATA,CH
2DATA,…が現れ、シリアルパラレル変換により8:1のク
ロック速度の減少が達成される。
〔発明が解決しようとする課題〕
かかるシリアルパラレル変換回路は、クロック速度の
減少がハードウェア構成により規定されてしまうため、
例えば大幅なクロック速度の減少を達成しようとすると
大規模なハードウェアが必要となる問題点を有する。先
に説明したように変換されたパラレル出力データ中のビ
ット数は各コラム中のシフトレジスタの段数によって決
ってしまう。このため大幅なクロック速度の減少を達成
しようとすると多数のシフトレジスタを使うことが避け
られない。
一方、ジョセフソンプロセッサでは高速クロックの各
クロック毎にデータを入力したりすることは必ずしも必
要でなく、ほとんどの場合、各クロック毎に出力される
データはジョブの中間結果をあらわすものにすぎない。
ここで、ジョブとは所望の結果を得るための一組の演算
をあらわすものとする。通常は、ジョセフソンプロセッ
サはジョブが完了した場合に間欠的に入出力を行うもの
であり、しかも１つのジョブを実行する処理時間はジョ
ブ毎に異なるのが一般的である。
第６図の回路は明らかにこの観点からして不適当であ
り、また処理時間の変化に対応する柔軟性も有していな
い。さらに、この回路は先にも説明したように、各クロ
ック毎に不要な中間結果を出力してしまう。このため、
周辺回路の構成は必然的に複雑になってしまい、例えば
歩留りの減少，消費電力の増大，信号遅延時間の増大等
の数多くの問題が生じる。
本発明は、上記の点に鑑みなされたもので、間欠的
に、不規則な間隔で発生する高速ジョセフソンプロセッ
サの出力に柔軟に対応可能な出力変換部を備え、低速ク
ロックでの出力が可能なジョセフソン集積回路を提供す
ることを目的とする。
〔課題を解決するための手段〕
本発明は上記の課題を、 第１のクロック速度で動作し、入力データの論理演算
を行い、論理演算結果をあらわす出力データ及び論理演
算動作の状態を示す状態信号を出力するジョセフソンプ
ロセッサ（10）を備え、デジタル論理演算を行って演算
結果を低速クロックで出力するジョセフソン集積回路に
おいて、 前記第１のクロック速度で動作するジョセフソン素子
よりなり、前記ジョセフソンプロセッサより出力データ
及び状態信号を供給され、状態信号に応じて出力データ
を保持し、クリア信号を供給されて保持した出力データ
をクリアするラッチ手段（11）と、 前記第１のクロック速度よりも遅い第２のクロック速
度で動作するジョセフソン素子よりなり、ラッチ手段に
保持された出力データを供給されて第２のクロック速度
で出力し、さらに出力データの出力に応じてクリア命令
を出力し、前記ラッチ手段に供給するデータ出力手段
（12）にとを備えたことを特徴とするジョセフソン集積
回路により達成する。
〔作用〕
本発明によれば、ジョセフソンプロセッサより第１
の、すなわち高速のクロック速度で出力される出力デー
タのうち、ジョブの終了に応じて出力されるもののみ
が、ジョブ終了を示す状態信号によりラッチ手段中に保
持される。従って、ジョブの中間結果をあらわす不要な
データが高速クロックに応じていちいち集積回路から周
辺回路へ出力されることがない。しかも、状態信号はジ
ョブの終了に応じて出力されるものであるため、出力デ
ータの発生は規則的である必要がなく、ジョブ実行に要
する処理時間がジョブ毎に様々に変化してもラッチ手段
は出力データを確実に保持することができる。ラッチ手
段に保持された出力データは周辺回路の動作速度と対応
した第２の、低速クロックでデータ出力手段に転送され
保持される。また転送と同時にラッチ手段がクリアさ
れ、ラッチ手段はジョセフソン集積回路からの次の出力
に備える。本発明では出力データのクロック速度の減少
の割合が、例えば第６図に示した従来例と異なり、ハー
ドウェアにより固定されることがなく、実際のジョセフ
ソンプロセッサの動作に柔軟に対応できる格別の効果を
得ることができる。
〔実施例〕
第１図は本発明によりジョセフソン集積回路の一実施
例の一般的構成を示す。本実施例では例えばビデオ信号
等のアナログ入力信号がジョセフソンプロセッサにより
処理されて、アナログ出力信号として出力される。但
し、本発明はかかるアナログ信号の処理に限定されるも
のではない。
第１図を参照するに、ジョセフソン集積回路は一般的
にジョセフソンプロセッサ10と、ラッチ回路11と、出力
インターフェース回路12とよりなり、ジョセフソンプロ
セッサ10はA/D変換器13aより入力ビデオ信号に対応した
入力デジタル信号を供給され、プロセッサ10中に設けら
れたメモリ中に記憶されたプログラムに従って所定の演
算動作を行う。ジョセフソンプロセッサ10は例えば小谷
他により1990年２月15日の1990年IEEEソリッドステート
回路国際会議論文ダイジェスト（IEEE International S
olid State Circnits Conferance,Digest of Technical
Papers,ppl;48−286）に発表のものであってもよい。
より具体的に説明すると、ジョセフソンプロセッサ10
はA/D変換器13aからのデータを供給される入力ポート部
10aと、入力ポート部10aから入力データを供給されて所
定プログラムに従って基本演算動作を行う論理処理ユニ
ット10bと、ROM及びRAMよりなり、プログラムやその他
のデータを記憶するメモリ10cと、A/D変換器13aより実
行すべき演算を指定するコマンドを供給されてメモリ10
cより対応するプログラムを読出す制御部10dとを含む。
さらに、ジョセフソンプロセッサ10には処理ユニット10
bで処理された出力データを出力するための出力ポート1
0e1,10e2,…よりなる出力レジスタ10eが設けられ、さら
に処理ユニット10bでの所定論理動作の終了を示す制御
信号を出力する別の出力レジスタ10fが設けられる。
動作中、ジョセフソンプロセッサ10は1GHZ以上の３相
高速クロック（φ1,φ2,φ３）によりクロックされ、出
力レジスタ10eに出力を行う。典型的な例では2GHZのク
ロックが使用される。出力レジスタ10eの出力データに
は演算処理の中間結果も含まれているが、かかる中間結
果はジョセフソンプロセッサ10の出力を使用するプロセ
ッサには不要である。
所定のジョブが論理処理ユニット10bで終了するとユ
ニット10bはジョブの終了をあらわすフラグを出力す
る。このフラグは出力レジスタ10fに送られ、出力ポー
ト10fより、出力ポート10e1,10e2,10e3,…からのデータ
出力準備完了をあらわす制御信号が出力される。このよ
うに、ジョセフソンプロセッサ10の出力は各ジョブの完
了に対応して間欠的になされる。
本発明では、かかるジョセフソンプロセッサの出力の
間欠的な性質を、ラッチ回路11及び出力インターフェー
ス回路12とを組合せることにより、クロック速度の減少
のために利用している。
第２図を再び参照するに、ラッチ回路11は、ジョセフ
ソンプロセッサ10を駆動するのに使われるのと同じ３相
クロックφ1,φ2,φ３によりクロックされる多数のジョ
セフソン回路11a,11b,11c,…より構成される。このう
ち、回路11b,11c,…はラッチ回路であり、出力ポート10
e1,10e2,…に対応して設けられ、後述するように出力デ
ータを保持する。一方、ジョセフソン回路11aは出力ポ
ート10fに接続されており、論理処理ユニット10bより出
力ポート10fを介して制御信号を伝送されてコマンド「S
ET」を出力し、ラインLINE1を介してラッチ回路11b,11
c,…に同時に供給する。これにより、ラッチ回路11b,11
c,…は出力データを保持する。
ラッチ回路11には出力インターフェース回路12が接続
される。この出力インターフェース回路12はジョセフソ
ン回路12a,12b,…よりなり、各ジョセフソン回路12a,12
b,…は対応するジョセフソン回路11a,11b,…にそれぞれ
接続される。ラッチ回路11の場合と異なり、出力インタ
ーフェース回路12中のジョセフソン回路は第１のクロッ
クよりも実質的に遅い第２のクロックφ′で駆動され
る。典型的な例では第２のクロックφ′は70MHzの周波
数を有する。
ジョセフソン回路12aはジョセフソン回路11aに接続さ
れて、第２のクロックに応じてデータを転送される。回
路11aから回路12aへのデータ転送と同時にジョセフソン
回路11b,11c…に保持されていた出力データはジョセフ
ソン回路12b,12c,…に転送され、保持される、さらに、
ジョセフソン回路12b,12c,…に保持されたデータは第２
のクロックφ′に応じて駆動される外部半導体プロセッ
サ13bに接続される。今回の実施例では半導体プロセッ
サ13bはデジタル入力データをアナログ出力データと変
換するD/Aコンバータとしている。さらに、ジョセフソ
ン回路12aはジョセフソン回路12b,12c,…へのデータ転
送と同時にラインLINE2を介してジョセフソン回路11b,1
1c,…にコマンド「CLEAR」を出力する。その際、ジョセ
フソン回路11b,11c,…はクリアされて、次のラッチ動作
に備える。
以上の動作を要約すると、ジョセフソンプロセッサ10
がジョブの終了に応じて出力データを生じると、出力デ
ータは出力ポート10fにセットされるフラグに応じてジ
ョセフソンプロセッサと同一クロック速度で動作してい
るラッチ回路11に転送される。ラッチ回路11では出力デ
ータはSETコマンドに応じて保持され、低速クロックで
駆動されている出力インターフェース回路12への転送に
備える。ジョセフソン回路11b,11c,…に保持されたデー
タはやがて対応するジョセフソン回路12b,12c,…に低速
クロックで転送される。転送が終了すると、ラッチ回路
11はジョセフソン回路12aからのCLEARコマンドによりク
リアされる。これにより、ジョセフソンプロセッサ10の
出力データを半導体プロセッサが低速クロックで読出す
ことが可能になる。
以上の構成において、出力ポート10fへのフラグの出
力は規則的である必要はなく、ジョセフソン論理処理ユ
ニット10bにおける演算毎に変化してもよい。すなわ
ち、本発明の構成はかかる間欠的なデータ出力の発生に
柔軟に対応でき、ジョセフソンプロセッサの出力を読出
すものに特に適している。
次に、ラッチ回路11及びインターフェース回路12をよ
り詳細に説明する。ジョセフソン回路11b−11fはいずれ
も同一の構成を有し、またジョセフソン回路12b−12fも
同一の構成を有しているため、回路11,12のうち、ジョ
セフソン回路11a,12a,11b,12bを含む部分のみを説明す
ることにする。
第２図を参照するに、ジョセフソンラッチ回路11aは
ジョセフソンORゲート21,25及びジョセフソンANDゲート
29を含み、これらはいずれも第１の３相クロック（φ1,
φ2,φ３）のうちの第１の位相信号であるクロックφ１
により駆動される（第３図参照）。さらに、回路11aに
はジョセフソンORゲート22,24,26及びインバータ31が設
けられ、これらはいずれも第１の３相クロック（φ1,φ
2,φ３）のうちの第２の位相信号であるクロックφ２に
より駆動される。さらに、第１の３相クロック（φ1,φ
2,φ３）のうちの第３の位相信号であるクロックφ３に
より駆動されるジョセフソンORゲート23,27及びジョセ
フソンインバータ30が設けられる。
一方、ジョセフソン回路11bはクロックφ１により駆
動されるジョセフソンORゲート32と、クロックφ２によ
り駆動されるジョセフソンORゲート33と、クロックφ３
で駆動されるジョセフソンANDゲート34,35とを含む。
前記のジョセフソンゲートを駆動するのに使われる３
相クロックは周知のものであり、位相が相互に120゜ず
れた正弦波信号よりなる。すなわち、一の正弦波信号が
低レベル状態にあれば他の２つの正弦波信号は高レベル
状態にあり、一の正弦波信号で駆動されるジョセフソン
ゲートがリセットされている場合には他の２つの正弦波
信号で駆動されるジョセフソンゲートは作動状態にな
る。
第４図（Ａ）はジョセフソンORゲートの例を示す。こ
の回路は先に藤巻他によりアイイーイーイートランザク
ションズオンエレクトロンデバイシズ第36巻，第２号19
89年２月に発表の「超高速LSI用のジョセフソン可変し
きい値ロジックゲート」（“Josephson Modified Varia
ble Threshold Logic Gates for Use in Ultra−High−
Speed LSI",IEEE Transaction on Electron Device Vo
l.36,No.2,February 1989）に記載のものである。ORゲ
ートは非対称干渉計を構成し、ジョセフソン接合J1,J2
を含む。ここで、ジョセフソン接合J1の臨界電流がpIm,
ジョセフソン接合J2の臨界電流がqImであるとする。こ
こで、ｐ＋ｑ＝１が成立する。また、ORゲートにはイン
ダクタンスＬが含まれ、このインダクタンスＬはインダ
クタンス値qLの左半部（以下qLと記す）とインダクタン
ス値がpLの右半部（以下pLと記す）とに分割さている。
インダクタンスqLは一端をジョセフソン接合J1を介して
接地されており、またインダクタンスpLは一端とジョセ
フソン接合J2を介して接地されている。インダクタクス
qLの他端とインダクタンスpLの他端とはノードＣで接続
され、このノードＣにクロック信号がバイアス電流Igの
形で供給される。さらに、その他に相互インダクタンス
Ｍを介してインダクタンスqL,pLと磁界結合するインダ
クタンスLxが設けられる。インダクタスLxyの一端を−
又は複数の入力端子に接続されて入力信号電流Icを供給
されると共に、他端をジョセフソン接合J3を介してイン
ダクタンスqLに接続される。この他端はまた、ジョセフ
ソン接合J1を介して接地される。
クロック信号が低レベルにセットされる起動時には、
ジョセフソン接合J1〜J3は全て超伝導状態にあり、従っ
てバイアス電流Igはクロック信号の立上りと共に直ちに
接地へ流れる。このため、ノードＣに接続された出力端
子OUTには低レベルないしゼロボルト状態の出力が現れ
る。ジョセフソン接合J1〜J3はクロック信号が高レベル
状態に遷移しても入力電流Icが流れる限りオン状態を維
持する。
ジョセフソン接合J1,J2を流れる電流が入力電流Icの
増加と共に所定のしきい値レベルを越えるとジョセフソ
ン接合J1,J2はターンオフ状態に遷移する。この結果、
バイアス電流Igは抵抗Ri及びジョセフソン接合J3を通っ
て接地へ流れるようになり、ジョセフソン接合J3がター
ンオフされる。これに伴い、出力端子OUTに高レベル出
力が出力されることになる。この出力端子OUTにおける
出力レベルの遷移は入力端子INに供給される入力電流の
和に対応して生じ、第４図（Ａ）の回路は論理和回路な
いしORゲートとして作用する。より詳細な説明は前記藤
巻他の論文に記載されている。なお、第２図の回路では
単一の入力端子を有する回路が使われている。
第４図（Ｂ）は第２図の回路で使用するジョセフソン
ANDゲートの構成を示す。
第４図（Ｂ）を参照するに、ANDゲートは複数の入力
端子INを有し各入力端子は各々ORゲートを介してノード
Ｄで接続され、出力端子OUTに到る。さらに、ノードＤ
はジョセフソン接合Jaにより接地にシャントされる。図
中、ORゲートを記号「＋」で示す。このORゲートは先に
説明したように、クロックにより駆動される。ORゲート
が低レベル状態のクロックによりリセットされるとAND
ゲートは勿論リセットされる。
ジョセフソンゲートJaは超伝導状態から常伝導状態へ
の遷移を生じるしきい値電流の大きさを、入力端子の全
てに入力電流が供給された場合にのみ遷移が生じるよう
な値に設定されており、これにより回路は入力論理信号
の論理積を出力する。より詳細な説明は前記の藤巻他の
論文に記載されている。
第４図（Ｃ）は第２図の回路で使用するインバータを
示す。第４図（Ｃ）のインバータはタイムドインバータ
であり、記号「＋」であらわしたORゲートよりなる。OR
ゲートは抵抗Rsを介して供給されるクロック信号CLOCK
に応じて流れるクロック電流Igにより駆動され、クロッ
クの低レベル状態に応じて規則的にリセットされる。さ
らに、クロック信号は抵抗R1,R2により分圧され、抵抗R
1と抵抗R2の間のノードＦからジョセフソン接合Jsを介
してORゲートに供給される。さらに、入力信号がノード
ＦからORゲートに供給される。入力信号を供給するた
め、入力端子INが抵抗Rin′を介してノードＦに接続さ
れる。
入力端子INへ供給される入力電流がゼロであった場
合、ノードＦからORゲートへクロック信号に応じて供給
される所定臨界電流レベル以下の電流により、ORゲート
は高レベル状態に保持される。一方、入力端子INに入力
電流が供給されノードＦからORゲートへ流れる電流が臨
界電流Icを越えるとジョセフソン接合Jsがターンオフ
し、ORゲートへの入力電流が消失する。その結果、ノー
ドＥに現れるORゲートの出力は低レベル状態に変化す
る。すなわち、入力論理信号の反転信号がノードＥに接
続された出力端子OUTに得られる。
次に、第２図のラッチ回路11を詳細に説明する。この
第２図のラッチ回路は第４図（Ａ）〜（Ｃ）に説明した
論理ゲートを接続することにより構成されている。
このジョセフソンラッチ回路11aの目的はジョセフソ
ンプロセッサ10の出力ポート10fからの制御信号に応じ
てLINE1上にSETコマンドを出力し、またジョセフソンラ
ッチ回路11bからジョセフソン回路12bへの出力データ転
送に応じてLINE2上にCLEARコマンドを出力することにあ
る。一方、ジョセフソン回路11bの目的はジョセフソン
プロセッサ10の出力ポート10e1からの出力データをライ
ンLINE1上のSETコマンドに応じて保持し、LINE2上のCLE
ARコマンドに応じてクリアすることにある。
次に、ジョセフソン回路11aの構成を説明する。
第２図を参照するに、出力ポート10fからの制御信号
を供給される入力端子を有するORゲート21が設けられ
る。先にも説明したように、制御信号はジョブの終りに
論理処理ユニット10bから出力ポート10fへ送られるフラ
グに応じて出力される。ゲート21はクロックφ１により
駆動され、出力端子をクロックφ２により駆動される別
のORゲート22の入力端子に接続される。さらに、ゲート
21の出力端子はクロックφ１により駆動されるORゲート
25の入力端子に接続される。また、ORゲート22の出力端
子はクロックφ３により駆動される別のORゲート23の入
力端子に接続される。このORゲート23はまた出力端子を
クロックφ１により駆動されるANDゲート29の入力端子
に接続されている。ANDゲート29は出力端子をORゲート2
2の別の入力端子に接続されている。
ORゲート23の出力端子はさらに第４図（Ａ）に示すOR
ゲート12aよりなるジョセフソン回路12aの入力端子に接
続される。ORゲート12aは出力端子をD/A変換器13bに接
続されると共にクロックφ２により駆動されるORゲート
24の入力端子と接続される。ORゲート24はさらに出力端
子をクロックφ３により駆動されるインバータ30の入力
端子に接続される。さらに、ORゲート24の出力端子はク
ロックφ３により駆動されるORゲート27の出力端子に接
続される。インバータ30はANDゲート29の別の入力端子
に接続される出力端子を有し、またORゲート27はORゲー
ト25の別の入力端子に接続される出力端子を有する。ま
た、クロックφ２により駆動されるORゲート26が設けら
れゲート26の入力端子がORデート21の出力端子に接続さ
れる。
ORゲート26はLINE1に接続された出力端子を有し、LIN
E1上に、出力レジスタ10fからORゲート21に供給された
制御信号に応じてSETコマンドを出力する。ORゲート25
は出力端子をインバータ31の入力端子に接続され、イン
バータ31は出力端子をLINE2に接続されてなる。ORゲー
ト12aへ制御信号が転送されるとインバータ31はLINE2上
にCLEARコマンドを出力する。
ラッチ回路11bはクロックφ３により駆動されるANDゲ
ート34を有し、ANDゲート34はその第１の入力端子にLIN
E1を接続され、第２の入力端子をジョセフソンプロセッ
サ10の出力レジスタ10e1に接続される。また。ANDゲー
ト34は出力端子をクロックφ１により駆動されるORゲー
ト32の入力端子に接続される。ORゲート32はクロックφ
２により駆動されるORゲート33の入力端子に接続された
出力端子を有し、ORゲート33は出力端子をクロックφ３
により駆動されるANDゲート35の入力端子に接続され
る。さらに、ANDゲート35はLINE2に接続される別の入力
端子を有し、またANDゲートの出力端子と共通にORゲー
ト32の入力端子に接続される出力端子を有する。また、
ORゲート33の出力端子はORゲート12を形成するジョセフ
ソン回路12bと接続される。ORゲート 12bはその出力端
子をD/A変換器13bに接続される。
次に、第３図回路の動作を第５図（Ａ）〜（Ｄ）の状
態遷移図を使って説明する。
まず、第５図（Ａ）を参照してラッチ回路11bのラッ
チ動作を検討する。第５図（Ａ）の動作ではインターフ
ェース回路12はまだ動作されていないものと仮定する。
換言すれば、インターフェース回路12中のORゲート12a
からORゲート24を制御する出力信号は出力されていない
ものとする。すなわち、ORゲート24と27の出力は第５図
（Ａ）のステップにわたり、低レベル状態に保持されて
いる。また、これに伴い、インバータ30の出力も、全ス
テップにわたり、リセット時を除いて高レベル状態に保
持されている。データが出力インターフェース回路12に
転送される場合の動作は第５図（Ｃ）で説明する。
初期状態では第２図のORゲートは全てクリアされてい
る。その際、第５図（Ａ）に示す３相クロックφ1,φ2,
φ３に応じて３通りの状態が順次出現する。
第５図（Ａ）を参照するに、クロックφ２が低レベル
状態のステップ１ではORゲート22,24,26,31,33が全てリ
セットされる。さらに、ORゲート21,25,32,23,27の出力
は低レベル状態を有し、これに伴いインバータ30の出力
が先に説明したように高レベル状態を有し、さらにAND
ゲート34,35の出力が低レベル状態を有する。
ステップ２ではORゲート及びANDゲート23,27,34,35の
出力がクロックφ３の低レベル状態に応じてリセットさ
れ、また他のOR及びANDゲートの出力が全て、インバー
タ31を除いて低レベル状態になる。インバータ31の出力
が高レベル状態であることに対応して、後で第５図
（Ｂ）を参照して説明するように、初期データ「０」が
ラッチ回路11bに保持される。インバータ31はLINE2に接
続されてラッチ回路11bにデータ保持を行わせる制御信
号を出力する。
ステップ３でOR及びANDゲート21,25,29,32はクロック
φ１の低レベル状態に応じて全てリセットされ、一方そ
の他のORゲート及びANDゲートの出力は、インバータ30,
31を除いて低レベル状態をとる。ここでも、インバータ
30の出力はインターフェース回路12がまだデータ読取動
作を行っていないことを示し、一方、インバータ31の出
力はデータがラッチ回路11b中に保持されていることを
示す。
さらに、前記ステップ１〜３がクロックφ1,φ2,φ３
に応じてくりかえされる。この初期状態においてはジョ
セフソンプロセッサ10が演算実行中であり、出力ポート
10fにフラグが立てられておらず、また、出力データ
Ｄ′が出力ポート10e1に送られてもいない。
次に、出力ポート10fにフラグが立てられ、出力ポー
ト10e1に出力データＤが出力された場合の動作を第５図
（Ｂ）を参照して説明する。フラグが立てられると、出
力ポート10fは高レベル状態の制御信号を出力し、この
高レベル制御信号はORゲート21に転送される。これと同
時に出力ポート10e1のデータはLINE1上のSETコマンドに
応じてANDゲート34に転送される。第５図（Ｂ）におい
ては制御信号はまだORゲート12aには転送されていな
い。換言すれば、第５図（Ｂ）ではジョセフソンプロセ
ッサ10の出力データがラッチ回路11に保持されている場
合のみを考える。このような状態ではリセットされない
限りインバータ30の出力は常に１に保持され、またORゲ
ート27の出力は常に０となる。
第５図（Ｂ）を参照するに、ステップ11はクロックφ
２の低レベル状態に対応し、この状態でジョセフソンプ
ロセッサ10がジョブ完了に伴って高レベル制御信号を出
力する。ここで、ステップ１は第５図（Ａ）のステップ
３に続くステップであるとする。ステップ11ではさら
に、演算結果をあらわす出力データＤが出力ポート10e1
に保持される。ここで、出力データＤは処理結果に応じ
て１又は０の値を有する。この状態で、ORゲート21がク
ロックφ１により駆動され、出力ポート10fの出力がゲ
ート21に転送される。その結果、ORゲート21の出力レベ
ルは高レベル状態に変化する。さらに、ゲート21の出力
はORゲート25に接続されてその出力を高レベル状態に設
定する。ここで、ゲート21とゲート25とは同一のクロッ
クφ１により駆動される。一方、ORゲート22,24,26,33
は全てリセットされ、インバータ31もリセットされる。
一方、インバータ30はORゲート24の低レベル出力に応じ
て高レベル出力を出力する。先にも説明したように、OR
ゲート24はインターフェース回路12中のORゲート12aの
出力により制御される。一方、インバータ30の出力はAN
Dゲート29をゲート29がその入力信号を通過させるよう
に制御する。換言すれば、ゲート29はORゲート12aからO
Rゲート24への高レベル入力が存在せずまたリセットさ
れていない限り入力信号を通過させる。
ステップ12はクロックφ３の低レベル状態に対応し、
ORゲート21の出力がORゲート22に転送されてゲート22の
出力が低レベルのリセット状態から高レベル状態に変化
する。ステップ12ではクロックφ1,φ２はいずれも高レ
ベル状態となっておりゲート21からゲート22へのデータ
転送がなされる。
さらに、ORゲート24の出力は低レベル状態に保持さ
れ、インハータ31の出力も低レベル状態に保持され、ま
たANDゲート29の出力も低レベル状態に保持される。
ステップ12ではまだゲート21の高レベル状態出力がOR
ゲート26に転送され、その出力を低レベルのリセット状
態から高レベル状態に変化させる。ゲート26の出力はLI
NE1に接続されているためORゲート26の出力が高レベル
状態になるとSETコマンドがLINE1上に出力される。ステ
ップ12ではゲート23,27,30,34,35は全てリセットされて
いる。
次のステップ13ではORゲート21,25,32及びANDゲート2
9がリセットされる。一方、ORゲート22,24,26及びイン
バータ31はステップ12と同一状態を保持し、ORゲート22
の出力がORゲート23に転送されてその出力を高レベル状
態にセットする。さらに、ANDゲート34はORゲート26の
高レベル出力によってイネーブルされ、ジョセフソンプ
ロセッサ10の出力ポート10e1の出力データＤがANDゲー
ト34に転送される。換言すれば、出力データＤがLINE1
上のSETコマンドによって転送される。一方、ANDゲート
35はORゲート25の出力の高レベル状態により生じるイン
バータ31の低レベル出力により、ディスエーブルされ
る。ORゲート27の出力は低レベルに保持される。
次のステップ14ではゲート22,24,26,31,33が全てリセ
ットされる。さらに、ORゲート23が高レベル状態の出力
を保持する。これにより、ゲート23の出力はゲート29に
転送されてその出力を高レベル状態にセットする。ま
た、この状態ではまだレジスタ10e1に高レベル状態出力
が残っており、このためORゲート21及び25の出力は高レ
ベル状態を維持する。しかし、ゲート21,25に接続され
たゲートが全てリセットされるため、これは何らの作用
をもたらさない。
ステップ14で重要な点は、ANDゲート34に保持されて
いるデータがラッチ回路11bを構成するORゲート32に転
送されることである。これによりデータＤが回路11b中
に、ゲート33がこの状態ではリセットされていても、無
事転送される。ステップ14ではまたインバータ31の出力
がリセットにより低レベル状態となっており、このため
ANDゲート35はディスエーブルされたままである。さら
に、ANDゲート34はORゲート26のリセットに伴いディス
エーブルされる。換言すれば、このステップでSETコマ
ンドがクリアされる。これに対し、ゲート24,27,30の状
態は変化しない。
次のステップ15では１クロックサイクルの経過に伴い
出力レジスタ10f及び10e1がクリアされる。また、ゲー
ト23,27,30,34,35は全てリセットされ、これに対し、出
力データＤはORゲート32及び33によって保持される。さ
らに、ORゲート25の出力が出力レジスタ10fのクリアに
伴って低レベル状態に変化する。その結果、インバータ
31がLINE2上に高レベル出力を出力し、これによりラッ
チ回路11bのラッチ動作が指示される。一方、LINE2上の
信号が低レベル状態になるとラッチ回路11bの保持動作
はクリアされる。これについては後で第５図（Ｃ）を参
照して説明する。以上の事情により、LINE2上の信号を
クリアコマンドの反転信号の意味で/CLEARと記すことに
する。第５図（Ｂ）の状態では回路中の他の論理ゲート
は全てクリアされている。
さらに、ANDゲート29の高レベル状態はORゲート22に
転送される。換言すれば、出力レジスタ10fからの制御
信号はANDゲート29及びORゲート22によって保持され
る。
次のステップ16ではインバータ31の出力が高レベル状
態に保持されてLINE2上に/CLEARコマンドが継続的に出
力される。また、出力データＤはORゲート33と/CLEARコ
マンドに応じてイネーブルされるANDゲート35とによっ
て保持される。一方、ゲート21,25,29,32は全てクリア
される。また、ゲート24,26,27,34の出力は全て低レベ
ル状態になる。さらに、インターフェース回路12からOR
ゲート24への入力信号がないため、インバータ30は高レ
ベル出力を出力する。これに加えてORゲート22の高レベ
ル出力がORゲート23に転送されてゲート22及び23のいず
れもが高レベル状態を保持する。その際、各ゲートはOR
ゲート22及びデータＤを保持しているANDゲート35を除
き、さらにORゲート22及び23に高レベル制御信号が保持
されている点を除いて第５図（Ａ）のステップ３と同一
の状態を有する。特に、ORゲート22及び23が高レベル制
御信号を保持している点に注意すべきである。
次のステップ17では回路中のゲートはANDゲート35及
びORゲート32を除き、さらにORゲート34とANDゲート29
に制御信号がラッチされている点を除いてステップ11と
同一の状態を有する。さらに、次のステップ18ではデー
タＤを保持するゲート32,33及び制御信号を保持するデ
ート22,29の状態を除いて第５図（Ａ）のステップ２と
同一の状態が出現する。
さらに、ステップ19ではではステップ15と同一状態が
現れ、以後ステップ16,17,18の状態が、インターフェー
ス回路12中のORゲート12aから制御信号が出力されるま
でくりかえし出現する、この過程により、ジョセフソン
プロセッサ10の出力データＤはゲート32,33,35によって
ダイナミックに保持され、一方高レベル制御信号がゲー
ト22,23,29によりダイナミックに保持される。
次に、インターフェース回路12中のORゲート12aから
の制御信号によってラッチ回路11をクリアする動作につ
いて第５図（Ｃ）を参照しながら説明する。第２図回路
の動作の概略は第５図（Ｂ）で説明したので、主要な特
徴のみを説明する。
第５図（Ｃ）を参照するに、最初のステップ21は第５
図（Ｂ）のステップ17に対応し、インターフェース回路
12からORゲート24への入力がなく、ラッチ回路11bがデ
ータＤを保持している状態を示す。
次のステップ22でORゲート12a及び12bが第２のクロッ
クφ′により駆動され、これによりゲート22,23,29に保
持されていた高レベル制御信号はゲート23からORゲート
12aに転送される。これと同時にゲート32,33,35に保持
されていたデータＤがゲート33からORゲート12bに転送
される。この第２のクロックφ′は第１のクロックより
も遅く、例えば70MHzのクロック周波数を有する。この
ため、ラッチ回路11からインターフェース回路12へのデ
ータ転送は問題なく行うことができる。
ORゲート12aに高レベル制御信号が転送されると、ゲ
ート12aの出力は高レベル状態に変化する。これに伴
い、ステップ22でORゲート24の出力が高レベル状態に変
化する。この変化に伴って、インバータ30の出力が高レ
ベル状態から低レベル状態に変化し、ORゲート27の出力
がステップ23で低レベル状態から高レベル状態に変化す
る。
インバータ30の出力が低レベル状態に変化するとAND
ゲート29はディスエーブルされ、このためステップ24及
び25においてゲート22,23,29による高レベル制御信号の
保持動作が解除される。さらに、ORゲート27の高レベル
出力により、ステップ24及び25においてORゲート25の出
力が低レベル状態から高レベル状態に変化する。その
際、インバータ31の出力がステップ25において高レベル
状態から低レベル状態に変化し、LINE2上の信号がクリ
アされる。これにより、ステップ26でANDゲート35がデ
ィスエーブルされゲート32,33,35によるデータＤのダイ
ナミック保持動作が解除される。
ステップ26に続くステップ27,28は第５図（Ｃ）に示
すようにゲート32,35がデータＤを保持していない点以
外ステップ24,25と同じであり、以後ステップ25〜27の
状態がくりかえし出現する。そのうちにクロックφ′が
クリアされ、ORゲート24及びORゲート27の出力がクリア
される。これによりインバータ30の出力が高レベルにセ
ットされ、ラッチ回路11は次の制御信号及び出力データ
Ｄが出力レジスタ10f及び10e1に現れるのに備える。
以上の説明は他のラッチ回路11c,11d,…にも同様にあ
てはまるので、その説明は省略する。また、制御信号及
び出力データＤが出力レジスタ10f,10eに供給されるタ
イミングが３相クロックに付して異なっていても、実質
的に同一の動作が得られる。かかる場合の動作の解析は
以上の議論から容易に展開できるので説明を省略する。
制御信号がORゲート12aに転送されると同時にラッチ
回路11bに保持されたデータがORゲート12bに転送される
と出力インターフェース回路12aはジョセフソンプロセ
ッサ10の演算結果を出力可能な状態になる。すなわち制
御信号が、第２のクロック速度で動作しているD/A変換
器13bに同期信号SYNCとして出力され、また同時にORゲ
ート12bのデータＤがD/A変換器13bに出力される。D/A変
換器13bでは周知のD/A変換処理がなされ、出力アナログ
信号が出力端子より得られる。
以上本発明を実施例により説明したが、本発明はその
主旨に伴い種々の変形が可能であり、本発明からこれら
を排除するものではない。
〔発明の効果〕
以上説明したように、本発明によりジョセフソン集積
回路では、高速クロックで動作するジョセフソンプロセ
ッサの出力データを、同じく高速クロックで動作するジ
ョセフソンラッチ回路中に、所定ジョブの終了をあらわ
す制御信号に応じてかつ制御信号を含めて保持し、保持
された制御信号及び出力データを、低速クロックで動作
するジョセフソン出力インターフェース回路中に、低速
クロックに応じて保持すると共に、ジョセフソンラッチ
回路をクリアし、低速クロックで動作する周辺回路に出
力するように構成したことにより、高速のジョセフソン
プロセッサの出力データを低速で読出すことが可能であ
り、しかもジョセフソンプロセッサの出力データの発生
が不規則である場合にも柔軟に対応することが可能にな
る。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示す図、 第２図は本発明の一実施例の要部の具体的な論理回路を
示す図、 第３図は第２図の構成で使用する３相クロックの波形
図、 第４図（Ａ）〜（Ｃ）は第２図の構成で使用する論理ゲ
ートの回路図、 第５図（Ａ）〜（Ｃ）は第２図の回路の動作を説明する
図、 第６図は従来例の回路図である。 図において、 10はジョセフソンプロセッサ、 10aは入力ポート、 10bは論理処理ユニット、 10cはメモリ、 10dは制御部、 10eはデータ出力ポート、 10fは制御信号出力ポート、 10e1〜10e3は出力レジスタ、 11はジョセフソンラッチ回路、 11a〜11fはジョセフソン素子、 12は出力インターフェース回路、 12a〜12fはジョセフソン素子、 13aはA/D変換器、 13bはD/A変換器、 21,22,23,24,25,26,27,32,33はORゲート 29,34,35はANDゲート、 30,31はインバータ を示す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/44 H01L 39/22 H03K 19/195 G06F 5/06 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】第１のクロック速度で動作し、入力データ
    の論理演算を行い、論理演算結果をあらわす出力データ
    及び論理演算動作の状態を示す状態信号を出力するジョ
    セフソンプロセッサ（10）を備え、デジタル論理演算を
    行って演算結果を低速クロックで出力するジョセフソン
    集積回路において、 前記第１のクロック速度で動作するジョセフソン素子よ
    りなり、前記ジョセフソンプロセッサより出力データ及
    び状態信号を供給され、状態信号に応じて出力データを
    保持し、クリア信号を供給されて保持した出力データを
    クリアするラッチ手段（11）と、 前記第１のクロック速度よりも遅い第２のクロック速度
    で動作するジョセフソン素子よりなり、ラッチ手段に保
    持された出力データを供給されて第２のクロック速度で
    出力し、さらに出力データの出力に応じてクリア命令を
    出力し、前記ラッチ手段に供給するデータ出力手段（1
    2）とを備えたことを特徴とするジョセフソン集積回
    路。
  2. 【請求項２】該ラッチ手段は状態信号をジョセフソンプ
    ロセッサより供給されて保持する状態信号保持部と、状
    態信号をジョセフソンプロセッサより供給されてラッチ
    制御信号を出力するラッチ制御部と、ジョセフソンプロ
    セッサより出力データを供給されてラッチ制御信号によ
    り保持するデータ保持部と、データ出力手段よりクリア
    命令を供給されて状態信号保持部における状態信号の保
    持とデータ保持部における出力データの保持を解除する
    クリア制御部とよりなることを特徴とする請求項１記載
    のジョセフソン集積回路。
  3. 【請求項３】該ラッチ手段は第１のクロック速度を有す
    る第１のクロック信号（φ１）と、第１のクロック速度
    を有し第１のクロック信号に対し120゜位相のずれた第
    ２のクロック信号（φ２）と、第１のクロック速度を有
    し第１及び第２のクロック信号のいずれに対しても120
    ゜位相のずれた第３のクロック信号（φ３）とよなりる
    ３相クロック信号により駆動され、 該状態信号保持部は前記ジョセフソンプロセッサ（10）
    より状態信号を供給されて第１のクロック信号の高レベ
    ル状態においてラッチすると共に第１のクロック信号の
    低レベル状態においてクリアする第１のジョセフソンラ
    ッチ回路（21）と、第１のジョセフソンラッチ回路の出
    力を供給されて第２のクロック信号の高レベル状態にお
    いてラッチすると共に第２のクロック信号の低レベル状
    態においてクリアする第２のジョセフソンラッチ回路
    （22）と、第２のジョセフソンラッチ回路の出力を供給
    されて第３のクロック信号の高レベル状態においてラッ
    チすると共に第３のクロック信号の低レベル状態におい
    てクリアする第３のジョセフソンラッチ回路（23）と、
    第３のジョセフソンラッチ回路（23）の出力を供給さ
    れ、制御入力端子を有し、制御入力端子への入力信号が
    高レベル状態の場合にのみ第１のクロック信号の高レベ
    ル状態に対応して第３のラッチ回路出力をラッチすると
    共にこれを第１のクロック信号の低レベル状態に応じて
    クリアする第４のジョセフソンラッチ回路（29）とより
    なり、前記制御入力端子にはデータ出力手段からのクリ
    ア命令がレベル反転して供給されることを特徴とする請
    求項２記載のジョセフソン集積回路。
  4. 【請求項４】該ラッチ制御部は第１のラッチ回路（21）
    の出力を供給され、第２のクロック信号の高レベル状態
    に応じてラッチすると共に第２のクロック信号の低レベ
    ルに状態に応じてクリアする第５のジョセフソンラッチ
    回路（26）よりなり、該第５ジョセフソンラッチ回路
    （26）は前記ラッチ制御信号を出力することを特徴とす
    る請求項３記載のジョセフソン集積回路。
  5. 【請求項５】該データ保持部は制御入力端子を有し、該
    制御入力端子に前記ラッチ制御信号を供給されると共に
    ジョセフソンプロセッサ（10）から出力データを供給さ
    れて、ラッチ制御信号が供給されている場合のみ第３の
    クロック信号の高レベル状態において前記出力データを
    ラッチし、低レベル状態においてクリアする第６のジョ
    セフソンラッチ回路（34）と、第６のジョセフソンラッ
    チ回路の出力を供給され、これを第１のクロック信号の
    高レベル状態においてラッチすると共に低レベル状態で
    クリアする第７のジョセフソンラッチ回路（32）と、第
    ７のジョセフソンラッチ回路の出力を供給され、これを
    第２のクロック信号の高レベル状態においてラッチする
    と共に低レベル状態でクリアする第８のジョセフソンラ
    ッチ回路（33）と、制御入力端子を有し、該制御入力端
    子に前記クリア命令をレベル反転して供給されると共に
    第８のジョセフソンラッチ回路の出力を供給され、クリ
    ア命令が供給されていない場合に第３のクロック信号の
    高レベル状態において第８のジョセフソンラッチ回路の
    出力をラッチすると共に低レベル状態においてクリア
    し、ラッチした出力を第７のジョセフソンラッチ回路に
    供給する第９のジョセフソンラッチ回路（35）とよりな
    ることを特徴とする請求項４記載のジョセフソン集積回
    路。
  6. 【請求項６】該クリア制御部はデータ出力手段よりクリ
    ア命令を供給されて第２のクロック信号の高レベル状態
    に応じて保持すると共に低レベル状態でクリアする第10
    のジョセフソンラッチ回路（24）と、第10のジョセフソ
    ンラッチ回路の出力を供給され第３のクロック信号の高
    レベル状態に応じてそのレベル反転信号を形成しラッチ
    すると共に第３のクロック信号の低レベル状態に応じて
    クリアする第11のジョセフソンラッチ回路（30）と、第
    10のジョセフソンラッチ回路（24）の出力を供給され第
    ３のクロック信号の高レベル状態において保持すると共
    に低レベル状態おいてクリアする第12のジョセフソンラ
    ッチ回路（27）と、第12のジョセフソンラッチ回路（2
    7）の出力を供給され第１のクロック信号の高レベル状
    態においてラッチすると共に低レベル状態においてクリ
    アする第13のジョセフソンラッチ回路（25）と、第13の
    ジョセフソンラッチ回路の出力を供給され第２のクロッ
    クの高レベル状態においてそのレベル反転信号を形成し
    てラッチすると共に低レベル状態においてクリアする第
    14のジョセフソンラッチ回路（31）とよりなり、前記第
    11のジョセフソンラッチ回路はその出力を第４のジョセ
    フソンラッチ回路（29）の制御入力端子に供給し、前記
    第14のジョセフソンラッチ回路はその出力を第９のジョ
    セフソンラッチ回路（35）の制御入力端子に供給するこ
    とを特徴とする請求項５記載のジョセフソン集積回路。
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