JPH01164128A - ビット変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は例えばデジタルオーディオチーブレコーダに
用いられる折線圧伸回路として有効なビット変換回路に
関する。

（従来の技術） 回転ヘッドを用いたデジタルオーディオチーブレコーダ
においては、長時間記録モードの機能が設けられており
、この場合は、１６ビットのデータを１２ビットのデー
タへ近似変換して内部処理を施した後、高周波信号に変
換してテープに記録している。従って、再生時にはテー
プからの高周波信号を内部処理して復調し、１２ビット
のデータを１６ビットのデータに近似変換している。

従来、このビット変換処理を行なう圧伸回路は、記録系
と再生系で別々に設けられている。

第６図は、従来のシステムであり、記録系１は、アナロ
グデジタル変換部２と、この変換部２からの１６ビット
データを１２ビットデータに変換するビット変換部３と
、このビット変換部３の出力を記録信号に処理する信号
処理部４とを有する。

一方、再生系５は、テープから再生された高周波信号を
復調する信号処理部６と、信号処理部６からの１２ビッ
トデータを１６ビットに変換するビット変換部７と、ビ
ット変換部７からの出力をデジタルアナログ変換するデ
ジタルアナログ変換部８とからなる。　第７図（ａ）は
、１６ビットデータを１２ビットデータに変換するビッ
ト変換部３を更に詳しく示すもので、１６ビットシフト
レジスタ３ａと、デコーダ３ｂと、変換パターン回路３
ｃとからなる。また、同図（ｂ）は、１２とットデータ
を１６ビットデータに変換するビット変換部７を具体的
に示すもので、１６ビットシフトレジスタ７ａと、デコ
ーダ７ｂと、変換パターン回路７ｃからなる。

デコーダ３ｂは、シフトレジスタ３ａに入力されたデー
タ内容をデコードし、その内容に応じて変換バタ゛−ン
回路３ｃから変換データをシフトレジスタ３ａに格納す
る。１６ビット、１２ビットの変換モードは予め第５図
に示すように近似されているので、デコーダ３ｂに例え
ばＲＯＭを用いて変換データを読み出すようにすればよ
い。１２ビットから１６ビットに変換する場合も同じ原
理である。

（発明が解決しようとする問題点） ゛従来の回路は、１６ビットから１２ビットに変換する
回路と、１２ビットから１６ビットに変換する回路とが
別々に存在する。このために、全体の回路規模が大きく
、価格も高くなる。

そこでこの発明は、回路規模を縮小できるビット変換回
路を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明は、被変換データ（１６とットデータ）をシフ
トレジスタにシフトさせて格納するようにし、被変換デ
ータを小ビットのデータ（１２ビットデータ）に変換す
る場合には、被変換データの上位側から見て最初の“１
”が転送入力された時に、該データの符号ビットの次か
らダウンカウントを開始しているダウンカウンタの内容
をラッチさせて、このラッチデータにより被変換データ
の上位側のビットを置換する。逆に、被変換データ（１
２ビットデータ）をシフトレジスタにパラレル入力して
格納するようにし、被変換データを大ビットのデータ（
１６ビットデータ）に変換する場合には、被変換データ
の符号ビットを除く上位３ビットを抽出し、同時に前記
ダウンカウンタにカウント動作を開始させるとともに、
前記シフトレジスタのクロック入力を禁止し、前記ダウ
ンカウンタのカウント内容と前記パターン抽出手段の内
容とを比較し、一致したときに一致パルスを得、前記一
致パルスが得られたときに、シフトレジスタの内容に対
して、前記ダウンカウンタのカウントクロック数と同じ
ビット数に該当する上位側からの位置を“１”に置換し
てその上位側を“０”に置換し、前記パターン抽出ビッ
ト以降の下位ビットは前記被変換データの内容とし、さ
らにシフトレジスタへのクロック入力を解除してそ（作
用） 上記の手段により、上記シフトレジスタは被変換データ
を大きいビットから小さいビットに変換する場合もその
逆の場合も兼用されることになり、回路規模が低減され
る。

（実施例） 以下、この発明の一実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、デジタルオーディ
オチーブレコーダの折線圧伸回路として構成された例で
ある。入力端子１１にはビットクロックが供給されイン
バータ１２を介してダウンカウンタ１３のクロック入力
端に供給される。

また、ピットクロックは、セレクタ１４を介して１６ビ
ットのシフトレジスタ１８のクロ・ツク入力端に供給さ
れる。セレクタ１４は、端子１５に供給される記録モー
ド信号Ｒと再生モード信号Ｐに応じて、ピットクロック
の導通状態を制御するものである。セレクタ１４は、記
録モード信号Ｒが供給されている時は、ピットクロック
を導通し、記録モード信号が供給されている時は、クロ
ックの導通、非導通を一致検出回路１６からの制御信号
に基づい行なう。つまり再生モード信号が与えられてい
る時は、一致検出回路１６が動作を開始してから一致検
出パルスが得られるまでは、クロックを非導通とする。

一致検出回路１６の動作については後述する。

シフトレジスタ１８に対しては、入力端子１７から１６
ビットのシリアルデータを供給することができる（記録
モード時）。また入力端子１９からは、１２ビットのパ
ラレルデータを供給することができる（再生モード時）
。シフトレジスタ１９の出力データ（シリアルデータ）
は、端子２０から導出される。

さらにシフトレジスタ１８には、ダウンカウンタ１３の
カウント出力をラッチするラッチ回路２１からのラッチ
データを供給し、シフトレジスタ１８の一部のデータを
該ラッチデータに置換することができる。また、シフト
レジスタ１８には、パターン抽出回路２２が接続され、
シフトレジスタ１８内の一部データを格納し、パターン
検出のために、先の一致検出回路１６の一方の入力端に
供給する。一致検出回路１６の他方の入力端には、ダウ
ンカウンタ１３のカウント出力が供給されている。

本実施例は上記のように構成され、以下、第２図、第３
図のタイミングチャートを参照して動作を説明する。

Ａ、記録モードの場合 第２図は、記録モードにおけるデータ変換（１６ビット
から１２ビット）の例を示している。

この例では、１６ビットデータとして（０ＱＯＱＱＬＱ
Ｉ００００００００）　−（０５００Ｈ）　１２ビット
データとして（００１１０１００００００）　−（３４
０Ｈ）を示している。１６ビットと１２ビット相互間の
変換ルールについては、第５図に示すルールが成立する
ように信号処理を行なう。

データチャンネル信号（２ａ）が入力すると、セレクタ
１４は入力端子１１のクロック（同図（２ｂ））をシフ
トレジスタ１８に供給する。さらに、ダウンカウンタ１
３は、１６ビットデータのＭＳＢ（符号ビット）（同図
（２ｃ））を除いた次のビットを転送するクロックから
カウントを開始する。第２図（２ｅ）　、　　（２ｆ）
　、　　（２ｇ）は、ダウンカウンタ１３のカウント出
力を示している。ここで、ラッチ回路２１は、１６ビッ
トデータがシリアルにシフトレジスタ１８に格納される
際、最初に＃１″が入力されたときに、ラッチパルス（
同図（２ｈ））を受けて、ダウンカウンタ１３のカウン
トデータをラッチする。このときは、シフトレジスタ１
８においては、４ビットのシフトが完了して５ビット目
が入力した時点ｔ１である。つぎにラッチデータは、シ
フレジスタ１８に対して、上記最初の“１”の部分に置
換される。この置換を行なうと、シフトレジスタ１８で
シフトされるデータは、第２図（２１）のようになる。

ここで、上位の３ビットは、ラッチデータを採用し、以
降下位の８ビットとして１６ビットデータの内容が採用
される。１６ビットデータの下位２ビットは切捨てられ
る。

第２図（２ｊ）は、１６とットデータとして（００００
００１０１００００００）が入力された場合を示してい
る。この場合は、ＭＳＢを除く最初の“１”がシフトレ
ジスタ１８に入力したときは、ダウンカウンタ１３の内
容は（００１）になっており、これが１２１ツトデータ
の上位３ビットに置換され、以降の下位８ビットは入力
１６ビットデータのものが採用される。

上記の信号処理を行なうことにより、第５図の変換ルー
ルを満足する１６ビットから１２ビットへの変換が行わ
れる。

Ｂ、再生モード時 再生モードにおいては、入力端子１９に１２ビットデー
タがパラレルに供給される。また入力端子１５には、再
生モード信号が供給される。第３図は、再生モード時に
けるデータ変換例を示しており１２ビットデータとして
は（００１１０１００００００）−（３４０Ｈ）を示し
ており、１６とットデータとしては第５図の変換ルール
に従った（　０００００１０１００００００００）　−
（０５００Ｈ）を示している。

第３図（３ａ）に示すチャンネル信号が入力すると、シ
フトレジスタ１８に対して、端子１９からパラレルに１
２ビットデータが供給されクロックにより４ビット転送
される。そして、１２とットデータのＭＳＢを除く次の
ビットを含めた３ビット目で、パターン抽出回路２２は
、ＭＳＢを除く上位３ビットをラッチし、一致検出回路
１６の一方の入力端に供給する。パターン抽出回路２２
に供給される第３図（３ｄ）の検出用パルスや、同図（
３ａ）のチャンネル信号は、図示していないがシステム
制御回路から得られるもので、このシステム制御回路は
、再生信号を復調処理するクロックに同期して各種のタ
イミングパルスを発生している。さらに上記した３ビッ
トのパターン検出のためにダウンカウンタ１３のカウン
ト動作が開始される。

第３図（３ｅ）、　　（３ｆ’）、　　（３ｇ）は、ダ
ウンカウンタ１３のカウント状況を示している。一方、
一致検出回路１６は、パターン検出が開始されたときか
ら、セレクタ１４を制御するためのゲート信号（第３図
（３１））を出力し、シフトレジスタ１８ヘクロツクが
入力するのを阻止する。そして同図（３ｈ）に示すよう
に一致パルスが得られると、シフトレジスタ１８に対し
て、ＭＳＢを除く上位ビットから数えて、ダウンカウン
タ１３のカウント数と同じビット数に対応する位置のビ
ットを“１”に置換して、またそれより上位のビット（
カウント数と同じビット数）を“０″に置換する。これ
により第３図（３ｋ）のデータ置換が行われ、以降の下
位１０ビットは、１２とットデータの内容が採用される
。１２とットデータの採用ビット数が１０に満たない場
合は、下位に“０“が付加される。

上記の動作により１２とットデータが、第５図の変換ル
ールに従って１６ビットデータに変換される。つまり、
１２ビットに変換する場合には、１６とットデータの内
上位から見て最初に“１”が来るまでの期間をダウンカ
ウンタ１３によりカウントさせ、そのカウント内容を上
位３ビットとして置換したのであるから、逆に、１６と
ットデータに戻す場合には、１２ビットデータの上位３
ビットの内容がダウンカウンタ１３でカウントするとど
の位の期間になるかを検出すればよいことになる。そし
て、１２ビットに変換するときは、１６とットデータの
上位側からみて最初の“１′をカウント内容で上位３ビ
ットとして置換えたのであるから、検出した期間の最終
点を“１”にしてそれより上位側のビット（カウント数
−１）を０＃に置換えればよい。なお、上記の処理対象
となるビットよりも下位のビットは、入力した被変換デ
ータの内容を採用している。

第４図はこの発明のビット変換回路をデジタルオーディ
オチーブレコーダに採用して折線圧伸部を構成した例を
示している。記録モードでは、アナログ信号は、アナロ
グデジタル変換器３１で１６ビットデータに変換され、
ビット変換部３２に供給される。ビット変換部３２では
、先の実施例のように１６ビットデータを１２ビットデ
ータに変換し、これを記録信号に変換するために信号処
理部３３に供給する。一方、再生モードにおいては、テ
ープから再生された信号が、信号処理部３３において復
調され、１２ビットデータに復調される。１２ビットデ
ータは、ビット変換部３２において １６とットデータに変換され、デジタルアナログ変換器
３４でアナログ信号に変換される。

［発明の効果］ 以上説明したようにこの発明は、回路規模を縮小できる
ビット変換回路を提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図、第
３図は第１図の回路の動作例を説明するために示したタ
イムチャート、第４図はこの発明のデータ変換回路の使
用例を示す図、第５図は１６ビットと１２ビットの相互
変換ルールの例を示す説明図、第６図は従来の折線圧伸
回路を示す図、第７図は第６図の変換回路を具体的に示
す回路図である。 １３・・・ダウンカウンタ、１４・・・セレクタ、１６
・・・一致検出回路、１８・・・シフトレジスタ、２１
・・・ラッチ回路、２２・・・パターン抽出回路。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 第１のデータをこれよりもビット数が小さい第２のデー
   タに変換し、また、前記第２のデータをこれよりビット
   数が多い前記第１のデータに変換する回路において、 前記第１のデータをシリアルにまた第２のデータをパラ
   レルに供給可能であり、更にラッチ手段のラッチデータ
   と内部のデータとを置換可能なシフトレジスタと、 上記シフトレジスタに第１のデータが供給される場合、
   上記第１のデータの符号ビットの次のビットからダウン
   カウンタにカウントを開始させる手段と、 第１のデータの符号ビットを除き上位側の最初の“１”
   が上記シフトレジスタに入力したときに、前記ダウンカ
   ウンタの内容を前記ラッチ手段にラッチさせる手段と、 前記シフトレジスタの内容に対して、前記ラッチ手段に
   ラッチされたラッチデータを、前記第１のデータの前記
   最初の“１”のビットを含む上位側に置換し、その下位
   は前記第１のデータの内容に置換え、前記シフトレジス
   タの内容を第２のデータとして導出せしめる手段と、 前記シフトレジスタに対して前記第２のデータが供給さ
   れた場合に、第２のデータの符号ビットを除く上位３ビ
   ットのパターンを抽出するパターン抽出手段と、 このパターン抽出手段に前記上位３ビットが抽出されて
   から前記ダウンカウンタにカウント動作を行なわせると
   ともに、前記シフトレジスタのクロック入力を禁止する
   手段と、 前記ダウンカウンタのカウント内容と前記パターン抽出
   手段の抽出内容とを比較し、一致したときに一致パルス
   を得る比較手段と、 前記シフトレジスタの内容に対して、前記一致パルスが
   得られたときに前記ダウンカウンタのカウントクロック
   数と同じビット数に該当する上位側からの位置を“１”
   に置換してその上位側を全て“０”に置換し、前記パタ
   ーン抽出ビット以降の下位ビットは前記第２のデータの
   内容とし、かつ上記シフトレジスタへのクロック入力を
   解除してその内容を第１のデータとして導出する手段と
   を具備することを特徴とするビット変換回路。