JP2000022555A - ビットインタリーブ及びビットデインタリーブ回路 - Google Patents

Abstract

(57)【要約】 【課題】インタリーブ処理前後に送受信間の伝送速度の
インタリーブの深さ倍の伝送速度に変換し、且つインタ
リーブ処理前では連続データを間欠的なデータ列に変換
処理し、デインタリーブ処理後には逆の変換処理をしな
ければならないので回路が複雑で大規模になる。また、
データのブロックの最初と最後のビットの位置は連続し
た順番となり均一なビットインターリーブが行えない。 【解決手段】ビットインタリーブ及びビットデインタリ
ーブ回路を、それぞれＮ×(Ｎ−１)＋１ビットの段数の
シフトレジスタ１と、入力側から｛Ｎ−(Ｎ−ｎ)｝×
(Ｎ−１)＋１（ただしｎ＝０、１、・・Ｎ）段目のシフ
トレジスタの出力をそれぞれ入力とする(Ｎ＋１)入力・
１出力のマルチプレクサ２で構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信におけ
るインタリーブ動作において、インタリーブあるいはデ
インタリーブ前後のビット転送速度が変化せず、かつ均
一なビット転送速度になる連続送受信でのインターリー
ブまたはデインタリーブ回路に関する。

【０００２】

【従来の技術】従来より、移動通信における基地局と移
動局との間は、特に都市内においては、多くの建造物で
反射、回折、散乱を受けた電波の多重波伝播路が構成さ
れている。この多重波による定在波のために、移動局が
市街地等で移動しながら受信するときには瞬時的に受信
電界が変動するレイリーフェージングが発生し、伝送す
るデータに集中的な誤り、即ちバースト誤りが発生す
る。該バースト誤りへの効果的な対処方法として、例え
ば、デジタル方式自動車電話システム（ＲＣＲ ＳＴＤ
−２７Ｂ）等に示されるビットインタリーブ方式があ
る。前記ビットインタリーブ方式は、送信側のインタリ
ーブ動作によって、送受信間で発生するフェージングの
周期に比べて十分長い周期のビット間で伝送するデータ
のビットの入れ替えを行い、その並べ替えられたビット
列を送信し、これに対応して受信側では、デインタリー
ブ動作によって送信側で並べ替えられたビット列を元の
データに復元する技術である。この操作により、送受信
間のフェージングによってビット列に発生した集中的な
誤り（バースト誤り）を、ランダム誤りに変換すること
ができ、誤り訂正符号を適用してデータを伝送する場
合、誤り訂正能力の高いランダム訂正符号の適用が可能
になる。

【０００３】前記インタリーブ動作においては、フェー
ジングによって発生するバースト誤りの長さに対応して
インタリーブの大きさ（深さ）Ｎが決められ、また、伝
送するデータはインターリーブの深さの整数（Ｍ）倍の
大きさのブロックに分割されて伝送される。図３は、ビ
ットインタリーブ及びデインタリーブ動作の概念図を示
し、同図（ａ）は送信側におけるビットインタリーブ、
同図（ｂ）は受信側におけるビットデインタリーブ動作
を示すものである。また、図３においては、動作の説明
を容易にするためインターリーブの深さＮは３、データ
のブロックの大きさはＭ＝５の１５ビットとする。図３
（ａ）に示すように、前記の１ブロック１５ビットの入
力データ（０、１、２、・・、１３、１４）は、送信側
において、５列３段のデータを書き込み・読み出しでき
るバッファ３１に、同図の書き込み順序のように、前記
入力データを１段１列目から２列目、３列目に順次書込
み、２段目以降同一処理を繰り返して、１ブロック分の
データを書き込む。次に、前記バッファ３１に書き込ま
れたデータは、同図の読み出し順序のように、１段１列
目から縦方向に読み出す。この結果、入力データ列は、
同図に示す出力データ（０、５、１０、・・・、９、１
４）のビット列に変更される。このようにインタリーブ
されたビット列が受信側に送信される。

【０００４】また、図３（ｂ）に示すように、受信側で
は、送信側と同じ５列３段のバッファ３２を用意し、同
図の書き込み順序のように、送信されてきた１５個のビ
ット列を縦方向に書き込む。次に、書き込まれたデータ
を、同図の読み出し順序のように、横方向に読み出す。
このデインタリーブ動作の結果、同図の入力データに示
す（０、５、１０、・・・、９、１４）のビット列は、
同図の出力データに示す（０、１、２、・・・、２２、
２３）のインタリーブ前のビット列に復元される。上記
の動作によって、もし、送受信間のフェージングによっ
てビット列に集中的な誤り（バースト誤り）が発生した
としても、受信側のデインタリーブによって分散され、
ランダム誤りに変換される。

【０００５】図４は、従来のビットインタリーブ回路の
一例を示す構成概要図で、説明を容易にするためにＮ＝
３、Ｍ＝５として構成されたものであり、同図（ａ）は
送信側のビットインタリーブ回路、同図（ｂ）は受信側
のビットデインタリーブ回路である。 同図（ａ）に示す
ように、前記ビットインタリーブ回路は、１本の入力デ
ータを５本に出力する１入力・５出力のデマルチプレク
サ４１、該デマルチプレクサ４１の出力にそれぞれ接続
されたシフト段数１のシフトレジスタ４２、シフト段数
３のシフトレジスタ４３、４４、４５、４６及び前記シ
フトレジスタ４２〜４６にそれぞれ接続された５入力・
１出力のマルチプレクサ４７で構成される。入力データ
は、１ブロック分のデータの後に、その入力時間の４倍
の時間の空白の後に次のブロックが入力するというバー
スト状の入力になっている。

【０００６】上記構成において、１５ビットのデータ列
（０、１、２、・・・、１２、１３、１４）がデマルチ
プレクサ４１に入力すると、該デマルチプレクサ４１か
ら制御信号に基づいて前記入力を１ビットずつシフトレ
ジスタ４２、シフトレジスタ４３、シフトレジスタ４
４、シフトレジスタ４５、シフトレジスタ４６、シフト
レジスタ４２・・の順に繰り返し出力する。その結果、
シフトレジスタ４２には（０、５、１０、・・）のビッ
トデータ列が、シフトレジスタ４３には（１、６、１
１、・・）のビットデータ列が、以下同様にしてシフト
レジスタ４６には（４、９、１４、・・）のビットデー
タ列が入力されることになる。前記のシフトレジスタ４
２〜４６の出力は、それぞれマルチプレクサ４５に入力
され、制御信号に基づいて、次に説明するタイミングで
マルチプレクサ４７からインタリーブされたデータとし
て出力される。

【０００７】前記マルチプレクサ４５からの出力のタイ
ミングは、最初、デマルチプレクサ４７はシフトレジス
タ４２に接続しておき、１５ビットの入力データがシフ
トレジスタ４２〜４６に入力されている間に、シフトレ
ジスタ４２からの０、５、１０の３ビットのデータを読
み出し出力する。次にマルチプレクサ４７の接続をシフ
トレジスタ４３に切り替え、該シフトレジスタ４３のラ
ッチイネーブル信号を制御して１、６、１１の３ビット
のデータを順次読み出して出力する。以下同様にして、
最後にマルチプレクサ４７の接続をシフトレジスタ４６
に切り替え、該シフトレジスタ４６のラッチイネーブル
信号を制御して４、９、１４の３ビットのデータを順次
読み出して出力する。上記動作の結果、入力のデータ列
は、（０、５、１０、・・、１、６、・・、２、７、・
・、４、９、１４）のビット列に変換される。前記の動
作を、１ブロックのデータ入力の４倍の時間の空白後に
入力する次のデータのブロックごとに行うことによっ
て、全伝送データのインタリーブ処理が行われる。

【０００８】インタリーブ処理されたデータは、受信側
の図４（ｂ）のデインタリーブ回路に入力される。同図
に示すように、該デインタリーブ回路は１３段のシフト
レジスタ４８と、該シフトレジスタ４８の１、４、７、
１０、１３段目の出力をそれぞれ入力とし、該入力を１
本のデータ列として出力する５入力・１出力のマルチプ
レクサ４９で構成される。上記構成において、インタリ
ーブ処理されたビット列（０、５、１０、・・、１、
６、・・、２、７、・・、４、９、１４）がシフトレジ
スタ４８に入力すると、最初のビットデータ“０”がシ
フトレジスタ４８の最終段の１３段目までシフトされて
きたとき前記マルチプレクサ４９は、制御信号に基づい
て前記シフトレジスタ４８の１３段目、１０段目、７段
目、４段目、１段目の出力を、この順序で読み出し出力
する。この動作を、１５ビットのデータが全て入力され
るまで繰り返す。上記動作の結果、マルチプレクサ４９
の出力データは、（０、１、２・・２２、２３）のイン
タリーブ処理前の伝送データに復元される。

【０００９】なお、一般的な深さＮ、データのブロック
の大きさＮ×Ｍの場合のインタリーブ回路は、１入力・
Ｍ出力のデマルチプレクサと、該デマルチプレクサの出
力をそれぞれの入力とする１段のシフトレジスタ１個及
びＮ段のシフトレジスタ（Ｍ−１）個と、該Ｍ個のシフ
トレジスタの出力信号を入力して１本のデータとして出
力するＭ入力・１出力のマルチプレクサで構成される。
また、前記インタリーブ回路に対応するデインタリーブ
回路は、｛ (Ｍ−１)Ｎ＋１｝段のシフトレジスタと、
該シフトレジスタの｛ (Ｍ−ｍ)×Ｎ＋１｝（ただし、
ｍ＝１、２、・・Ｍ）段の出力信号をそれぞれ入力して
１本のデータとして出力するＭ入力・１出力のマルチプ
レクサで構成される。

【００１０】

【発明が解決しようとする課題】しかしながら、図４
（ａ）のインターリーブ回路においては、例えば、シフ
トレジスタ４２の出力は、最初のビットの後、５ビット
目のタイミングで次のビットがマルチプレクサ４７に読
み出されて出力される。その結果、インターリーブ後の
出力データのビット伝送速度は、インターリーブ前の入
力データの速度の１／５、即ち１／Ｍの速度になる。ま
た、図４（ｂ）のデインターリーブ回路においては、シ
フトレジスタ４８にデータが入力されてから次のデータ
が入力される間に、１段目と４段目と７段目１０段目と
１３段目の５段のシフトレジスタの出力を読み出して、
デインターリーブ後のデータとして出力する。その結
果、デインターリーブ後のビット伝送速度は、デインタ
ーリーブ前伝送速度の５倍、即ちＭ倍の速度になる。ま
た、デインタリーブ動作の出力データは、インタリーブ
動作の場合の入力データと同様に１ブロック分のデータ
の後に４ブロック分の空白の時間を有する間欠的なデー
タとなる。従って、伝送するデータは、インタリーブ処
理前とデインタリーブ処理後に、それぞれ送受信間のデ
ータ伝送速度のインタリーブの深さ倍の速度に変換し、
且つインタリーブ処理前では連続データを間欠的なデー
タ列に、デインタリーブ処理後には間欠的なデータ列を
連続データに変更処理しなければならない。このため、
より高速のクロック信号で、複雑な制御を行う必要があ
り、大規模で複雑な回路構成となり、装置が大型で消費
電力が増大するという問題があった。また、伝送する連
続データをブロックに分割してインタリーブ及びデイン
タリーブ処理しているので、ブロックの最初と最後のビ
ットの位置は入れ替わらず連続した順番になってしま
い、均一なビットインターリーブが行えないという問題
もある。本発明は、上記課題を解決するためになされた
ものであって、インタリーブ処理前後のデータの伝送速
度が同一で、均一なビットインタリーブ動作が行えるイ
ンターリーブおよびデインターリーブ回路を提供するこ
とを目的とする。

【００１１】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係わるビットインタリーブ及びビットデイ
ンタリーブ回路は、ディジタルデータ伝送の深さＮにて
ビットインタリーブ及びビットデインタリーブする回路
において、Ｎ×(Ｎ−１)＋１ビットの段数のシフトレジ
スタと、前記シフトレジスタの入力側から｛Ｎ−(Ｎ−
ｎ)｝×(Ｎ−１)＋１（ただしｎ＝０、１、・・Ｎ）段
目のシフトレジスタの出力をそれぞれ入力とする(Ｎ＋
１)入力・１出力のマルチプレクサで構成されることを
特徴とする。

【００１２】

【発明の実施の形態】以下、本発明を図面に示した実施
の形態に基づいて詳細に説明する。図１は、本発明に係
わるインタリーブ回路の実施の一形態例を示す構成概要
図である。同図に示すように、上記インタリーブ回路
は、深さＮのインタリーブ動作を行い、シフト段数がＮ
×(Ｎ−１)＋１のシフトレジスタ１と、(Ｎ＋１)入力・
１出力のマルチプレクサ２とで構成される。前記シフト
レジスタ１は入力端から｛Ｎ−(Ｎ−ｎ)｝×(Ｎ−１)＋
１（ただしｎ＝０、１、・・Ｎ）段目のシフトレジスタ
にそれぞれ出力端を有し、これらの出力は、前記マルチ
プレクサ２の(Ｎ＋１)個の入力にそれぞれ接続されてい
る。

【００１３】上記構成のインタリーブ回路において、デ
ータがシフトレジスタ１に入力するごとに、マルチプレ
クサ２は、前記シフトレジスタ１の出力端との接続を、
１段目から順に最終段のＮ×(Ｎ−１)＋１段目、更に元
の１段目・・、の順に切り替えて接続し、その出力を読
み出して出力する。

【００１４】また、図１に示される回路は、上記インタ
リーブ動作に対応するデインタリーブ動作をも行うこと
ができるものであり、同図をデインタリーブ回路とする
場合においても、インタリーブ回路の場合と同様に、深
さＮでインタリーブされたデータがシフトレジスタ１に
入力するごとに、マルチプレクサ２は、前記シフトレジ
スタ１の出力端との接続を、１段目から順に最終段のＮ
×(Ｎ−１)＋１段目、更に元の１段目、・・、の順に切
り替えて接続し、その出力を読み出して出力する。

【００１５】上記構成のインタリーブ及びデインタリー
ブ回路の動作を、従来技術と対比させるために、図２
（ａ）に示す図１におけるＮ＝３、即ち、深さ３のイン
タリーブ回路の構成概要図と図２（ｂ）に示す図１にお
けるＮ＝３、即ち、深さ３のデインタリーブ回路の構成
概要図とで説明する。図２（ａ）のインタリーブ回路
は、７段のシフトレジスタ１１と、該シフトレジスタ１
１の１段目と３段目と５段目と７段目のシフトレジスタ
の出力をそれぞれの入力とし、前記各段の入力を制御信
号に従って１本の伝送路に出力する４入力・１出力のマ
ルチプレクサ１２とで構成される。上記構成において、
入力データ（−６、−５、−４、−３、−２、−１、
０、１、２、３、・・）がシフトレジスタ１に入力し、
ビットデータ“０”が１段目のシフトレジスタに入力す
ると、この“０”が入力する前に１段目から６段目のシ
フトレジスタにシフトされていたデータは２段目から７
段目にシフトされる。それと同時に、マルチプレクサ１
２は、制御信号に従って前記シフトレジスタ１１の１段
目と接続し、その出力“０”を読み出して出力する。次
のビットデータ“１”が１段目のシフトレジスタに入力
すると、シフトレジスタ１１が内部データをシフトし、
この時マルチプレクサ１２は、制御信号に従ってシフト
レジスタ１の７段目と接続し、その出力“−５”を読み
出して出力する。

【００１６】以下同様にして、次のビットデータ“２”
が入力すると、シフトレジスタ１１が動作しマルチプレ
クサ１２は５段目の“−２”を、更に次のビットデータ
“３”が入力すると、マルチプレクサ１２は３段目のデ
ータ“１”を、それぞれ読み出して出力する。この後、
データが入力するごとに、シフトレジスタ１１が動作す
ると同時に、マルチプレクサ１２は、１段目、７段目、
５段目、３段目、１段目・・のシフトレジスタの出力を
読み出して出力する。この結果、入力データは、インタ
リーブ処理されたビット列（０、−５、−２、１、４、
−１、２、・・）に変換される。

【００１７】図２（ｂ）に示すデインタリーブ回路は、
図２（ａ）のインタリーブ回路と同一の回路構成であ
り、７段のシフトレジスタ２１と、該シフトレジスタ２
１の１段目と３段目と５段目と７段目のシフトレジスタ
の出力をそれぞれの入力とし、前記各段の入力を制御信
号に従って１本の伝送路に出力する４入力・１出力のマ
ルチプレクサ２２とで構成される。上記構成のデインタ
リーブ回路にインタリーブされたビット列（０、−５、
−２、１、４、−１、２、５、８、３、・・）が順次シ
フトレジスタ２１に入力され、該ビット列の７番目のデ
ータ“２”が入力された時、マルチプレクサ２２は、シ
フトレジスタ２１の７段目と接続し、その出力“０”を
読み出して出力する。次に、ビット列の８番目のデータ
“５”が入力された時、マルチプレクサ２２は、５段目
と接続し、その出力“１”を読み出して出力する。同様
にして、次のビットデータが入力された時、マルチプレ
クサ２２は３段目の“２”を、更に次のビットデータが
入力された時、マルチプレクサ２２は１段目のデータ
“３”を読み出して出力する。この後、ビットデータが
入力されるごとにシフトレジスタ２１が動作するととも
に、マルチプレクサ２２は、７段目、５段目、３段目、
１段目・・の出力を読み出してデータとして出力する。
この結果、入力データはデインタリーブ処理されたビッ
ト列（０、１、２、３、・・）の、インタリーブ前のデ
ータに復元される。

【００１８】

【発明の効果】以上説明したように、本発明に係わるイ
ンタリーブ回路及びデインタリーブ回路は、連続した入
力データをインタリーブ処理することが可能であり、ま
た両回路におけるそれぞれの処理の前後のビット伝送速
度は同一の速度である。このため、従来のようにブロッ
クの最初と最後のビットの位置が入れ替わらず連続した
順番になってしまうという問題も解決して、均一な効果
の高いインタリーブ処理を行うことができ、更に、大規
模な回路で複雑な制御を行う必要がなく、装置の小型・
低消費電力化が可能になるという著しい効果がある。ま
た、インタリーブ回路とデインタリーブ回路を同一の回
路で構成することができるので、汎用性が高く製造コス
トの低減に大いに貢献できる。

【図面の簡単な説明】

【図１】本発明に係わる、深さＮの連続受信用ビットイ
ンタリーブ及びビットデインタリーブ回路の実施の一形
態例を示す構成概要図

【図２】（ａ）は、図１におけるＮ＝３の連続受信用ビ
ットインタリーブ回路の構成概要図、（ｂ）は、図１に
おけるＮ＝３の連続受信用ビットデインタリーブ回路の
構成概要図

【図３】（ａ）は、深さ３のビットインタリーブの概念
図、（ｂ）は、深さ３のビットデインタリーブの概念図

【図４】（ａ）は、従来の、深さ３のビットインタリー
ブ回路の構成概要図、（ｂ）は、従来の、深さ３のビッ
トデインタリーブ回路の構成概要図

【符号の説明】

１・・Ｎ（Ｎ−１）＋１段のシフトレジスタ、 ２・・ Ｎ＋１入力１出力のマルチプレクサ、 １１・・７段のシフトレジスタ、 １２・・４入力１出力のマルチプレクサ、 ２１・・７段のシフトレジスタ、 ２２・・４入力１出力のマルチプレクサ、 ３２・・バッファ、 ４１・・１入力５出力のデマルチプレクサ、 ４２・・１段のシフトレジスタ、 ４３、４４、４５、４６・・５段のシフトレジスタ、 ４７・・５入力１出力のマルチプレクサ、 ４８・・１３段のシフトレジスタ、 ４９・・５入力１出力のマルチプレクサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディジタルデータ伝送の深さＮにてビット
   インタリーブ及びビットデインタリーブする回路におい
   て、Ｎ×(Ｎ−１)＋１ビットの段数のシフトレジスタ
   と、前記シフトレジスタの入力側から｛Ｎ−(Ｎ−ｎ)｝
   ×(Ｎ−１)＋１（ただしｎ＝０、１、・・Ｎ）段目のシ
   フトレジスタの出力をそれぞれ入力とする(Ｎ＋１)入力
   ・１出力のマルチプレクサとから構成されることを特徴
   とするビットインタリーブ及びビットデインタリーブ回
   路。