JP5235204B2 - ビット並べ替え回路およびそれを用いた試験装置 - Google Patents

Description

本発明は、シリアル形式のデータ信号の各ビットを、任意の順番で並べ替え可能な回路の提供にある。

ＣＭＯＳイメージセンサなどのデバイスは、撮像した各画素の輝度を示すデータ（画素データと称する）を、シリアルデータとして出力する。ここで各画素データは、８、１０、１２、１４、１６ビットとさまざまである。

ここでＣＭＯＳイメージセンサからの画素データは、必ずしも連続的に配置されるとは限らない。図１は、画素データが１２ビットの場合のビット配列の一例を示す図である。この例では、ＣＭＯＳイメージセンサの出力データは３バイト（２４ビット）を１グループとして構成される。

ＣＭＯＳイメージセンサの出力データを受けるインタフェース回路は、連続する複数の画素データを含むシリアルデータを並べ替え、画素ごとに切り分ける必要がある。図１の例では、３バイトが１つの繰り返しの単位となっているが、繰り返しバイト数が８バイト、あるいは１６バイトのデバイスも存在する。

特開平１０−１６４５９６号公報 特開２０１０−２８２４１号公報

たとえば繰り返しビット数が１６バイト（１２８ビット）のシリアルデータを、任意に並べ替えるには、１２８入力１出力（１２８ｔｏ１）のマルチプレクサ（セレクタ）を１２８個設ければよい。あるいは、１入力１２８出力（１ｔｏ１２８）のデマルチプレクサを１２８個設ければよい。

ところが、１２８個ものマルチプレクサを配置すると、回路面積が膨大となり、回路の消費電力も大きくなる。特にＦＰＧＡ（Field Programmable Gate Array）を用いてインタフェース回路を構成する場合、その問題は顕著となる。

本発明のある態様は係る課題に鑑みてなされたものであり、その例示的な目的のひとつは、データビットの並べ替え回路の小型化および／または低消費電力化にある。

本発明のある態様は、（ｍ×ｎ）ビット（ｍ、ｎは自然数）を単位とする入力データを任意の順番に並べ替えるビット並べ替え回路に関する。ビット並べ替え回路は、入力データのうち、連続するｍビットを含むワードデータを順次保持する入力フリップフロップと、入力データに含まれる（ｍ×ｎ）ビットそれぞれの、並べ替え後の位置を示す格納先データを保持する格納先データメモリと、ｍ個のデコーダ回路と、メモリ回路を備える。
ｍ個のデコーダ回路は、ワードデータの各ビットごとに設けられ、ワードデータの対応するビットおよびその並べ替え後の位置を示す格納先データを受ける。各デコーダ回路は、（ｍ×ｎ）ビットを有するデコードデータを生成する。あるデコーダ回路に入力される、対応するビットが０のとき、デコードデータは全ビットが０である。入力される対応するビットが１のとき、デコードデータは、その並べ替え後の位置に対応するビットが１、残りのビットが０である。
メモリ回路は、（ｍ×ｎ）ビットの記憶領域を含み、ｍ個のデコーダ回路それぞれからのデコードデータを受け、各デコードデータの１が格納されているビットに対応する記憶領域のビットに１を書き込む。

この態様によると、入力データの各ビットを任意の順番に並べ替えることができる。入力データのビット数が大きくても、膨大なマルチプレクサやデマルチプレクサを用いる必要がないため、回路面積を小さくでき、および／または消費電力を低減できる。

メモリ回路は、記憶領域である（ｍ×ｎ）ビットのフリップフロップと、ｍ個のデコーダ回路からの（ｍ×ｎ）ビットのデコードデータの論理和を生成する第１論理ゲートと、フリップフロップの出力データと論理ゲートの出力データとの論理和を生成する第２論理ゲートと、を含んでもよい。第２論理ゲートの出力データがフリップフロップに書き込まれてもよい。
デコードデータは、新たなワードデータが入力されるごとに更新される。この構成によれば、フリップフロップのデータは、一旦アサートされたビットについてはその状態を保持しつつ、新たなデコードデータの値を上書きすることができる。

入力データは、複数の画素を含む画像データであってもよい。ビット並べ替え回路は、入力データの周期ごとに、フリップフロップに格納されるデータを、１画素のビット数で切り分けて出力する画素切り出し回路をさらに備えてもよい。

本発明の別の態様は、試験装置である。この装置は、上述のビット並べ替え回路を備える。
この態様によれば、さまざまな出力形式の被試験デバイスを試験することができる。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、小型の、および／または低消費電力のビットの並べ替え回路を提供できる。

画素データが１２ビットの場合のビット配列の一例を示す図である。 実施の形態に係るビット並べ替え回路の構成を示す回路図である。 図２のビット並べ替え回路を用いた試験装置の構成を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係るビット並べ替え回路１００の構成を示す回路図である。
ビット並べ替え回路１００は、（ｍ×ｎ）ビット（ｍ、ｎは自然数）を単位とする入力データＤ_ＩＮ［１：ｍ×ｎ］を受け、それを指定された任意の順番に並べ替えて出力する。本実施の形態では、ｍ＝８ビットとする。ｎは可変であり、たとえば１〜１６の任意の値を取り得る。

入力データＤ_ＩＮは、ｎ個のワードデータＤ_ＷＤ１〜Ｄ_ＷＤｎに分割される。ワードデータＤ_ＷＤは、入力データＤ_ＩＮの連続するｍビットを含む。ワードデータＤ_ＷＤ１、Ｄ_ＷＤ２、…Ｄ_ＷＤｎは、ビット並べ替え回路１００の入力端子Ｐ_ＩＮにパラレル形式で順次入力される。ビット並べ替え回路１００のデータ有効端子には、新たなワードデータＤ_ＷＤが入力されるたびにアサートされるデータ有効信号Ｄａｔａ＿ｖａｌｉｄが入力される。

ビット並べ替え回路１００は、ひとつの入力データＤ_ＩＮを並べ替えるために、ｎ個のワードデータＤ_ＷＤについて同様の信号処理を繰り返し行う。ここで理解の容易のために、ビット並べ替え回路１００が現在、何番目のワードデータＤ_ＷＤを処理しているかを示す値ｊ（１≦ｊ≦ｎ）を導入する。

ビット並べ替え回路１００は、入力フリップフロップ１０、フリップフロップ１１ａ〜１１ｃ、格納先データメモリ（Destination Memory）１２、メモリアドレスカウンタ１４、デコーダ回路ＤＥＣ_１〜ＤＥＣ_ｍ、メモリ回路２０、フリップフロップ２３、画素切り出し回路３０を備える。

ビット並べ替え回路１００の各論理ゲートや回路ブロックには、同期すべきクロック信号ＣＬＫが供給されている。フリップフロップ１１ａ〜１１ｃ、フリップフロップ２３は、各信号のタイミングを合わせるために設けられている。

入力フリップフロップ１０は、各サイクルｊごとに順次入力されるｍビットのワードデータＤ_ＷＤｊ［１：ｍ］を保持する。ワードデータＤ_ＷＤｊのｉ番目のビットＤ_ＷＤｊ［ｉ］は、入力データＤ_ＩＮの（ｊ−１）×ｍ＋ｉ番目のビットに対応する。
Ｄ_ＷＤｊ［ｉ］＝Ｄ_ＩＮ［（ｊ−１）×ｍ＋ｉ］

格納先データメモリ１２は、入力データＤ_ＩＮの（ｍ×ｎ）ビットそれぞれの、並べ替え後の位置を示す格納先データＤＥＳＴを保持する。格納先データＤＥＳＴはそれぞれがＬビット（Ｌ＝ｌｏｇ_２（ｍ×ｎ））である。本実施の形態では、格納先データＤＥＳＴが７ビット（＝ｌｏｇ_２（１２８））の場合を示している。ｍ×ｎビットの入力データＤ_ＩＮのｋ番目のビットＤ_ＩＮ［ｋ］に対応する格納先データを、ＤＥＳＴ_ｋと表記する。

格納先データメモリ１２は、並べ替え規則に応じて、ビット並べ替え回路１００のユーザが自由に書き換え可能である。複数の並べ替え規則を切かえ可能とする場合には、規則ごとに格納先データを用意し、その中から使用する格納先データを選択可能としてもよい。

格納先データメモリ１２は、一度の読み出しで、現在、ビット並べ替え回路１００に入力されているワードデータＤ_ＷＤを構成するｍビットそれぞれに対応するｍ個の格納先データＤＥＳＴを同時に出力する。つまり格納先データメモリ１２の出力バス幅は、ｍ×Ｌビットである。

格納先データメモリ１２は、出力すべき格納先データＤＥＳＴを制御するための端子Ａを備える。メモリアドレスカウンタ１４は、現在ビット並べ替え回路１００に入力されているワードデータＤ_ＷＤに応じた制御信号（アドレスカウント）Ｓ１を、格納先データメモリ１２の端子Ａに与える。アドレスカウントＳ１は、上述したサイクル数ｊより１小さい数（ｊ−１）を示す。メモリアドレスカウンタ１４には、データ有効信号Ｄａｔａ＿ｖａｌｉｄと、アドレスリセット信号ＡＤＤ＿ＲＳＴと、ワード数信号ＮＵＭ＿ＷＯＲＤが入力される。ワード数信号ＮＵＭ＿ＷＯＲＤは、入力データＤ_ＩＮに含まれるワードデータＤ_ＷＤの個数ｎにより１小さい値（ｎ−１）を示すデータであり、ｎの最大値が１６のとき、４ビットで表される。ＮＵＭ＿ＷＯＲＤ＝［１１１１］はｎ＝１６を、ＮＵＭ＿ＷＯＲＤ＝［００００］はｎ＝１を示す。

メモリアドレスカウンタ１４は、アドレスカウントＳ１を０〜（ｎ−１）の範囲で繰り返しカウントアップする。つまり、メモリアドレスカウンタ１４は、サイクル数ｊ（＝１〜ｎ）をカウントする。

アドレスリセット信号ＡＤＤ＿ＲＳＴは、入力データＤ_ＩＮとメモリアドレスカウンタ１４のカウント値との同期をとるための信号であり、最初に１回、アサートされる。メモリアドレスカウンタ１４は、アドレスリセット信号ＡＤＤ＿ＲＳＴがアサートされると、アドレスカウントＳ１をその最大値（ｎ−１）に初期化する。続いて最初のデータ有効信号Ｄａｔａ＿ｖａｌｉｄがアサートされと、アドレスカウントＳ１がゼロに戻り、その後データ有効信号Ｄａｔａ＿ｖａｌｉｄがアサートされるたびに、アドレスカウントＳ１を１インクリメントする。アドレスカウントＳ１が、値（ｎ−１）に達すると、再びゼロに戻る。

格納先データメモリ１２は、アドレスカウントＳ１を先頭とするｍ個の格納先データＤＥＳＴ_{（ｊ−１）×ｍ＋１}〜ＤＥＳＴ_{（ｊ−１）×ｍ＋ｍ}を出力する。

デコーダ回路ＤＥＣ_１〜ＤＥＣ_ｍは、ワードデータＤ_ＷＤｊの各ビットごとに設けられる。ｉ番目のデコーダ回路ＤＥＣ_ｉは、ワードデータＤ_ＷＤｊの対応するビットＤ_ＷＤｊ［ｉ］と、その並べ替え後の位置を示す格納先データＤＥＳＴ_{（ｊ−１）×ｍ＋ｉ}を受ける。ｉ番目のデコーダ回路ＤＥＣ_ｉは、（ｍ×ｎ）ビットのデコードデータＤ_ＤＥＣｉを生成する。入力されるビットＤ_ＷＤｊ［ｉ］が０（偽を示す値）のとき、デコーダ回路ＤＥＣ_ｉは、デコードデータＤ_ＤＥＣｉの全ビットを０とする。入力されるビットＤ_ＷＤｊ［ｉ］が１（真を示す値）のとき、デコーダ回路ＤＥＣ_ｉは、デコードデータＤ_ＤＥＣｉのうち、その並べ替え後の位置に対応するビットを１、残りのビットを０とする。

たとえば、ワードデータＤ_ＷＤｊの３番目のビットの並べ替え後の位置が、先頭から６４番目であるとする。この場合、格納先データＤＥＳＴ_{（ｊ−１）×ｍ＋３}の値は６４である。ワードデータＤ_ＷＤｊの３番目のビットの値が１のとき、デコーダ回路ＤＥＣ_３は、１２８ビットのうち、６４番目のビットに１を、残りに０を格納したデコードデータＤ_ＤＥＣ３を出力する。

メモリ回路２０は、（ｍ×ｎ）ビットの記憶領域を含む。図２ではこの記憶領域はフリップフロップ２２である。メモリ回路２０は、ｍ個のデコーダ回路ＤＥＣ_１〜ＤＥＣ_ｍそれぞれからのデコードデータＤ_ＤＥＣ１〜Ｄ_ＤＥＣｍを受ける。メモリ回路２０は、デコードデータＤ_ＤＥＣ１〜Ｄ_ＤＥＣｍそれぞれの１が格納されているビットに対応する記憶領域のビットに１を書き込む。

たとえば、Ｄ_ＤＥＣ１の３番目のビットに１が格納されており、Ｄ_ＤＥＣ２の６２番目のビットに１が格納されており、Ｄ_ＤＥＣ３〜Ｄ_ＤＥＣｍは全ビットが０であるとする。このときフリップフロップ２２の３番目および６２番目のビットに１が書き込まれる。

具体的には、メモリ回路２０は、フリップフロップ２２に加えて、第１ＯＲゲート２４、第２ＯＲゲート２６、ＡＮＤゲート２８を備える。
第１ＯＲゲート２４は、ｍ個のデコーダ回路ＤＥＣ_１〜ＤＥＣ_ｍからの（ｍ×ｎ）ビットのデコードデータＤ_ＤＥＣ１〜Ｄ_ＤＥＣｍの論理和を生成する。
第２ＯＲゲート２６は、フリップフロップ２２の出力データと、第１ＯＲゲート２４の出力データとの論理和を生成する。フリップフロップ２２には、第２ＯＲゲート２６の出力データが書き込まれる。
この構成により、フリップフロップ２２には、一度、値１が格納されたビットはそれ以降保持され、新たに別のビットに１が発生すると、そのビットに１が追記される。

フリップフロップ２２は、入力データＤ_ＩＮの周期の先頭ごとにクリアされる。このためにメモリ回路２０はＡＮＤゲート２８を備える。
メモリアドレスカウンタ１４は、フリップフロップ２２のクリアを指示する制御信号Ｓ２を生成する。メモリアドレスカウンタ１４は、アドレスカウントＳ１＝０となるたびに制御信号Ｓ２をアサート（＝０）する。制御信号Ｓ２＝０が入力されると、フリップフロップ２２に蓄積されたデータがＡＮＤゲート２８によってマスクされ、フリップフロップ２２には、新たに入力されたデコードデータＤ_ＤＥＣ１〜Ｄ_ＤＥＣｍが書き込まれる。このようにして、フリップフロップ２２はサイクルごとにリセットされる。

入力データＤ_ＩＮが複数の画素を含む画像データである場合、画素切り出し回路３０が設けられる。画素切り出し回路３０は、入力データＤ_ＩＮの周期ごとに、フリップフロップ２２に格納されるデータを、１画素のビット数で切り分けて出力する。切り分けのタイミングを示す制御信号Ｓ３は、メモリアドレスカウンタ１４によって生成される。具体的には、制御信号Ｓ３は、アドレスカウントＳ１が（ｎ−１）に達するたびにアサートされる。

また画素切り出し回路３０には、１画素の長さ（ビット数）ｐを示すデータＰＩＸ＿ＬＥＮと、ひとつの入力データＤ_ＩＮに含まれる画素の数ｑを示すデータＰＩＸ＿ＮＵＭが入力される。たとえば１画素のビット数ｐが８、１０、１２、・・・２４ビットで可変の場合、データＰＩＸ＿ＬＥＮは５ビットである。１画素のビット数が１バイト単位で可変の場合、たとえば８、１６、２４ビットで可変する場合、データＰＩＸ＿ＬＥＮは、１画素の長さ（バイト数）を示すデータとしてもよく、この場合、データＰＩＸ＿ＬＥＮは２ビットとすることができる。
また、たとえば入力データＤ_ＩＮに含まれる画素の個数ｑが１〜１６の範囲で可変の場合、データＰＩＸ＿ＮＵＭは４ビットである。画素切り出し回路３０は、フリップフロップ２２の出力データから、ｐビットを単位として、ｑ個の画素データを出力する。

以上がビット並べ替え回路１００の構成である。続いてその動作を説明する。
いま、ビット並び替え回路１００に、ｍ＝８、ｎ＝１６、１２８ビットを単位とする入力データＤ_ＩＮが入力されるとする。このとき、ワード数信号ＮＵＭ＿ＷＯＲＤは、ｎ＝１６を示す値に設定される。また、入力データＤ_ＩＮが入力される前のタイミングにおいて、アドレスリセット信号ＡＤＤ＿ＲＳＴがアサートされ、メモリアドレスカウンタ１４のカウント値Ｓ１が（ｎ−１）に初期化される。

ビット並べ替え回路１００には、１番目のワードデータＤ_ＷＤ１が入力され、それとともにデータ有効信号Ｄａｔａ＿ｖａｌｉｄがアサートされる。これを受けてメモリアドレスカウンタ１４は、カウント値Ｓ１をゼロとする。ビット並べ替え回路１００は、ワードデータＤ_ＷＤ１の各ビットを、フリップフロップ２２の対応する位置（ビット）に書き込む。

続いて、ワードデータＤ_ＷＤ２、Ｄ_ＷＤ３、…が入力され、その都度、データ有効信号Ｄａｔａ＿ｖａｌｉｄがアサートされ、メモリアドレスカウンタ１４のアドレスカウントＳ１がインクリメントされていく。そして各ワードデータＤ_ＷＤ２、Ｄ_ＷＤ３、…に含まれるビットが、フリップフロップ２２の適切な位置に書き込まれていく。

すべてのワードデータＤ_ＷＤ１〜Ｄ_ＷＤｎについての書き込み処理が完了すると、フリップフロップ２２に、入力データＤ_ＩＮをメモリアドレスカウンタ１４に格納された並べ替え規則にしたがって再配置したビット列を得ることができる。このとき、メモリアドレスカウンタ１４のアドレスカウントＳ１が（ｎ−１）となり、制御信号Ｓ３がアサートされる。これを受けて、画素切り出し回路３０によって、フリップフロップ２２に格納された再配置後のビット列が、画素ごとのデータとして切り出され、後段へと出力される。

このように、図２のビット並べ替え回路１００によれば、入力データＤ_ＩＮを任意の順序に並べ替えることができる。そしてビット並べ替え回路１００の回路面積は、ｍ×ｎ個のマルチプレクサを用いる場合に比べて格段に小さくなり、また回路の消費電力も低減することができる。

続いてビット並べ替え回路１００の好適なアプリケーションを説明する。図３は、図２のビット並べ替え回路１００を用いた試験装置の構成を示す図である。ＤＵＴ１は、ＣＭＯＳセンサをはじめとする撮像デバイスであり、各画素の輝度を示す画素データを含む画像データをシリアル形式で出力する。すでに説明したように、画像データ内の画素データの配置は、ＤＵＴ１の種類や各画素のビット数に応じてさまざまである。

試験装置２は、ＤＵＴ１からの画像データを受け、それを適切に再配置し、画素ごとのデータに切り分けた後に、１画面に対応するフレームデータが形成される。そして画像処理を用いて、フレームデータが期待値と一致するか否かを判定し、ＤＵＴ１の良否を判定したり、その不良箇所を特定する。あるいは各画素の輝度が期待値と一致するかを判定してもよい。

試験装置２は、レベルコンパレータＣＰ、ラッチ（タイミングラッチ）ＴＬ、バッファメモリＢＵＦ、ビット並べ替え回路１００、論理比較器ＤＣを備える。
レベルコンパレータＣＰは、ＤＵＴ１からの画像データ（ビット列）を、所定のしきい値電圧と比較し、ハイレベルまたはローレベルを判定する。タイミングラッチＴＬは、クロック信号ＣＬＫと同期して、レベルコンパレータＣＰの判定結果を示すデータをラッチする。バッファメモリＢＵＦはたとえばＦＩＦＯであり、シリアル形式の画像データを保持する。

バッファメモリＢＵＦに蓄えられた画像データは、複数の画素を含む単位である入力データＤ_ＩＮごとに、後段のビット並べ替え回路１００へと入力される。ビット並べ替え回路１００は、入力データＤ_ＩＮを画素データＤ_ＰＩＸ１、Ｄ_ＰＩＸ２、…に切り分ける。論理比較器ＤＣは、複数の画素データＤ_ＰＩＸにより構成されるフレームデータに演算処理を施すことにより、ＤＵＴ１が正常に機能しているかを示すパスフェイルデータＰＡＳＳ／ＦＡＩＬを出力する。パスフェイルデータは図示しないフェイルメモリに書き込まれる。

図２のビット並べ替え回路１００を用いることにより、試験装置２は、さまざまな配列の画像データを出力するＤＵＴ１を汎用的に試験することができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。

実施の形態では、デジタル信号処理における「真の値」を１、「偽の値」を０に割り当てる場合を説明したが、本発明はそれに限定されず、０と１を反転したものも当然に本発明の範囲に含まれる。

実施の形態では、ｍ＝８の場合を説明したが、ｍの値は限定されず、ｍは１、２、４など任意の値を選択することができる。

実施の形態では、画像データの並べ替えを例に説明したが、ビット並べ替え回路１００の用途はそれには限定されず、さまざまなビット列の並べ替えに利用可能である。またビット並べ替え回路１００の用途として試験装置を例に説明したが、ＤＵＴ１である画像センサを搭載する電子機器に搭載され、画像センサからの信号を処理するＤＳＰに利用することも可能である。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１０…入力フリップフロップ、１１…フリップフロップ、１２…格納先データメモリ、１４…メモリアドレスカウンタ、ＤＥＣ…デコーダ回路、２０…メモリ回路、２２，２３…フリップフロップ、２４…第１ＯＲゲート、２６…第２ＯＲゲート、２８…ＡＮＤゲート、３０…画素切り出し回路、１００…ビット並べ替え回路、１…ＤＵＴ、２…試験装置、４…タイミングコンパレータ。

Claims (4)

1. （ｍ×ｎ）ビット（ｍ、ｎは自然数）を単位とする入力データのうち、連続するｍビットを含むワードデータを順次保持する入力フリップフロップと、
   前記入力データに含まれる（ｍ×ｎ）ビットそれぞれの、並べ替え後の位置を示す格納先データを保持する格納先データメモリと、
   前記ワードデータの各ビットごとに設けられるｍ個のデコーダ回路であって、それぞれが前記ワードデータの対応するビットおよびその並べ替え後の位置を示す前記格納先データを受け、（ｍ×ｎ）ビットを有するデコードデータであって、前記対応するビットが０のとき全ビットが０、前記対応するビットが１のとき、その並べ替え後の位置に対応するビットが１、残りのビットが０であるデコードデータを生成するｍ個のデコーダ回路と、
   （ｍ×ｎ）ビットの記憶領域を含み、前記ｍ個のデコーダ回路それぞれからのデコードデータを受け、各デコードデータの１が格納されているビットに対応する前記記憶領域のビットに１を書き込むメモリ回路と、
   を備えることを特徴とするビット並べ替え回路。
2. 前記メモリ回路は、
   前記記憶領域である（ｍ×ｎ）ビットのフリップフロップと、
   前記ｍ個のデコーダ回路からの前記（ｍ×ｎ）ビットのデコードデータの論理和を生成する第１論理ゲートと、
   前記フリップフロップの出力データと前記第１論理ゲートの出力データとの論理和を生成する第２論理ゲートと、
   を含み、前記第２論理ゲートの出力データが前記フリップフロップに書き込まれることを特徴とする請求項１に記載のビット並べ替え回路。
3. 前記入力データは、複数の画素を含む画像データであり、
   前記ビット並べ替え回路は、前記入力データの周期ごとに、前記フリップフロップに格納されるデータを、１画素のビット数で切り分けて出力する画素切り出し回路をさらに備えることを特徴とする請求項１または２に記載のビット並べ替え回路。
4. 請求項１から３のいずれかに記載のビット並べ替え回路を備えることを特徴とする試験装置。

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