JPH0827335B2 - スキャンパス回路 - Google Patents
スキャンパス回路Info
- Publication number
- JPH0827335B2 JPH0827335B2 JP5201006A JP20100693A JPH0827335B2 JP H0827335 B2 JPH0827335 B2 JP H0827335B2 JP 5201006 A JP5201006 A JP 5201006A JP 20100693 A JP20100693 A JP 20100693A JP H0827335 B2 JPH0827335 B2 JP H0827335B2
- Authority
- JP
- Japan
- Prior art keywords
- scan
- flip
- clock
- circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はスキャンパス回路に関
し、特にスキャンパス回路へのスキャンクロックの供給
に関する。
し、特にスキャンパス回路へのスキャンクロックの供給
に関する。
【０００２】
【従来の技術】従来、スキャンパス回路においては、順
序回路内の状態を決定する全てのフリップフロップがス
キャンモード時に１つのシフトレジスタとして動作する
際に、１相クロックをスキャンクロックとして用いるこ
とで、外部端子から全てのフリップフロップに任意の値
を自由に設定可能としている。
序回路内の状態を決定する全てのフリップフロップがス
キャンモード時に１つのシフトレジスタとして動作する
際に、１相クロックをスキャンクロックとして用いるこ
とで、外部端子から全てのフリップフロップに任意の値
を自由に設定可能としている。
【０００３】これによって、順序回路の内部状態が自由
に設定可能となっている。また、上記の１つのシフトレ
ジスタとして動作するフリップフロップを用いて順序回
路の内部状態を読出すことも可能となっている。
に設定可能となっている。また、上記の１つのシフトレ
ジスタとして動作するフリップフロップを用いて順序回
路の内部状態を読出すことも可能となっている。
【０００４】すなわち、図４に示すように、フリップフ
ロップ（以下Ｆ／Ｆとする）２０−１〜２０−４は互い
に縦属接続され、クロック入力端子２３からのスキャン
クロック（ＣＬＫ）とスキャンモード切替端子２４から
のスキャンモード信号とによってスキャン動作を行うよ
うになっている。尚、図４の２１はスキャンデータ入力
端子（ＳＤＩＮ）であり、２２はスキャンデータ出力端
子（ＳＤＯＵＴ）であり、２５〜２７は負荷調整用バッ
ファである。
ロップ（以下Ｆ／Ｆとする）２０−１〜２０−４は互い
に縦属接続され、クロック入力端子２３からのスキャン
クロック（ＣＬＫ）とスキャンモード切替端子２４から
のスキャンモード信号とによってスキャン動作を行うよ
うになっている。尚、図４の２１はスキャンデータ入力
端子（ＳＤＩＮ）であり、２２はスキャンデータ出力端
子（ＳＤＯＵＴ）であり、２５〜２７は負荷調整用バッ
ファである。
【０００５】Ｆ／Ｆ２０−１ではスキャンモード端子Ｍ
にスキャンモード切替端子２４からのスキャンモード信
号が入力されると、図５に示すように、セレクタ２８−
１でデータ端子Ｄに入力される順序回路（図示せず）の
入出力データと、スキャンデータ端子ＳＤに入力される
スキャンデータ入力端子２１からのスキャンデータとの
切替えが行われる。
にスキャンモード切替端子２４からのスキャンモード信
号が入力されると、図５に示すように、セレクタ２８−
１でデータ端子Ｄに入力される順序回路（図示せず）の
入出力データと、スキャンデータ端子ＳＤに入力される
スキャンデータ入力端子２１からのスキャンデータとの
切替えが行われる。
【０００６】Ｄフリップフロップ（ＤＦＦ）２９−１は
クロック入力端子２３からのスキャンクロックによって
動作し、セレクタ２８−１からのデータを保持してＦ／
Ｆ２０−１の出力端子Ｑに出力する。
クロック入力端子２３からのスキャンクロックによって
動作し、セレクタ２８−１からのデータを保持してＦ／
Ｆ２０−１の出力端子Ｑに出力する。
【０００７】図示していないが、Ｆ／Ｆ２０−２〜２０
−４もＦ／Ｆ２０−１と同様の構成となっており、Ｆ／
Ｆ２０−１と同様の動作を行う。これによって、スキャ
ンデータ入力端子２１からのスキャンデータがＦ／Ｆ２
０−１〜２０−４を順次シフトされてスキャンデータ出
力端子２２から出力される。
−４もＦ／Ｆ２０−１と同様の構成となっており、Ｆ／
Ｆ２０−１と同様の動作を行う。これによって、スキャ
ンデータ入力端子２１からのスキャンデータがＦ／Ｆ２
０−１〜２０−４を順次シフトされてスキャンデータ出
力端子２２から出力される。
【０００８】これらＦ／Ｆ２０−１〜２０−４のスキャ
ン動作時には、図６に示すように、スキャンデータがＦ
／Ｆ２０−２の出力端子Ｑに出力されると、正常動作を
行う場合には実線で示すように、１クロック分遅れてＦ
／Ｆ２０−３の出力端子Ｑに出力される。
ン動作時には、図６に示すように、スキャンデータがＦ
／Ｆ２０−２の出力端子Ｑに出力されると、正常動作を
行う場合には実線で示すように、１クロック分遅れてＦ
／Ｆ２０−３の出力端子Ｑに出力される。
【０００９】今、クロック分配回路の遅延差によってＦ
／Ｆ２０−３のクロック端子Ｃへのスキャンクロックの
入力が遅れるような回路の場合、Ｆ／Ｆ２０−２の出力
端子ＱとＦ／Ｆ２０−３の出力端子Ｑとが同一値とな
り、破線で示すように、データのすりぬけが発生する。
／Ｆ２０−３のクロック端子Ｃへのスキャンクロックの
入力が遅れるような回路の場合、Ｆ／Ｆ２０−２の出力
端子ＱとＦ／Ｆ２０−３の出力端子Ｑとが同一値とな
り、破線で示すように、データのすりぬけが発生する。
【００１０】つまり、１相のクロック信号によってシフ
トレジスタ構成となっているＦ／Ｆ２０−１〜２０−４
を設定しているので、各Ｆ／Ｆ２０−１〜２０−４のク
ロック分配のスキューによって誤動作が発生する。
トレジスタ構成となっているＦ／Ｆ２０−１〜２０−４
を設定しているので、各Ｆ／Ｆ２０−１〜２０−４のク
ロック分配のスキューによって誤動作が発生する。
【００１１】このクロック分配のスキューによる誤動作
を防止するために、偶数段目のブロック内のフリップフ
ロップに供給するクロックの位相と、奇数段目のブロッ
ク内のフリップフロップに供給するクロックの位相とを
互いに異なるようにした技術が提案されている。この技
術については、特開平３−４６８２１号公報に詳述され
ている。
を防止するために、偶数段目のブロック内のフリップフ
ロップに供給するクロックの位相と、奇数段目のブロッ
ク内のフリップフロップに供給するクロックの位相とを
互いに異なるようにした技術が提案されている。この技
術については、特開平３−４６８２１号公報に詳述され
ている。
【００１２】
【発明が解決しようとする課題】上述した従来のスキャ
ンパス回路では、偶数段目のブロック内のフリップフロ
ップに供給するクロックの位相と奇数段目のブロック内
のフリップフロップに供給するクロックの位相とを互い
に異なるようにしてクロック分配のスキューによる誤動
作を防止している。
ンパス回路では、偶数段目のブロック内のフリップフロ
ップに供給するクロックの位相と奇数段目のブロック内
のフリップフロップに供給するクロックの位相とを互い
に異なるようにしてクロック分配のスキューによる誤動
作を防止している。
【００１３】しかしながら、ブロックが複数のフリップ
フロップで構成されている場合には、ブロック内のフリ
ップフロップに対するクロック分配のスキューが依然存
在することとなり、ブロック内での誤動作を防止するこ
とができない。また、偶数段目のブロック内のフリップ
フロップと奇数段目のブロック内のフリップフロップと
に夫々異なる位相のクロックを供給するか、あるいはブ
ロック内にクロックの位相を逆にするための回路が必要
となる。
フロップで構成されている場合には、ブロック内のフリ
ップフロップに対するクロック分配のスキューが依然存
在することとなり、ブロック内での誤動作を防止するこ
とができない。また、偶数段目のブロック内のフリップ
フロップと奇数段目のブロック内のフリップフロップと
に夫々異なる位相のクロックを供給するか、あるいはブ
ロック内にクロックの位相を逆にするための回路が必要
となる。
【００１４】そこで、本発明の目的は上記問題点を解消
し、クロックスキューを全く考えることなくスキャンパ
スを構成することができるスキャンパス回路を提供する
ことにある。
し、クロックスキューを全く考えることなくスキャンパ
スを構成することができるスキャンパス回路を提供する
ことにある。
【００１５】
【課題を解決するための手段】本発明によるスキャンパ
ス回路は、複数のフリップフロップ回路を縦属接続して
構成され、隣り合うフリップフロップ回路各々のシフト
動作を互いに位相が逆のクロック信号で行わせるスキャ
ンパス回路であって、通常動作時のデータとスキャン動
作時のデータとをスキャンモード信号に応じて切換える
切換え手段と、前記クロック信号と予め設定された論理
値との論理演算を行う論理演算手段と、前記切換え手段
の出力を前記論理演算手段の出力に応じて保持して出力
する保持手段とを前記複数のフリップフロップ回路各々
に備えている。
ス回路は、複数のフリップフロップ回路を縦属接続して
構成され、隣り合うフリップフロップ回路各々のシフト
動作を互いに位相が逆のクロック信号で行わせるスキャ
ンパス回路であって、通常動作時のデータとスキャン動
作時のデータとをスキャンモード信号に応じて切換える
切換え手段と、前記クロック信号と予め設定された論理
値との論理演算を行う論理演算手段と、前記切換え手段
の出力を前記論理演算手段の出力に応じて保持して出力
する保持手段とを前記複数のフリップフロップ回路各々
に備えている。
【００１６】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、フリップフロップ（以下Ｆ
／Ｆとする）１のセレクタ１０はデータ入力端子Ｄから
のデータとスキャンデータ入力端子ＳＤからのスキャン
データとのうち一方を、スキャンモード端子Ｍ１からの
スキャンモード信号に応じて選択してＤフリップフロッ
プ（ＤＦＦ）１２に出力する。
ック図である。図において、フリップフロップ（以下Ｆ
／Ｆとする）１のセレクタ１０はデータ入力端子Ｄから
のデータとスキャンデータ入力端子ＳＤからのスキャン
データとのうち一方を、スキャンモード端子Ｍ１からの
スキャンモード信号に応じて選択してＤフリップフロッ
プ（ＤＦＦ）１２に出力する。
【００１８】排他的論理和回路１１はクロック端子Ｃか
らのスキャンクロック信号とスキャンモード端子Ｍ２か
らの予め設定された論理値との排他的論理和演算を行
い、その演算結果をスキャンクロック信号としてＤフリ
ップフロップ１２に出力する。
らのスキャンクロック信号とスキャンモード端子Ｍ２か
らの予め設定された論理値との排他的論理和演算を行
い、その演算結果をスキャンクロック信号としてＤフリ
ップフロップ１２に出力する。
【００１９】Ｄフリップフロップ１２は排他的論理和回
路１１からのスキャンクロック信号によって動作し、セ
レクタ１０からのデータを保持し、保持内容を出力端子
Ｑに出力する。
路１１からのスキャンクロック信号によって動作し、セ
レクタ１０からのデータを保持し、保持内容を出力端子
Ｑに出力する。
【００２０】このＦ／Ｆ１において、排他的論理和回路
１１へのスキャンモード端子Ｍ２からの論理値は、隣り
合うＦ／Ｆとの間で互いに逆の値となるように設定され
ている。例えば、隣り合うＦ／Ｆがスキャンクロック信
号の逆相で動作しているとすると、スキャンモード端子
Ｍ２からの論理値が隣り合うＦ／Ｆと逆の値なので、Ｆ
／Ｆ１はスキャンクロック信号の正相で動作することに
なる。
１１へのスキャンモード端子Ｍ２からの論理値は、隣り
合うＦ／Ｆとの間で互いに逆の値となるように設定され
ている。例えば、隣り合うＦ／Ｆがスキャンクロック信
号の逆相で動作しているとすると、スキャンモード端子
Ｍ２からの論理値が隣り合うＦ／Ｆと逆の値なので、Ｆ
／Ｆ１はスキャンクロック信号の正相で動作することに
なる。
【００２１】図２は本発明の一実施例によるスキャンパ
ス構成を示すブロック図である。図において、本発明の
一実施例によるスキャンパス回路は互いに縦属接続され
たＦ／Ｆ１−１〜１−４からなっている。ここで、Ｆ／
Ｆ１−１〜１−４各々は図１に示すＦ／Ｆ１と同様の構
成となっており、Ｆ／Ｆ１と同様の動作を行う。
ス構成を示すブロック図である。図において、本発明の
一実施例によるスキャンパス回路は互いに縦属接続され
たＦ／Ｆ１−１〜１−４からなっている。ここで、Ｆ／
Ｆ１−１〜１−４各々は図１に示すＦ／Ｆ１と同様の構
成となっており、Ｆ／Ｆ１と同様の動作を行う。
【００２２】これらＦ／Ｆ１−１〜１−４各々のクロッ
ク端子Ｃにはクロック入力端子４からスキャンクロック
信号（ＣＬＫ）が供給され、Ｆ／Ｆ１−１〜１−４各々
のスキャンモード端子Ｍ１にはスキャンモード切替端子
５からスキャンモード信号が供給される。尚、図２の２
はスキャンデータ入力端子（ＳＤＩＮ）であり、３はス
キャンデータ出力端子（ＳＤＯＵＴ）であり、６〜８は
負荷調整用バッファである。
ク端子Ｃにはクロック入力端子４からスキャンクロック
信号（ＣＬＫ）が供給され、Ｆ／Ｆ１−１〜１−４各々
のスキャンモード端子Ｍ１にはスキャンモード切替端子
５からスキャンモード信号が供給される。尚、図２の２
はスキャンデータ入力端子（ＳＤＩＮ）であり、３はス
キャンデータ出力端子（ＳＤＯＵＴ）であり、６〜８は
負荷調整用バッファである。
【００２３】一方、Ｆ／Ｆ１−１〜１−４各々のスキャ
ンモード端子Ｍ２には互いに隣り合う回路で逆の論理値
が供給されるようになっている。すなわち、奇数番号の
Ｆ／Ｆ１−１，１−３各々のスキャンモード端子Ｍ２に
はスキャンモード切替端子５からスキャンモード信号が
そのまま供給されるので、スキャンモード時にはＨｉｇ
ｈに設定される。
ンモード端子Ｍ２には互いに隣り合う回路で逆の論理値
が供給されるようになっている。すなわち、奇数番号の
Ｆ／Ｆ１−１，１−３各々のスキャンモード端子Ｍ２に
はスキャンモード切替端子５からスキャンモード信号が
そのまま供給されるので、スキャンモード時にはＨｉｇ
ｈに設定される。
【００２４】また、偶数番号のＦ／Ｆ１−２，１−４各
々のスキャンモード端子Ｍ２は夫々接地されているの
で、スキャンモード時にはＬｏｗに設定される。よっ
て、スキャンモード時には奇数番号のＦ／Ｆ１−１，１
−３と偶数番号のＦ／Ｆ１−２，１−４との間で互いに
逆の論理値となる。
々のスキャンモード端子Ｍ２は夫々接地されているの
で、スキャンモード時にはＬｏｗに設定される。よっ
て、スキャンモード時には奇数番号のＦ／Ｆ１−１，１
−３と偶数番号のＦ／Ｆ１−２，１−４との間で互いに
逆の論理値となる。
【００２５】この場合、奇数番号のＦ／Ｆ１−１，１−
３各々はスキャンモード時にスキャンモード端子Ｍ２が
Ｈｉｇｈに設定されるので立下りラッチとなり、偶数番
号のＦ／Ｆ１−２，１−４各々はスキャンモード時にス
キャンモード端子Ｍ２がＬｏｗに設定されるので立上り
ラッチとなる。
３各々はスキャンモード時にスキャンモード端子Ｍ２が
Ｈｉｇｈに設定されるので立下りラッチとなり、偶数番
号のＦ／Ｆ１−２，１−４各々はスキャンモード時にス
キャンモード端子Ｍ２がＬｏｗに設定されるので立上り
ラッチとなる。
【００２６】図３は本発明の一実施例の動作を示すタイ
ムチャートである。これら図１〜図３を用いて本発明の
一実施例のスキャンパス回路の動作について説明する。
尚、本発明の一実施例のスキャンパス回路ではスキャン
モード信号がＨｉｇｈのときにスキャンモードとなる。
ムチャートである。これら図１〜図３を用いて本発明の
一実施例のスキャンパス回路の動作について説明する。
尚、本発明の一実施例のスキャンパス回路ではスキャン
モード信号がＨｉｇｈのときにスキャンモードとなる。
【００２７】スキャンパス回路でスキャン動作を行う場
合、各Ｆ／Ｆ１−１〜１−４のスキャンモード端子Ｍ１
にスキャンモード切替端子５からスキャンモード信号が
供給される。
合、各Ｆ／Ｆ１−１〜１−４のスキャンモード端子Ｍ１
にスキャンモード切替端子５からスキャンモード信号が
供給される。
【００２８】これによって、各Ｆ／Ｆ１−１〜１−４の
セレクタ１０はデータ端子Ｄに入力される順序回路（図
示せず）の入出力データと、スキャンデータ端子ＳＤに
入力されるスキャンデータ入力端子２からのスキャンデ
ータとの切替えを行う。
セレクタ１０はデータ端子Ｄに入力される順序回路（図
示せず）の入出力データと、スキャンデータ端子ＳＤに
入力されるスキャンデータ入力端子２からのスキャンデ
ータとの切替えを行う。
【００２９】この場合、奇数番号のＦ／Ｆ１−１，１−
３各々はスキャンモード端子Ｍ２にＨｉｇｈが設定され
るので、スキャンデータ入力端子２からのスキャンデー
タをスキャンクロック信号の立下りのタイミングで保持
する。
３各々はスキャンモード端子Ｍ２にＨｉｇｈが設定され
るので、スキャンデータ入力端子２からのスキャンデー
タをスキャンクロック信号の立下りのタイミングで保持
する。
【００３０】一方、偶数番号のＦ／Ｆ１−２，１−４各
々はスキャンモード端子Ｍ２にＬｏｗが設定されるの
で、スキャンデータ入力端子２からのスキャンデータを
スキャンクロック信号の立上りのタイミングで保持す
る。
々はスキャンモード端子Ｍ２にＬｏｗが設定されるの
で、スキャンデータ入力端子２からのスキャンデータを
スキャンクロック信号の立上りのタイミングで保持す
る。
【００３１】よって、Ｆ／Ｆ１−１〜１−４のうちどの
回路においてもクロックスキューによるデータのすりぬ
けは発生せず、各Ｆ／Ｆ１−１〜１−４のクロック分配
のスキューによって誤動作が発生することはない。
回路においてもクロックスキューによるデータのすりぬ
けは発生せず、各Ｆ／Ｆ１−１〜１−４のクロック分配
のスキューによって誤動作が発生することはない。
【００３２】このように、互いに縦属接続されたＦ／Ｆ
１−１〜１−４各々のスキャンモード端子Ｍ２に互いに
隣り合う回路で逆の論理値を供給することで、スキャン
モード時に奇数番号のＦ／Ｆ１−１，１−３各々を立下
りラッチとして、また偶数番号のＦ／Ｆ１−２，１−４
各々を立上りラッチとして使用することによって、クロ
ックスキューを全く考えることなくスキャンパスを組み
込むことができる。よって、当該スキャンパスを製作後
の修正が不可能な半導体集積回路に適用することができ
る。
１−１〜１−４各々のスキャンモード端子Ｍ２に互いに
隣り合う回路で逆の論理値を供給することで、スキャン
モード時に奇数番号のＦ／Ｆ１−１，１−３各々を立下
りラッチとして、また偶数番号のＦ／Ｆ１−２，１−４
各々を立上りラッチとして使用することによって、クロ
ックスキューを全く考えることなくスキャンパスを組み
込むことができる。よって、当該スキャンパスを製作後
の修正が不可能な半導体集積回路に適用することができ
る。
【００３３】また、上記の方法は特に非同期回路が含ま
れる場合においても安全に動作するため、非同期回路を
含む場合や、大規模回路でクロックスキューの調整がで
きない場合に有効である。
れる場合においても安全に動作するため、非同期回路を
含む場合や、大規模回路でクロックスキューの調整がで
きない場合に有効である。
【００３４】したがって、上記のＦ／Ｆ１−１〜１−４
各々をブロックに分けて互いに異なる位相のクロックを
供給する場合でも、クロックスキューによるブロック内
での誤動作を防止することができる。この場合、偶数段
目のブロック内のフリップフロップと奇数段目のブロッ
ク内のフリップフロップとに夫々異なる位相のクロック
を供給する必要がなくなるとともに、ブロック内にクロ
ックの位相を逆にするための回路を配置する必要もなく
なる。
各々をブロックに分けて互いに異なる位相のクロックを
供給する場合でも、クロックスキューによるブロック内
での誤動作を防止することができる。この場合、偶数段
目のブロック内のフリップフロップと奇数段目のブロッ
ク内のフリップフロップとに夫々異なる位相のクロック
を供給する必要がなくなるとともに、ブロック内にクロ
ックの位相を逆にするための回路を配置する必要もなく
なる。
【００３５】
【発明の効果】以上説明したように本発明によれば、複
数のフリップフロップ回路を縦属接続して構成され、隣
り合うフリップフロップ回路各々のシフト動作を互い位
相が逆のクロック信号で行わせるスキャンパス回路にお
いて、複数のフリップフロップ回路各々に、通常動作時
のデータとスキャン動作時のデータとをスキャンモード
信号に応じて切換える手段と、クロック信号と予め設定
された論理値との論理演算の結果に応じて切換えられた
データを保持して出力する手段とを備えることによっ
て、クロックスキューを全く考えることなくスキャンパ
スを構成することができるという効果がある。
数のフリップフロップ回路を縦属接続して構成され、隣
り合うフリップフロップ回路各々のシフト動作を互い位
相が逆のクロック信号で行わせるスキャンパス回路にお
いて、複数のフリップフロップ回路各々に、通常動作時
のデータとスキャン動作時のデータとをスキャンモード
信号に応じて切換える手段と、クロック信号と予め設定
された論理値との論理演算の結果に応じて切換えられた
データを保持して出力する手段とを備えることによっ
て、クロックスキューを全く考えることなくスキャンパ
スを構成することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例によるスキャンパス構成を示
すブロック図である。
すブロック図である。
【図３】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図４】従来例によるスキャンパス構成を示すブロック
図である。
図である。
【図５】従来例の構成を示すブロック図である。
【図６】従来例の動作を示すタイムチャートである。
１，１−１〜１−４ フリップフロップ ２ スキャンデータ入力端子 ３ スキャンデータ出力端子 ４ クロック入力端子 ５ スキャンモード切替端子 １０ セレクタ １１ 排他的論理和回路 １２ Ｄフリップフロップ
Claims (3)
- 【請求項１】 複数のフリップフロップ回路を縦属接続
して構成され、隣り合うフリップフロップ回路各々のシ
フト動作を互いに位相が逆のクロック信号で行わせるス
キャンパス回路であって、通常動作時のデータとスキャ
ン動作時のデータとをスキャンモード信号に応じて切換
える切換え手段と、前記クロック信号と予め設定された
論理値との論理演算を行う論理演算手段と、前記切換え
手段の出力を前記論理演算手段の出力に応じて保持して
出力する保持手段とを前記複数のフリップフロップ回路
各々に含むことを特徴とするスキャンパス回路。 - 【請求項２】 前記論理演算手段は、前記隣り合うフリ
ップフロップ回路の論理値とは逆の値となるように設定
された論理値と前記クロック信号との論理演算によっ
て、前記隣り合うフリップフロップ回路のクロック信号
とは逆位相のクロック信号を生成するよう構成されたこ
とを特徴とする請求項１記載のスキャンパス回路。 - 【請求項３】 前記論理演算手段は、排他的論理和回路
であることを特徴とする請求項１または請求項２記載の
スキャンパス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201006A JPH0827335B2 (ja) | 1993-07-21 | 1993-07-21 | スキャンパス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201006A JPH0827335B2 (ja) | 1993-07-21 | 1993-07-21 | スキャンパス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0735824A JPH0735824A (ja) | 1995-02-07 |
| JPH0827335B2 true JPH0827335B2 (ja) | 1996-03-21 |
Family
ID=16433936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5201006A Expired - Lifetime JPH0827335B2 (ja) | 1993-07-21 | 1993-07-21 | スキャンパス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827335B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4518088B2 (ja) | 2007-03-08 | 2010-08-04 | 株式会社デンソー | エンジン始動用トルク伝達装置 |
-
1993
- 1993-07-21 JP JP5201006A patent/JPH0827335B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0735824A (ja) | 1995-02-07 |
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