JP2017091237A - 情報処理装置およびシリアル通信データ分離多重変換方法 - Google Patents

Abstract

【課題】ＳＰＩ（Serial Peripheral Interface）バスにてメイン制御ユニット側の高速のＳＰＩマスタ回路とオプション制御ユニット側の低速のＳＰＩスレーブ回路とを接続する情報処理装置においてＳＰＩ通信速度を高速のＳＰＩマスタ回路に合わせた速度への設定が可能な情報処理装置を提供する。【解決手段】ＳＰＩマスタ回路１１の通信速度をＳＰＩスレーブ回路２１，２２に比してｎ倍（ｎ：２以上の正の整数）とした場合、オプション制御ユニット２側に、ＳＰＩスレーブ回路２１，…，２２をｎ個搭載し、かつ、ＳＰＩマスタ回路１１とｎ個のＳＰＩスレーブ回路２１，…，２２それぞれとの間の接続を、ＳＰＩマスタ回路１１からのデータをｎ個のデータに分離変換して出力するとともに、ｎ個のＳＰＩスレーブ回路２１，…，２２それぞれからのデータを１個のデータに多重化変換して出力するＳＰＩ分離多重変換回路３を介して接続する。【選択図】 図１

Description

本発明は、情報処理装置およびシリアル通信データ分離多重変換方法に関し、特に、メイン制御ユニットと１ないし複数のオプション制御ユニットを含んで構成される情報処理装置およびシリアル通信データ分離多重変換方法に関する。

近年、電話装置やデータ通信装置、ノートＰＣ（Personal Computer）等の情報処理装置の分野においては、小型化・高機能化の進展が著しく、メイン制御ユニット（メインＣＰＵ（Central Processing Unit））に対して、目的に応じて実装される各種のオプション制御ユニット（サブＣＰＵ）を、シリアルバスを介して接続して、メイン制御ユニット（メインＣＰＵ）とオプション制御ユニット（サブＣＰＵ）との間でマスタ・スレーブ形式の同期シリアル通信を行う構成が、高速通信が可能な構成として、多数採用されるようになってきている。

ここで、同期シリアル通信のバスシステムについては、ＳＰＩ(Serial Peripheral Interface）バス形式、Ｉ^２Ｃ（Inter-Integrated Circuit）バス形式等の各種の形式が知られている。そして、これら同期シリアル通信のバスシステムのうちでは、特許文献１の特開平４−２８７１５０号公報「同期式シリアルバス方式」に記載されているように、より高速化が可能な４線式のＳＰＩバス形式が、今後さらに普及していくものと想定されている。

同期シリアル通信のバスシステムとしてＳＰＩバス形式を採用する場合、一般に、１つの情報処理装置内に１つだけ実装されるメイン制御ユニット側のメインＣＰＵに関しては、高価で高速のシリアル通信デバイスすなわちＳＰＩマスタ回路を採用することができるが、目的に応じて複数実装されなければならなくなるオプション制御ユニット側のサブＣＰＵに関しては、装置価格を安くするために、高価で高速のシリアル通信デバイスを採用することはできず、安価で低速なシリアル通信デバイスすなわちＳＰＩスレーブ回路しか採用することができない。

そして、メイン制御ユニット側に実装された高速シリアル通信デバイスすなわちＳＰＩマスタ回路とオプション制御ユニット側に実装された低速シリアル通信デバイスすなわちＳＰＩスレーブ回路との間でシリアルデータ通信すなわちＳＰＩ通信を行う場合、高速シリアル通信デバイスすなわちＳＰＩマスタ回路における通信速度を、通信相手側の低速シリアル通信デバイスすなわちＳＰＩスレーブ回路の通信速度に合わせた速度でシリアル通信データの送受信を行うようにしている。

特開平４−２８７１５０号公報（第３−４頁）

前述したように、電話装置や通信装置、ノートＰＣ等の情報処理装置の分野においては、１個のメイン制御ユニットと必要に応じて実装される複数個のオプション制御ユニットとから装置構成されることが多い。かくのごとき構成の情報処理装置においては、マスタ・スレーブ形式の同期式シリアル通信用のバスシステムの一つであるＳＰＩバス形式のバスシステムを構成するために、前述したように、１個しか実装されないメイン制御ユニット側のメインＣＰＵに関しては、一般に、高価で高速のプロセッサを採用することができるので、高速シリアル通信デバイスすなわちＳＰＩマスタ回路の動作クロックとして、例えば数十ＭＨｚという高速のパフォーマンスを実現するものを適用することができる。一方、複数個の実装が必要になるオプション制御ユニット側のサブＣＰＵに関しては、部品価格を安くするために、内部に搭載される低速シリアル通信デバイスすなわちＳＰＩスレーブ回路の動作クロックとしては、例えば数ＭＨｚという低速の通信速度しか実現することができないデバイスを使用する場合が多い。

したがって、メイン制御ユニット側のメインＣＰＵ内部に搭載されたＳＰＩマスタ回路とオプション制御ユニット側のサブＣＰＵ内部に搭載されたＳＰＩスレーブ回路との間のシリアルデータ通信（ＳＰＩ通信）においては、たとえ、ＳＰＩマスタ回路が高速通信可能なデバイスであったとしても、ＳＰＩマスタ回路のシリアル通信データ（ＳＰＩデータ）の通信速度が、通信相手のオプション制御ユニット側のＳＰＩスレーブ回路のシリアル通信データの通信速度に制限されてしまい、情報処理装置全体のシステム内における単位時間当たりのデータ通信量が不十分になって、情報処理装置として十分なシステム動作パフォーマンスを実現することができなくなっている。

（本発明の目的）
本発明は、かくのごとき問題に鑑みてなされたものであり、マスタ・スレーブ形式の同期式シリアル通信用のバスシステムの一つであるＳＰＩ（Serial Peripheral Interface）バス形式のバスシステムを用いて、メイン制御ユニットに実装された高速のＳＰＩマスタ回路と１ないし複数のオプション制御ユニットに実装された低速のＳＰＩスレーブ回路それぞれとの間を相互に接続して構成する情報処理装置において、高速のＳＰＩマスタ回路と低速のＳＰＩスレーブ回路との間のＳＰＩ通信におけるＳＰＩ通信速度を、高速のＳＰＩマスタ回路の通信速度に合わせた速度に設定することが可能な情報処理装置およびシリアル通信データ分離多重変換方法を提供することを、その目的としている。

前述の課題を解決するため、本発明による情報処理装置およびシリアル通信データ分離多重変換方法は、主に、次のような特徴的な構成を採用している。

（１）本発明による情報処理装置は、マスタ・スレーブ形式の同期式シリアル通信用のバスシステムの一つであるＳＰＩ（Serial Peripheral Interface）バス形式のバスシステムを用いて、メイン制御ユニットに実装された高速のＳＰＩマスタ回路と１ないし複数のオプション制御ユニットに実装された低速のＳＰＩスレーブ回路それぞれとの間を相互に接続して構成する情報処理装置において、前記ＳＰＩマスタ回路の通信速度が前記ＳＰＩスレーブ回路に比してｎ倍（ｎ：２以上の正の整数）の速度であった場合、高速側の前記ＳＰＩマスタ回路と低速側の前記ＳＰＩスレーブ回路との速度比ｎ：１に応じて、前記オプション制御ユニット側に、前記ＳＰＩスレーブ回路をｎ個搭載し、かつ、前記ＳＰＩマスタ回路とｎ個の前記ＳＰＩスレーブ回路それぞれとの間の接続を、前記ＳＰＩマスタ回路からのシリアル通信データをｎ個のデータに分離変換するとともに、ｎ個の前記ＳＰＩスレーブ回路それぞれからのシリアル通信データを１個のデータに多重化変換するＳＰＩ分離多重変換回路を介して接続することを特徴とする。

（２）本発明によるＳＰＩ通信データ分離多重変換方法は、マスタ・スレーブ形式の同期式シリアル通信用のバスシステムの一つであるＳＰＩ（Serial Peripheral Interface）バス形式のバスシステムを用いて、メイン制御ユニットに実装された高速のＳＰＩマスタ回路と１ないし複数のオプション制御ユニットに実装された低速のＳＰＩスレーブ回路それぞれとの間を相互に接続して構成する情報処理装置において、前記ＳＰＩマスタ回路と前記ＳＰＩスレーブ回路との間で転送されるシリアル通信データの分離・多重化を行うシリアル通信データ分離多重変換方法であって、前記ＳＰＩマスタ回路の通信速度が前記ＳＰＩスレーブ回路に比してｎ倍（ｎ：２以上の正の整数）の速度であった場合、高速側の前記ＳＰＩマスタ回路と低速側の前記ＳＰＩスレーブ回路との速度比ｎ：１に応じて、前記オプション制御ユニット側に、前記ＳＰＩスレーブ回路をｎ個搭載し、かつ、前記ＳＰＩマスタ回路からのシリアル通信データをｎ個のデータに分離変換して、ｎ個に分離したそれぞれのデータを、前記ＳＰＩスレーブ回路それぞれに対応する通信速度で、ｎ個の前記ＳＰＩスレーブ回路それぞれに供給するとともに、ｎ個の前記ＳＰＩスレーブ回路それぞれからのシリアル通信データを１個のデータに多重化変換して、前記ＳＰＩマスタ回路に対応する通信速度で、前記ＳＰＩマスタ回路に供給することを特徴とする。

本発明の情報処理装置およびシリアル通信データ分離多重変換方法によれば、以下のような効果を奏することができる。

本発明においては、マスタ・スレーブ形式の同期式シリアル通信用のバスシステムの一つであるＳＰＩ（Serial Peripheral Interface）バス形式のバスシステムを備えた情報処理装置において、高速通信が可能な高速シリアル通信デバイスすなわちＳＰＩマスタ回路と低速通信しかできない低速シリアル通信デバイスすなわちＳＰＩスレーブ回路との間のシリアルデータ通信（ＳＰＩ通信）を行う際に、高速のシリアル通信デバイスすなわちＳＰＩマスタ回路に合わせた速度で通信することが可能である。

したがって、高速シリアル通信デバイスすなわちＳＰＩマスタ回路を実装して高速のシリアル通信が可能なメイン制御ユニットと、低速シリアル通信デバイスすなわちＳＰＩスレーブ回路を実装して低速のシリアル通信しか実現できない１ないし複数のオプション制御ユニットとからなるような装置構成であっても、高速シリアル通信デバイスすなわちＳＰＩマスタ回路側の通信速度を、低速シリアル通信デバイスすなわちＳＰＩスレーブ回路側の低速な通信速度にまで低下させることを回避することができ、電話装置やデータ通信装置、ノートＰＣ等の情報処理装置全体のシステム動作パフォーマンスを従来よりも大幅に改善することができる。

本発明に係る情報処理装置の装置構成の主要部の一例を示すブロック構成図である。 図１に示したＳＰＩ分離多重変換回路の内部構成の一例を示すブロック構成図である。 図２に例示したＳＰＩ分離多重変換回路の内部構成に関する具体的な回路構成の一例を示す回路構成図である。 図３に示したＳＰＩ分離多重変換回路の動作の一例を示すタイミングチャートである。 図３に示したＳＰＩ分離多重変換回路を備えた情報処理装置におけるＳＰＩデータの変換動作の一例を説明するための説明図である。

以下、本発明による情報処理装置およびシリアル通信データ分離多重変換方法の好適な実施形態について添付図を参照して説明する。なお、以下の各図面に付した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではないことも言うまでもない。

（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、マスタ・スレーブ形式の同期式シリアル通信用のバスシステムの一つであるＳＰＩ（Serial Peripheral Interface）バス形式のバスシステムを備えた情報処理装置において、メイン制御ユニット側に実装された高速通信が可能な高速シリアル通信デバイスすなわちＳＰＩマスタ回路と１ないし複数の各オプション制御ユニット側に実装された低速通信しかできない各低速シリアル通信デバイスすなわち各ＳＰＩスレーブ回路のうちのいずれかとの間のＳＰＩ通信を行う際に、次のような構成を適用することにより、高速のＳＰＩマスタ回路に合わせた速度でシリアル通信を行うことを可能にし、而して、オプション制御ユニット側の各ＳＰＩスレーブ回路の最大通信速度のｎ倍のデータ量のシリアルデータ通信（ＳＰＩ通信）を可能ならしめることを主要な特徴としている。

すなわち、適用する前記構成として、高速シリアル通信デバイスすなわちＳＰＩマスタ回路と、該ＳＰＩマスタ回路と比較してデータ通信速度が１／ｎ（ｎ：２以上の正の整数）となる低速シリアル通信デバイスすなわちＳＰＩスレーブ回路との間を、双方の間を転送すべきシリアル通信データ（ＳＰＩデータ）の分離・多重化変換を行うＳＰＩ分離多重変換回路を介して接続するとともに、当該オプション制御ユニット側には低速シリアル通信デバイスすなわちＳＰＩスレーブ回路をｎ個（ＳＰＩマスタ回路の通信速度との速度比ｎ：１に応じた個数）実装するという構成を採用する。

例えば、オプション制御ユニットが１個実装される場合であって、かつ、該オプション制御ユニットに、メイン制御ユニット側の高速シリアル通信デバイスすなわちＳＰＩマスタ回路の通信速度の半分（１／ｎ＝１／２）のスピードの通信能力を有する低速シリアル通信デバイスすなわちＳＰＩスレーブ回路を実装する場合には、当該オプション制御ユニットには、低速シリアル通信デバイスすなわちＳＰＩスレーブ回路を２個（ｎ＝２）実装する。

そして、１個の高速シリアル通信デバイスすなわちＳＰＩマスタ回路と２個の低速シリアル通信デバイスすなわちＳＰＩスレーブ回路との間でシリアルデータ通信を行う際に、ＳＰＩマスタ回路から２個のＳＰＩスレーブ回路へ向かう下り方向のシリアル通信データ（ＳＰＩデータ）に関しては、半分（１／ｎ＝１／２）ずつのデータ量の２つのデータに分離する変換を行って、データ量を半分ずつに低下させることにより、各ＳＰＩスレーブ回路それぞれに対応する通信速度で、各ＳＰＩスレーブ回路それぞれに配信する。一方、２個のＳＰＩスレーブ回路から１個のＳＰＩマスタ回路へ向かう上り方向のシリアル通信データ（ＳＰＩデータ）に関しては、２個のＳＰＩスレーブ回路それぞれからのシリアル通信データ（ＳＰＩデータ）を１つのデータに多重化する変換を行って、データ量を２倍（ｎ＝２）に増加させることにより、ＳＰＩマスタ回路に対応する通信速度で、ＳＰＩマスタ回路に配信する。

而して、高速シリアル通信デバイスすなわちＳＰＩマスタ回路と複数個（ｎ個）の低速シリアル通信デバイスすなわちＳＰＩスレーブ回路との間のシリアルデータ通信（ＳＰＩ通信）において、高速シリアル通信デバイスすなわちＳＰＩマスタ回路に合わせた速度でシリアル通信を行うことが可能になるので、高速シリアル通信デバイスすなわちＳＰＩマスタ回路を実装して高速のシリアル通信が可能なメイン制御ユニットと、低速シリアル通信デバイスすなわちＳＰＩスレーブ回路を実装して低速のシリアル通信しか実現できない複数のオプション制御ユニットとからなる装置構成においても、高速シリアル通信デバイスすなわちＳＰＩマスタ回路側の通信速度を、低速シリアル通信デバイスすなわちＳＰＩスレーブ回路側の低速な通信速度にまで低下させることを回避することができ、電話装置やデータ通信装置、ノートＰＣ等の情報処理装置全体のシステム動作パフォーマンスを従来よりも大幅に改善することができる。

（本発明の実施形態の構成例）
次に、本発明に係る情報処理装置の装置構成例について、その一例を、図面を参照して詳細に説明する。まず、図１は、本発明に係る情報処理装置の装置構成の主要部の一例を示すブロック構成図であり、一例として、１個のメイン制御ユニット（メインＣＰＵ）と１個のオプション制御ユニット（サブＣＰＵ）とを実装している場合を示しているが、オプション制御ユニット（サブＣＰＵ）に関しては、必要に応じて、１ないし複数実装して構成することももちろん可能である。

また、図１のブロック構成図に示す本情報処理装置は、メイン制御ユニット１（メインＣＰＵ）とオプション制御ユニット２（サブＣＰＵ）とを接続するためのバスシステムとして、マスタ・スレーブ形式の同期式シリアル通信用のバスシステムの一つであるＳＰＩ（Serial Peripheral Interface）バス形式のバスシステムを備えている。つまり、図１のブロック構成図に示す情報処理装置は、前述のように、１個のメイン制御ユニット１（メインＣＰＵ）と１個のオプション制御ユニット２（サブＣＰＵ）とから構成されており、ＳＰＩバス形式のバスシステムを形成するために、メイン制御ユニット１内には、高速シリアル通信デバイスとしてＳＰＩマスタ回路１１が実装され、一方、オプション制御ユニット２内には、低速シリアル通信デバイスとしてＳＰＩスレーブ回路２１、ＳＰＩスレーブ回路２２の２組が実装されている。

また、メイン制御ユニット１側のＳＰＩマスタ回路１１とオプション制御ユニット２側のＳＰＩスレーブ回路２１およびＳＰＩスレーブ回路２２それぞれとの間は、４本の信号線からなるシリアルバスを用いて、ＳＰＩ分離多重変換回路３を介して接続している。ＳＰＩ分離多重変換回路３は、ＳＰＩマスタ回路１１から２つのＳＰＩスレーブ回路２１およびＳＰＩスレーブ回路２２それぞれへ向かう下り方向のシリアル通信データ（ＳＰＩデータ）に関しては、半分ずつのデータ量からなる２つのデータに分離する変換を行って、データ量を半分ずつに低下させて、ＳＰＩスレーブ回路２１およびＳＰＩスレーブ回路２２それぞれに対応する通信速度で、ＳＰＩスレーブ回路２１およびＳＰＩスレーブ回路２２それぞれに配信する。

一方、逆方向の２つのＳＰＩスレーブ回路２１およびＳＰＩスレーブ回路２２それぞれから１つのＳＰＩマスタ回路１１へ向かう上り方向のシリアル通信データ（ＳＰＩデータ）に関しては、ＳＰＩ分離多重変換回路３は、２つのＳＰＩスレーブ回路２１およびＳＰＩスレーブ回路２２それぞれからのシリアル通信データ（ＳＰＩデータ）を１つのデータに多重化する変換を行って、データ量を２倍に増加させて、ＳＰＩマスタ回路１１に対応する通信速度で、ＳＰＩマスタ回路１１に配信する。ここで、ＳＰＩ分離多重変換回路３は、簡易な回路構成で実現することが可能であり、ＣＰＬＤ（Complex Programmable Logic Device：複合プログラマブルロジックデバイス）やLOGIC IC（Logic Integrated Circuit：論理集積回路）によって構成することが可能である。

なお、図１に示す構成例においては、高速側のＳＰＩマスタ装置１１のＳＰＩデータの通信速度は、低速側のＳＰＩスレーブ回路２１、ＳＰＩスレーブ回路２２それぞれの通信速度の２倍の速度であるものと仮定している。したがって、メイン制御ユニット１側に実装する１個のＳＰＩマスタ回路１１に対して、オプション制御ユニット２側には、２個のＳＰＩスレーブ回路２１およびＳＰＩスレーブ回路２２を搭載している。

一般に、メイン制御ユニット１側に実装する高速側のＳＰＩマスタ装置のＳＰＩデータの通信速度が、オプション制御ユニット２側に実装する低速側のＳＰＩスレーブ回路の通信速度のｎ倍（ｎ：２以上の正の整数）であった場合には、メイン制御ユニット側に実装する１個のＳＰＩマスタ回路１１に対して、ＳＰＩ通信相手のオプション制御ユニット側には、ｎ個のＳＰＩスレーブ回路を搭載するように構成する。そして、ＳＰＩ分離多重変換回路３は、ＳＰＩマスタ回路１１からｎ個のＳＰＩスレーブ回路それぞれへ向かう下り方向のシリアル通信データ（ＳＰＩデータ）に関しては、ｎ個のデータに分離する変換を行って、それぞれのデータ量を（１／ｎ）ずつに低下させて、各ＳＰＩスレーブ回路それぞれに対応する通信速度で、ｎ個の各ＳＰＩスレーブ回路それぞれに配信する。一方、逆方向のｎ個のＳＰＩスレーブ回路それぞれから１個のＳＰＩマスタ回路へ向かう上り方向のシリアル通信データ（ＳＰＩデータ）に関しては、ｎ個のＳＰＩスレーブ回路２２それぞれからのシリアル通信データ（ＳＰＩデータ）を１つのデータに多重化する変換を行って、データ量をｎ倍に増加させて、ＳＰＩマスタ回路に対応する通信速度で、ＳＰＩマスタ回路に配信する。

次に、図１に示すＳＰＩ分離多重変換回路３の内部構成について説明する。図２は、図１に示したＳＰＩ分離多重変換回路３の内部構成の一例を示すブロック構成図である。図２に示すように、ＳＰＩ分離多重変換回路３は、簡易な回路構成からなっており、ＳＰＩクロック分周回路３１、ＳＰＩ上りデータ多重化回路３２、ＳＰＩ下りデータシフト回路３３、および、ＳＰＩイネーブルバッファ回路３４を含んで構成される。

また、メイン制御ユニット１に実装される高速側のＳＰＩマスタ回路１１のＳＰＩバスを形成するＳＰＩ信号線は、図２に示すように、ＳＰＩマスタ回路１１のクロック信号であるマスタ側クロック信号ＳＣＫ（Serial Clock）と、ＳＰＩスレーブ回路２１，２２側から送信されてくる上りデータを示すマスタ側上りデータ信号ＭＩＳＯ（Master Ｉn Slave Out）と、ＳＰＩスレーブ回路２１，２２へ送信する下りデータを示すマスタ側下りデータ信号ＭＯＳＩ（Master Out Slave In）と、ＳＰＩスレーブ回路２１，２２に関するイネーブル情報を送信するマスタ側スレーブ選択信号ＳＳ（Slave Select：マスタ側ＳＰＩイネーブル信号）と、の４種類の信号を伝送する４本の信号線からなっている。

一方、オプション制御ユニット２に実装される低速側のＳＰＩスレーブ回路２１，２２のＳＰＩバスを形成する信号線は、それぞれ、マスタ側クロック信号ＳＣＫを半分（１／２）ずつに分周したＳＰＩスレーブ回路２１，２２それぞれのクロック信号である第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２と、ＳＰＩマスタ回路１１へ送信する上りデータを示す第１、第２のスレーブ側上りデータ信号ＭＩＳＯ１，ＭＩＳＯ２と、ＳＰＩマスタ回路１１側から送信されてくる下りデータを示す第１、第２のスレーブ側下りデータ信号ＭＯＳＩ１，ＭＯＳＩ２と、ＳＰＩマスタ回路１１からイネーブル情報を受け取る第１、第２のスレーブ側スレーブ選択信号ＳＳ１，ＳＳ２（すなわちスレーブ側ＳＰＩイネーブル信号）との４種類ずつの信号を伝送する４本ずつの信号線からなっている。

ＳＰＩクロック分周回路３１は、高速側のＳＰＩマスタ回路１１のマスタ側クロック信号を、低速側のＳＰＩスレーブ回路２１，…，２２との速度比ｎ：１に応じて、（１／ｎ）のクロック信号に分周し、かつ、（１／ｎ）に分周した該クロック信号を位相調整して、低速側のＳＰＩスレーブ回路２１，…，２２それぞれに供給すべきスレーブ側クロック信号として生成する回路であり、本実施形態においては、ＳＰＩマスタの回路１１からのマスタ側クロック信号ＳＣＫを半分（１／２）ずつに分周した第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２を作成して、ＳＰＩスレーブ回路２１，２２それぞれに供給する回路である。

ＳＰＩ上りデータ多重化回路３２は、ｎ個のＳＰＩスレーブ回路２１，…，２２それぞれから各スレーブ側クロック信号それぞれに同期して送信されてくるＳＰＩ上りデータを１つのデータに多重化して、ＳＰＩマスタ回路１１の通信速度に合わせた速度で、ＳＰＩマスタ回路１１に供給する回路であり、本実施形態においては、ＳＰＩクロック分周回路３１が作成した第１のスレーブ側クロック信号ＳＣＫ１を用いて、ＳＰＩスレーブ回路２１，２２それぞれから送信されてくる第１、第２のスレーブ側上りデータ信号ＭＩＳＯ１，ＭＩＳＯ２を、１つのデータに多重化して、１つのマスタ側上りデータ信号ＭＩＳＯ（第１、第２のスレーブ側上りデータ信号ＭＩＳＯ１，ＭＩＳＯ２双方のデータ量を合計したデータ量のデータ信号）を生成して、ＳＰＩマスタ回路１１のデータ通信速度に合わせた速度でＳＰＩマスタ回路１１に供給する回路である。

また、ＳＰＩ下りデータシフト回路３３（ＳＰＩ下りデータ分離回路）は、ＳＰＩマスタ回路１１からマスタ側クロック信号に同期して送信されてくるＳＰＩ下りデータをｎ個のデータに分離して、ｎ個の各ＳＰＩスレーブ回路２１，…，２２の通信速度に合わせた速度で、ｎ個のＳＰＩスレーブ回路２１，…，２２それぞれに供給する回路であるが、本実施形態においては、ＳＰＩマスタ回路１１から送信されてくるマスタ側下りデータ信号ＭＯＳＩを、ＳＰＩクロック分周回路３１が（１／２）に分周した第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２それぞれに同期させるように、１／２周期ずらして、または、そのまま、ＳＰＩスレーブ回路２１，２２それぞれに第１、第２のスレーブ側下りデータ信号ＭＯＳＩ１，ＭＯＳＩ２として供給する回路として構成している。

なお、本実施形態においては、詳細は後述するが、ＳＰＩスレーブ回路２１，２２それぞれにおいては、第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２それぞれの立下りのタイミングで、ＳＰＩ下りデータシフト回路３３から供給されてきた第１、第２のスレーブ側下りデータ信号ＭＯＳＩ１，ＭＯＳＩ２それぞれを受信するようにしており、これにより、第１、第２のスレーブ側下りデータ信号ＭＯＳＩ１，ＭＯＳＩ２として、マスタ側下りデータ信号ＭＯＳＩをビット順に交互に２つに分離したデータ信号（マスタ側下りデータ信号ＭＯＳＩの半分ずつのデータ量のデータ信号）が受信されることになる。

また、ＳＰＩイネーブルバッファ回路３４は、ＳＰＩマスタ回路１１のイネーブル信号を、通信相手となるｎ個のＳＰＩスレーブ回路それぞれに供給する回路であり、本実施形態においては、ＳＰＩマスタ回路１１のマスタ側イネーブル信号すなわちマスタ側スレーブ選択信号ＳＳを、第１、第２のスレーブ側イネーブル信号すなわち第１、第２のスレーブ側スレーブ選択信号ＳＳ１，ＳＳ２として、ＳＰＩスレーブ回路２１，２２それぞれに供給する回路である。

次に、図２に例示したＳＰＩ分離多重変換回路３の内部構成に関する具体的な回路構成の一例について、図３を参照して説明する。図３は、図２に例示したＳＰＩ分離多重変換回路３の内部構成に関する具体的な回路構成の一例を示す回路構成図である。なお、図３に示す回路構成例においては、前提として、ＳＰＩ分離多重変換回路３からの第１、第２のＳＰＩスレーブ側下りデータ信号ＭＯＳＩ１，ＭＯＳＩ２それぞれに関しては、全て、第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２それぞれの立下りのタイミングでＳＰＩスレーブ回路２１，２２それぞれにて受信され、一方、第１、第２のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ１，ＭＩＳＯ２それぞれに関しては、第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２それぞれの立上りのタイミングに同期して出力されるものとしている。

図３の回路構成に示すように、ＳＰＩクロック分周回路３１は、２つのＤフィリップフロップ３１１，３１２を用いて構成される。まず、マスタ側クロック信号ＳＣＫをＤフリップフロップ３１１にて（１／２）に分周したクロック信号を生成して、第１のスレーブ側クロック信号ＳＣＫ１として、ＳＰＩスレーブ回路２１に対して出力する。また、第１のスレーブ側クロック信号ＳＣＫ１をさらにＤフリップフロップ３１２に入力して、マスタ側クロック信号ＳＣＫの立下りのタイミングまでシフトした（１／２）分周クロック信号を生成して、第２のスレーブ側クロック信号ＳＣＫ２として、ＳＰＩスレーブ回路２２に対して出力する。

また、ＳＰＩ上りデータ多重化回路３２は、セレクタ３２１を用いて構成され、ＳＰＩクロック分周回路３１のＤフリップフロップ３１１から出力される第１のスレーブ側クロック信号ＳＣＫ１を、セレクタ３２１の選択信号として入力して、スレーブ側クロック信号ＳＣＫ１の‘１’（High Level）と‘０’（Low Level）とのタイミングでセレクタ３２１を切り替えるように構成している。つまり、第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２それぞれの立上りのタイミングでＳＰＩスレーブ回路２１，２２それぞれから送信されてくる第１、第２のスレーブ側上りデータ信号ＭＩＳＯ１，ＭＩＳＯ２のいずれかを、セレクタ３２１にて第１のスレーブ側クロック信号ＳＣＫ１の‘１’ （High Level）と‘０’（Low Level）とのタイミングに応じてビットごとに交互に選択することにより多重化し、１つのマスタ側データ信号ＭＩＳＯ（第１、第２のスレーブ側上りデータ信号ＭＩＳＯ１，ＭＩＳＯ２双方を合計したデータ量のデータ信号）として生成して、ＳＰＩマスタ回路１１の通信速度に合わせた速度でＳＰＩマスタ回路１１に対して出力する。

また、ＳＰＩ下りデータシフト回路３３は、Ｄフリップフロップ３３１を用いて構成され、マスタ側クロック信号ＳＣＫの立上りのタイミングでＳＰＩマスタ回路１１から出力されたマスタ側データ信号ＭＯＳＩをＤフリップフロップ３３１にてマスタ側クロック信号ＳＣＫの立下り位置まで位相シフトした信号に変換して、ＳＰＩスレーブ回路２１向けの第１のスレーブ側ＳＰＩ下りデータ信号ＭＯＳＩ１として生成して、ＳＰＩスレーブ回路２１に対して出力する。また、ＳＰＩスレーブ回路２２向けの第２のスレーブ側ＳＰＩ下りデータ信号ＭＯＳＩ２については、マスタ側データ信号ＭＯＳＩをそのまま出力する。

ここで、前述したように、ＳＰＩ分離多重変換回路３からの第１、第２のＳＰＩスレーブ側下りデータ信号ＭＯＳＩ１，ＭＯＳＩ２それぞれは、第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２の立下りのタイミングでＳＰＩスレーブ回路２１，２２それぞれにて受信するように構成されている。したがって、詳細は後述するが、ＳＰＩスレーブ回路２１，２２それぞれにおいては、ＳＰＩマスタ回路１１から出力されたマスタ側データ信号ＭＯＳＩの互いに異なるビット位置のデータをビットごとに交互に選択することになる。その結果、ＳＰＩスレーブ回路２１，２２それぞれは、マスタ側データ信号ＭＯＳＩの半分ずつのデータ量のデータを分離して受信することになり、ＳＰＩスレーブ回路２１，２２それぞれの通信速度で受信していることになる。

ＳＰＩイネーブルバッファ回路３４は、マスタ側ＳＰＩイネーブル信号ＳＳを、そのまま、ＳＰＩスレーブ回路２１向けの第１のスレーブ側イネーブル信号ＳＳ１およびＳＰＩスレーブ回路２２向けの第２のスレーブ側イネーブル信号ＳＳ２として、それぞれ、ＳＰＩスレーブ回路２１およびＳＰＩスレーブ回路２２に対して出力する。

（実施形態の動作の説明）
次に、図１〜図３に一実施形態の構成例として例示したＳＰＩ分離多重変換回路３の動作について詳細に説明する。図４は、図３に示したＳＰＩ分離多重変換回路３の動作の一例を示すタイミングチャートである。

前述したように、ＳＰＩ分離多重変換回路３、ＳＰＩマスタ回路１１およびＳＰＩスレーブ回路２１，２２それぞれにおける基本的な動作として、マスタ側ＳＰＩ上りデータ信号ＭＩＳＯ、第１、第２のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ１，ＭＩＳＯ２は、全て、それぞれ、マスタ側クロック信号ＳＣＫ、第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２の立上りに同期したタイミングで出力されるように動作する。

すなわち、ＳＰＩ上りデータ信号の出力タイミングに関しては、図４のタイミングチャートに示すように、ＳＰＩ分離多重変換回路３からＳＰＩマスタ回路１１に出力されるマスタ側ＳＰＩ上りデータ信号ＭＩＳＯ、ＳＰＩスレーブ回路２１からＳＰＩ分離多重変換回路３に出力される第１のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ１、ＳＰＩスレーブ回路２２からＳＰＩ分離多重変換回路３に出力される第２のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ２、のそれぞれは、マスタ側クロック信号ＳＣＫ、第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２の立上りに同期したタイミングで、ＳＰＩ分離多重変換回路３、ＳＰＩスレーブ回路２１、ＳＰＩスレーブ回路２２のそれぞれから出力される。

なお、ＳＰＩマスタ回路１１からＳＰＩ分離多重変換回路３に出力されるマスタ側ＳＰＩ下りデータ信号ＭＯＳＩの出力タイミングについても、同様であり、マスタ側クロック信号ＳＣＫの立上りに同期したタイミングで、ＳＰＩマスタ回路１１から出力される。

一方、ＳＰＩ下りデータ信号の受信タイミングに関しては、ＳＰＩ分離多重変換回路３からＳＰＩスレーブ回路２１に出力される第１のスレーブ側ＳＰＩ下りデータ信号ＭＯＳＩ１、ＳＰＩ分離多重変換回路３からＳＰＩスレーブ回路２２に出力される第２のスレーブ側ＳＰＩ下りデータ信号ＭＯＳＩ２は、それぞれ、第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２の立下りに同期したタイミングでＳＰＩスレーブ回路２１，２２それぞれにおいて受信されるように動作する。

すなわち、ＳＰＩ下りデータ信号の受信タイミングに関しては、図４のタイミングチャートに示すように、ＳＰＩマスタ回路１１からマスタ側クロックＳＣＫの立上りのタイミングでＳＰＩ分離多重変換回路３に出力されるマスタ側ＳＰＩ下りデータ信号ＭＯＳＩが、ＳＰＩ分離多重変換回路３において第１、第２のスレーブ側ＳＰＩ下りデータ信号ＭＯＳＩ１，ＭＯＳＩ２それぞれに分離されて、ＳＰＩスレーブ回路２１、ＳＰＩスレーブ回路２２それぞれに出力される。しかる後、第１、第２のスレーブ側ＳＰＩ下りデータ信号ＭＯＳＩ１，ＭＯＳＩ２それぞれは、第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２の立下りにそれぞれ同期したタイミングで、ＳＰＩスレーブ回路２１、ＳＰＩスレーブ回路２２それぞれにおいて受信される。

なお、ＳＰＩ分離多重変換回路３からＳＰＩマスタ回路１１に出力されるマスタ側ＳＰＩ上りデータ信号ＭＩＳＯの受信タイミングについても、同様であり、ＳＰＩスレーブ回路２１、ＳＰＩスレーブ回路２２のそれぞれから第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２それぞれの立上りのタイミングでＳＰＩ分離多重変換回路３に出力される第１、第２のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ１，ＭＩＳＯ２は、ＳＰＩ分離多重変換回路３においてマスタ側ＳＰＩ上りデータ信号ＭＩＳＯとして多重化され、しかる後、マスタ側クロック信号ＳＣＫの立下りに同期したタイミングで、ＳＰＩマスタ回路１１において受信される。

また、マスタ側スレーブ選択信号ＳＳ、第１、第２のスレーブ側スレーブ選択信号ＳＳ１，ＳＳ２は、いずれも、‘０’（Low Level）がイネーブル状態であり、図４のタイミングチャートにおいては、マスタ側スレーブ選択信号ＳＳが‘０’（Low Level）にあり、したがって、マスタ側スレーブ選択信号ＳＳがそのままＳＰＩ分離多重変換回路３から出力される第１、第２のスレーブ側スレーブ選択信号ＳＳ１，ＳＳ２についても、‘０’（Low Level）にあって、ＳＰＩマスタ回路１１および通信相手のＳＰＩスレーブ回路２１，２２のいずれもイネーブル状態であることを示している。

また、図３において説明したように、ＳＰＩマスタ回路１１から出力されたマスタ側クロック信号ＳＣＫは、ＳＰＩクロック分周回路３１のＤフリップフロップ３１１に入力されて、Ｄフリップフロップ３１１にて（１／２）に分周されて、第１のスレーブ側クロック信号ＳＣＫ１として生成され、図４のタイミングチャートに示すように、立上りのタイミングがマスタ側クロック信号ＳＣＫの立上りのタイミングに一致した状態で、ＳＰＩスレーブ回路２１に対して出力される。

また、Ｄフリップフロップ３１１から出力される第１のスレーブ側クロック信号ＳＣＫ１は、さらに、Ｄフリップフロップ３１２に入力されて、Ｄフリップフロップ３１２にてマスタ側クロック信号ＳＣＫの（１／２）周期分だけ位相をシフトさせ、図４のタイミングチャートに示すように、立上りのタイミングがマスタ側クロック信号ＳＣＫの立下りのタイミングにシフトした（１／２）分周クロック信号を生成して、第２のスレーブ側クロック信号ＳＣＫ２として、ＳＰＩスレーブ回路２２に対して出力する。

また、ＳＰＩスレーブ回路２１，２２それぞれから出力される第１、第２のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ１，ＭＩＳＯ２は、図４のタイミングチャートに示すように、それぞれ、第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２の立上りのタイミングにてＳＰＩ分離多重変換回路３のＳＰＩ上りデータ多重化回路３２に対して出力される。ここで、ＳＰＩ上りデータ多重化回路３２においては、図３にて説明したように、Ｄフリップフロップ３１１から出力される第１のスレーブ側クロック信号ＳＣＫ１の‘１’（High Level）と‘０’（Low Level）のタイミングでセレクタ３２１の選択動作が切り替わる。

したがって、第１のスレーブ側クロック信号ＳＣＫ１が‘１’ （High Level）の間は、第１のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ１がセレクタ３２１から出力され、第１のスレーブ側クロック信号ＳＣＫ１が‘０’（Low Level）の間は、第２のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ２がセレクタ３２１から出力されることになる。その結果、第１、第２のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ１，ＭＩＳＯ２の双方がビットごとに交互に多重化されて、ＳＰＩマスタ回路１１へ送信すべきシリアル通信（ＳＰＩ）上りデータが生成される。しかる後、図４のタイミングチャートに示すように、マスタ側上りデータ信号ＭＩＳＯとして、立上りのタイミングをマスタ側クロック信号ＳＣＫの立上りのタイミングに合わせて、ＳＰＩマスタ回路１１に対して出力される。

また、ＳＰＩマスタ回路１１から出力されるマスタ側ＳＰＩ上りデータ信号ＭＯＳＩは、図４のタイミングチャートに示すように、マスタ側クロック信号ＳＣＫの立上りのタイミングにてＳＰＩ分離多重変換回路３のＳＰＩ下りデータ多重化回路３３に対して出力される。ここで、ＳＰＩ下りデータ多重化回路３３においては、図３にて説明したように、Ｄフリップフロップ３３１に入力されてマスタ側クロック信号ＳＣＫの立下りのタイミングまでシフトさせたデータ信号と、マスタ側ＳＰＩ上りデータ信号ＭＯＳＩをそのまま通過させたデータ信号と、の２つのデータ信号に分離される。

そして、ＳＰＩ下りデータ多重化回路３３においてマスタ側クロック信号ＳＣＫの立下りのタイミングまでシフトさせたデータ信号は、図４のタイミングチャートに示すように、第１のスレーブ側下りデータ信号ＭＯＳＩ１として、ＳＰＩスレーブ回路２１に対して出力される。一方、ＳＰＩ下りデータ多重化回路３３においてそのまま通過したデータ信号は、図４のタイミングチャートに示すように、第２のスレーブ側下りデータ信号ＭＯＳＩ２として、ＳＰＩスレーブ回路２２に対して出力される。

なお、マスタ側ＳＰＩイネーブル信号ＳＳは、図３において説明したように、ＳＰＩ分離多重変換回路３のＳＰＩイネーブルバッファ回路３４を経由して、そのまま、第１、第２のスレーブ側ＳＰＩイネーブル信号ＳＳ１，ＳＳ２として、ＳＰＩスレーブ回路２１，２２それぞれに対して出力される。

次に、図２、図３に示すようなＳＰＩ分離多重変換回路３を備えた情報処理装置におけるシリアル通信データ（ＳＰＩデータ）信号の変換動作について、図５の説明図を参照してさらに詳細に説明する。図５は、図３に示したＳＰＩ分離多重変換回路３を備えた情報処理装置におけるシリアル通信データ（ＳＰＩデータ）の変換動作の一例を説明するための説明図であり、マスタ側ＳＰＩ下りデータ信号ＭＯＳＩを第１、第２のスレーブ側ＳＰＩ下りデータ信号ＭＯＳＩ１，ＭＯＳＩ２それぞれに分離するデータ変換例と、第１、第２のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ１，ＭＩＳＯ２それぞれを多重化してマスタ側上りデータ信号ＭＩＳＯに変換するデータ変換例と、について示している。

なお、図５に示す説明図においては、ＳＰＩマスタ回路１１側が送受信するシリアル通信（ＳＰＩ）データ信号のデータ長が、ＭＳＢ（Most Significant Bit）側の第１５ビット目（Ｂ１５）からＬＳＢ（Least Significant Bit）側の第０ビット目（Ｂ０）までの１６ビットであり、一方、ＳＰＩスレーブ回路２１，２２側が送受信するシリアル通信（ＳＰＩ）データ信号のデータ長が、いずれも、ＳＰＩマスタ回路１１側が送受信するＳＰＩデータ信号のデータ長の半分（１／２）であり、ＭＳＢ側の第７ビット目（Ｂ７）からＬＳＢ側の第０ビット目（Ｂ０）までの８ビットの場合のデータ例について表示している。なお、ここでは、図５に例示するように、分離変換対象となるマスタ側ＳＰＩ下りデータ信号ＭＯＳＩが、１６進数表現で‘２Ｃ４８ｈ’の１６ビットであり、多重化変換対象となる第１、第２のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ１，ＭＩＳＯ２が、それぞれ、１６進数表現で‘５５ｈ’，‘５５ｈ’の８ビットずつであった場合について説明している。

まず、分離変換対象となるマスタ側ＳＰＩ下りデータ信号ＭＯＳＩの‘２Ｃ４８ｈ’の１６ビットデータに関しては、図３、図４において説明したように、マスタ側クロック信号ＳＣＫの立上りタイミングで、ＳＰＩ分離多重変換回路３に出力される。しかる後、ＳＰＩ分離多重変換回路３のＳＰＩ下りデータシフト回路３３において、マスタ側クロック信号ＳＣＫの立下りのタイミングまでシフトさせたデータ信号の第１のスレーブ側ＳＰＩ下りデータ信号ＭＯＳＩ１と、そのまま通過したデータ信号の第２のスレーブ側ＳＰＩ下りデータ信号ＭＯＳＩ２との２つに分離されて、ＳＰＩスレーブ回路２１とＳＰＩスレーブ回路２２とにそれぞれ出力される。

マスタ側クロック信号ＳＣＫの（１／２）に分周された第１のスレーブ側クロック信号ＳＣＫ１の立下りタイミングにて受信動作するＳＰＩスレーブ回路２１においては、第１のスレーブ側ＳＰＩ下りデータ信号ＭＯＳＩ１として、マスタ側ＳＰＩ下りデータ信号ＭＯＳＩの‘２Ｃ４８ｈ’の１６ビットデータをマスタ側クロック信号ＳＣＫの立下りのタイミングまでシフトさせたデータ信号を受信することになる。

したがって、図４のタイミングチャートに示したように、マスタ側ＳＰＩ下りデータ信号ＭＯＳＩの‘２Ｃ４８ｈ’の１６ビットのデータのうち、第１４ビット目（Ｂ１４）の‘０’、第１２ビット目（Ｂ１２）の‘０’、第１０ビット目（Ｂ１０）の‘１’、…、第２ビット目（Ｂ２）の‘０’、第０ビット（Ｂ０）の‘０’と、１ビット飛びに受信し、その結果として、ＳＰＩスレーブ回路２１は、図５の「ＭＯＳＩ１（スレーブ側ＳＰＩ下りデータ１）」欄に示すように、第７ビット目（Ｂ７）〜第０ビット目（Ｂ０）まで、‘００１０１０００ｂ’すなわち１６進数表示で‘２８ｈ’の８ビットのデータを受信する。

一方、マスタ側クロック信号ＳＣＫの（１／２）に分周され、かつ、マスタ側クロック信号ＳＣＫから（１／２）周期分だけ位相シフトされた第２のスレーブ側クロック信号ＳＣＫ２の立下りタイミングにて受信動作するＳＰＩスレーブ回路２２においては、第２のスレーブ側ＳＰＩ下りデータ信号ＭＯＳＩ２として、マスタ側ＳＰＩ下りデータ信号ＭＯＳＩの‘２Ｃ４８ｈ’の１６ビットデータをそのまま受信することになる。

したがって、図４のタイミングチャートに示したように、マスタ側ＳＰＩ下りデータ信号ＭＯＳＩの‘２Ｃ４８ｈ’の１６ビットのデータのうち、第１５ビット目（Ｂ１５）の‘０’、第１３ビット目（Ｂ１３）の‘１’、第１１ビット目（Ｂ１１）の‘１’、…、第３ビット目（Ｂ３）の‘１’、第１ビット（Ｂ１）の‘０’と、ＳＰＩスレーブ回路２１側とは異なるビット位置において１ビット飛びに受信し、その結果として、ＳＰＩスレーブ回路２２は、図５の「ＭＯＳＩ２（スレーブ側ＳＰＩ下りデータ２）」欄に示すように、第７ビット目（Ｂ７）〜第０ビット目（Ｂ０）まで、‘０１１０００１０ｂ’すなわち１６進数表示で‘６２ｈ’の８ビットのデータを受信する。

しかる後、ＳＰＩスレーブ回路２１，２２を搭載しているオプション制御ユニット２においては、ＳＰＩスレーブ回路２１が受信した‘２８ｈ’の８ビットのデータとＳＰＩスレーブ回路２２が受信した‘６２ｈ’の８ビットのデータとを、ビット単位の交互の再組み合わせを行うことにより、ＳＰＩマスタ回路１１が出力した本来の‘２Ｃ４８ｈ’の１６ビットのデータに復元する。

次に、多重化変換対象となる第１のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ１の‘５５ｈ’と第２のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ２の‘５５ｈ’とに関しては、図３、図４において説明したように、それぞれ、第１、第２のスレーブ側クロック信号ＳＣＫ１，ＳＣＫ２の立上りタイミングで、ＳＰＩ分離多重変換回路３に出力される。しかる後、ＳＰＩ分離多重変換回路３のＳＰＩ上りデータ多重化回路３２においては、ＳＰＩスレーブ回路２１１のクロック信号である第１のスレーブ側クロック信号ＳＣＫ１の‘１’（High Level）、‘０’（Low Level）に応じて選択動作を行うセレクタ３２１によって、第１、第２のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ１，ＭＩＳＯ２のうちいずれか一方がビット単位に交互に選択されることにより、多重化される。すなわち、第１のスレーブ側クロック信号ＳＣＫ１が‘１’（High Level）の間は第１のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ１を選択し、第１のスレーブ側クロック信号ＳＣＫ１が‘０’（Low Level）の間は第２のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ２を選択して、マスタ側上りデータ信号ＭＩＳＯとして、ＳＰＩマスタ回路１１に出力する。ＳＰＩマスタ回路１１は、マスタ側クロック信号ＳＣＫの立下りタイミングで、マスタ側ＳＰＩ上りデータ信号ＭＩＳＯを受信する。

したがって、例えば、ＳＰＩマスタ回路１１にて、マスタ側ＳＰＩ上りデータ信号ＭＩＳＯとして、１６進数表示で‘３３３３ｈ’のデータを受信させようとする場合には、ビット単位に分離演算を実施することにより、ＳＰＩスレーブ回路２１，２２それぞれから、第１のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ１として１６進数表示で‘５５ｈ’のデータを、また、第２のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ２としても同様に１６進数表示で‘５５ｈのデータを出力すれば良いことになる。すなわち、第１のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ１の‘５５ｈ’と第２のスレーブ側ＳＰＩ上りデータ信号ＭＩＳＯ２の‘５５ｈ’との８ビットデータそれぞれをＳＰＩスレーブ回路２１１、ＳＰＩスレーブ回路２２１それぞれから出力すれば良い。

該８ビットデータそれぞれを受信すると、ＳＰＩ分離多重変換回路３は、ＳＰＩ上りデータ多重化回路３２から出力されるマスタ側ＳＰＩ上りデータ信号ＭＩＳＯとして、図４のタイミングチャートに示したように、第１のスレーブ側ＳＰＩ上りデータ信号ＭＯＳＩ１の‘５５ｈ’の第７ビット目（Ｂ７）の‘０’、第６ビット目（Ｂ６）の‘１’、第５ビット目（Ｂ５）の‘０’、…、第１ビット目（Ｂ１）の‘０’、第０ビット（Ｂ０）の‘１’と、第２のスレーブ側ＳＰＩ上りデータ信号ＭＯＳＩ２の‘５５ｈ’の第７ビット目（Ｂ７）の‘０’、第６ビット目（Ｂ６）の‘１’、第５ビット目（Ｂ５）の‘０’、…、第１ビット目（Ｂ１）の‘０’、第０ビット（Ｂ０）の‘１’と、を各ビットごとに交互にＳＰＩマスタ回路１１に対して出力する。

その結果、ＳＰＩマスタ回路１１は、図５の「ＭＩＳＯ（マスタ側ＳＰＩ上りデータ）」欄に示すように、第１５ビット目（Ｂ１５）〜第０ビット目（Ｂ０）まで、‘００１１００１１００１１００１１ｂ’すなわち１６進数表示で‘３３３３ｈ’の１６ビットのデータを受信することになる。

以上に詳細に説明したような動作を行うことによって、メイン制御ユニット１の高速のＳＰＩマスタ回路１１とオプション制御ユニット２の低速のＳＰＩスレーブ回路２１，２２との間のＳＰＩ通信を、高速のＳＰＩマスタ回路１１に合わせた通信速度で実施することが可能になる。

なお、本実施形態においては、ＳＰＩマスタ回路１１の通信速度がＳＰＩスレーブ回路２１，２２の各通信速度の２倍の速度である場合について説明したが、本発明は、かかる場合のみに限るものではない。すなわち、例えば、高速シリアル通信デバイスすなわちＳＰＩマスタ回路の通信速度が、オプション制御ユニット２側の低速シリアル通信デバイスすなわちＳＰＩスレーブ回路の通信速度のｎ倍（ｎ：２以上の正の整数）であった場合には、該オプション制御ユニット２側にはｎ個の低速シリアル通信デバイスすなわちＳＰＩスレーブ回路を実装し、ＳＰＩ分離多重変換回路３において、ＳＰＩ下りデータに関してはｎ個のデータに分離変換し、ＳＰＩ上りデータに関してはｎ個のデータを１つのデータに多重化変換するように構成すれば良い。

また、本実施形態においては、１個のメイン制御ユニットと１個のオプション制御ユニット２とから構成される情報処理装置を例にとって説明したが、１個のメイン制御ユニットと１ないし複数個のオプション制御ユニットとから構成される場合であっても、あるいは、任意の制御ユニット同士であっても、マスタ・スレーブ形式のクロック同期式のＳＰＩ回路（つまりＳＰＩバスシステム）を備えた制御ユニットで構成されている限り、全く同様に、本実施形態を適用することができる。

（実施形態の効果の説明）
以上に詳細に説明したように、本実施形態によれば、次のような効果が得られる。すなわち、マスタ・スレーブ形式の同期式シリアル通信用のバスシステムの一つであるＳＰＩ（Serial Peripheral Interface）バス形式のバスシステムを備えた情報処理装置において、高速のＳＰＩマスタ回路１１と低速のＳＰＩスレーブ回路２１，２２とのように、異なった通信速度を有する２つの制御ユニット（ＣＰＵ）の内部周辺回路間をＳＰＩ回路／同期式シリアル通信にて通信を行う場合、通常の通信方法のままでは、通信速度の遅い低速側に通信速度が制限されてしまい、想定した設計通りのパフォーマンスを実現することができなくなる場合があった。

これに対して、本実施形態のごとく、異なった通信速度を有する２つの制御ユニット（ＣＰＵ）の内部周辺回路間を、ＳＰＩ分離多重変換回路３を介してバス接続するとともに、通信速度が低速の制御ユニット側には低速シリアル通信デバイスすなわちＳＰＩスレーブ回路をｎ個（すなわち高速側の制御ユニットの通信速度との速度比ｎ：１に応じた個数）実装して、シリアル通信データの分離／多重化変換を行う仕組みを採用することにより、高速側の通信速度でシリアル通信を実現することが可能になり、情報処理装置全体のシステム動作パフォーマンスを大幅に改善することができる。

また、ＳＰＩ分離多重変換回路３は、簡易な回路構成で実現することができるので、論理集積回路（LOGIC IC）やＣＰＬＤ（Complex Programmable Logic Device:複合プログラマブルロジックデバイス）を用いて簡単かつ安価に実現することができる。

以上、本発明の好適な実施形態の構成を説明した。しかし、かかる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であることが、当業者には容易に理解できよう。

１ メイン制御ユニット（メインＣＰＵ）
２ オプション制御ユニット（サブＣＰＵ）
３ ＳＰＩ分離多重変換回路
３１ ＳＰＩクロック分周回路
３２ ＳＰＩ上りデータ多重化回路
３３ ＳＰＩ下りデータシフト回路
３４ ＳＰＩイネーブルバッファ回路
１１ ＳＰＩマスタ回路
２１ ＳＰＩスレーブ回路
２２ ＳＰＩスレーブ回路
３１１ Ｄフリップフロップ
３１２ Ｄフリップフロップ
３２１ セレクタ
３３１ Ｄフリップフロップ

Claims (9)

1. マスタ・スレーブ形式の同期式シリアル通信用のバスシステムの一つであるＳＰＩ（Serial Peripheral Interface）バス形式のバスシステムを用いて、メイン制御ユニットに実装された高速のＳＰＩマスタ回路と１ないし複数のオプション制御ユニットに実装された低速のＳＰＩスレーブ回路それぞれとの間を相互に接続して構成する情報処理装置において、前記ＳＰＩマスタ回路の通信速度が前記ＳＰＩスレーブ回路に比してｎ倍（ｎ：２以上の正の整数）の速度であった場合、高速側の前記ＳＰＩマスタ回路と低速側の前記ＳＰＩスレーブ回路との速度比ｎ：１に応じて、前記オプション制御ユニット側に、前記ＳＰＩスレーブ回路をｎ個搭載し、かつ、前記ＳＰＩマスタ回路とｎ個の前記ＳＰＩスレーブ回路それぞれとの間の接続を、前記ＳＰＩマスタ回路からのシリアル通信データをｎ個のデータに分離変換するとともに、ｎ個の前記ＳＰＩスレーブ回路それぞれからのシリアル通信データを１個のデータに多重化変換するＳＰＩ分離多重変換回路を介して接続することを特徴とする情報処理装置。
2. 前記ＳＰＩ分離多重変換回路は、前記ＳＰＩマスタ回路からｎ個の前記ＳＰＩスレーブ回路それぞれへ向かう下り方向のシリアル通信データに関しては、ｎ個のデータに分離する変換を行って、ｎ個の前記ＳＰＩスレーブ回路それぞれに対応する通信速度で、前記ＳＰＩスレーブ回路それぞれに配信し、一方、ｎ個の前記ＳＰＩスレーブ回路それぞれから前記ＳＰＩマスタ回路へ向かう上り方向のシリアル通信データに関しては、ｎ個の前記ＳＰＩスレーブ回路それぞれからのシリアル通信データを１つのデータに多重化する変換を行って、前記ＳＰＩマスタ回路に対応する通信速度で、前記ＳＰＩマスタ回路に配信することを特徴とする請求項１に記載の情報処理装置。
3. 前記ＳＰＩ分離多重変換回路は、高速側の前記ＳＰＩマスタ回路のマスタ側クロック信号を、低速側の前記ＳＰＩスレーブ回路との速度比ｎ：１に応じて、（１／ｎ）のクロック信号に分周し、かつ、（１／ｎ）に分周した該クロック信号を位相調整して、ｎ個の前記ＳＰＩスレーブ回路それぞれに供給すべきスレーブ側クロック信号として生成するＳＰＩクロック分周回路と、ｎ個の前記ＳＰＩスレーブ回路それぞれから前記スレーブ側クロック信号それぞれに同期して送信されてくるシリアル通信上りデータを１つのデータに多重化して、前記ＳＰＩマスタ回路の通信速度に合わせた速度で、前記ＳＰＩマスタ回路に供給するＳＰＩ上りデータ多重化回路と、前記ＳＰＩマスタ回路から前記マスタ側クロック信号に同期して送信されてくるシリアル通信下りデータをｎ個のデータに分離して、ｎ個の前記ＳＰＩスレーブ回路それぞれの通信速度に合わせた速度で、ｎ個の前記ＳＰＩスレーブ回路それぞれに供給するＳＰＩ下りデータ分離回路と、前記ＳＰＩマスタ回路のイネーブル信号を、通信相手となるｎ個の前記ＳＰＩスレーブ回路それぞれに供給するＳＰＩイネーブルバッファ回路と、を含んで構成されることを特徴とする請求項２に記載の情報処理装置。
4. 高速側の前記ＳＰＩマスタ回路と低速側の前記ＳＰＩスレーブ回路との速度比ｎ＝２であった場合、前記ＳＰＩ分離多重変換回路の前記ＳＰＩクロック分周回路は、前記ＳＰＩマスタ回路の前記マスタ側クロック信号を（１／２）に分周したクロック信号を第１のスレーブ側クロック信号として生成し、かつ、該第１のスレーブ側クロック信号を、前記マスタ側クロック信号の（１／２）周期分、位相をシフトしたクロック信号を第２のスレーブ側クロック信号として生成して、２個の前記ＳＰＩスレーブ回路それぞれの前記スレーブ側クロック信号として供給し、かつ、前記ＳＰＩマスタ回路は、前記マスタ側クロック信号の立上りに同期したタイミングで、シリアル通信下りデータを出力し、かつ、２個の前記ＳＰＩスレーブ回路それぞれは、それぞれの前記スレーブ側クロック信号の立上りに同期したタイミングで、シリアル通信上りデータを出力することを特徴とする請求項３に記載の情報処理装置。
5. 前記ＳＰＩ分離多重変換回路の前記ＳＰＩ上りデータ多重化回路は、２個の前記ＳＰＩスレーブ回路それぞれから、それぞれの前記スレーブ側クロック信号の立上りに同期したタイミングで送信されてきた２個のシリアル通信上りデータのいずれかの一方のデータを、２つの前記スレーブ側クロック信号のうち前記第１のスレーブ側クロック信号の‘１’（High Level）と‘０’（Low Level）とに応じて切り替えて選択することにより多重化して、１個のシリアル通信データを生成して、前記ＳＰＩマスタ回路の通信速度に合わせた速度で、前記ＳＰＩマスタ回路に供給することを特徴とする請求項４に記載の情報処理装置。
6. 前記ＳＰＩ分離多重変換回路の前記ＳＰＩ下りデータ分離回路は、前記ＳＰＩマスタ回路から出力されたシリアル通信下りデータを、前記マスタ側クロック信号の（１／２）周期分だけ位相をシフトしたデータを、第１のスレーブ側シリアル通信下りデータとして生成して、前記第１のスレーブ側クロック信号を供給している前記ＳＰＩスレーブ装置に対して出力し、かつ、前記ＳＰＩマスタ回路から出力されたシリアル通信下りデータをそのまま通過させたデータを、第２のスレーブ側シリアル通信下りデータとして、前記第２のスレーブ側クロック信号を供給している前記ＳＰＩスレーブ装置に対して出力し、かつ、２個の前記ＳＰＩスレーブ回路それぞれは、送信されてきた前記第１のスレーブ側シリアル通信下りデータ、前記第２のスレーブ側シリアル通信下りデータそれぞれを、前記第１のスレーブ側クロック信号、前記第２のスレーブ側クロック信号それぞれの立下りに同期したタイミングで受信することを特徴とする請求項４または５に記載の情報処理装置。
7. 前記ＳＰＩ分離多重変換回路は、論理集積回路（LOGIC IC）やＣＰＬＤ（Complex Programmable Logic Device:複合プログラマブルロジックデバイス）により構成されることを特徴とする請求項１ないし６のいずれかに記載の情報処理装置。
8. マスタ・スレーブ形式の同期式シリアル通信用のバスシステムの一つであるＳＰＩ（Serial Peripheral Interface）バス形式のバスシステムを用いて、メイン制御ユニットに実装された高速のＳＰＩマスタ回路と１ないし複数のオプション制御ユニットに実装された低速のＳＰＩスレーブ回路それぞれとの間を相互に接続して構成する情報処理装置において、前記ＳＰＩマスタ回路と前記ＳＰＩスレーブ回路との間で転送されるシリアル通信データの分離・多重化を行うシリアル通信データ分離多重変換方法であって、前記ＳＰＩマスタ回路の通信速度が前記ＳＰＩスレーブ回路に比してｎ倍（ｎ：２以上の正の整数）の速度であった場合、高速側の前記ＳＰＩマスタ回路と低速側の前記ＳＰＩスレーブ回路との速度比ｎ：１に応じて、前記オプション制御ユニット側に、前記ＳＰＩスレーブ回路をｎ個搭載し、かつ、前記ＳＰＩマスタ回路からのシリアル通信データをｎ個のデータに分離変換して、ｎ個に分離したそれぞれのデータを、前記ＳＰＩスレーブ回路それぞれに対応する通信速度で、ｎ個の前記ＳＰＩスレーブ回路それぞれに供給するとともに、ｎ個の前記ＳＰＩスレーブ回路それぞれからのシリアル通信データを１個のデータに多重化変換して、前記ＳＰＩマスタ回路に対応する通信速度で、前記ＳＰＩマスタ回路に供給することを特徴とするシリアル通信データ分離多重変換方法。
9. 高速側の前記ＳＰＩマスタ回路のマスタ側クロック信号を、低速側の前記ＳＰＩスレーブ回路との速度比ｎ：１に応じて、（１／ｎ）のクロック信号に分周し、かつ、（１／ｎ）に分周した該クロック信号を位相調整して、ｎ個の前記ＳＰＩスレーブ回路それぞれに供給すべきスレーブ側クロック信号として生成するＳＰＩクロック分周ステップと、ｎ個の前記ＳＰＩスレーブ回路それぞれから前記スレーブ側クロック信号に同期して送信されてくるシリアル通信上りデータを１つのデータに多重化して、前記ＳＰＩマスタ回路の通信速度に合わせた速度で、前記ＳＰＩマスタ回路に供給するＳＰＩ上りデータ多重化ステップと、前記ＳＰＩマスタ回路から前記マスタ側クロック信号に同期して送信されてくるシリアル通信下りデータをｎ個のデータに分離して、ｎ個の前記ＳＰＩスレーブ回路それぞれの通信速度に合わせた速度で、ｎ個の前記ＳＰＩスレーブ回路それぞれに供給するＳＰＩ下りデータ分離ステップと、前記ＳＰＩマスタ回路のイネーブル信号を、通信相手となるｎ個の前記ＳＰＩスレーブ回路それぞれに供給するＳＰＩイネーブルバッファリングステップと、を含んで構成されることを特徴とする請求項８に記載のシリアル通信データ分離多重変換方法。

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