KR20070027787A - 지연 고정 루프 - Google Patents

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Abstract

본 발명은 지연 고정 루프에 관한 것으로서, 특히, 지연 고정 루프에서 코스 지연시간과 파인 지연시간을 별도로 제어하여 고주파수 동작을 수행함과 동시에 지터를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 프리 딜레이라인과 포스트 딜레이라인을 직렬로 연결하여 각각의 파인 딜레이를 가지며, 라이징클럭과 폴링클럭의 위상 비교에 의해 딜레이 라인의 동작을 제어하는 딜레이라인 제어부를 구비하여, 듀티 사이클 보정 동작의 진입시 두개의 파인 딜레이의 동작 타이밍을 다르게 제어하도록 하며, 프리 딜레이라인의 보정에 관한 정보를 포스트 딜레이라인에 출력하여 포스트 딜레이라인에서 2번의 딜레이 보정을 수행할 수 있도록 함으로써 듀티 보정 속도를 향상시킬 수 있도록 한다.
지연고정루프, 코스 지연시간, 파인 지연시간, 지터

Description

지연 고정 루프{Delay Locked Loop}
도 1은 종래의 지연 고정 루프에 관한 구성도.
도 2는 본 발명에 따른 지연 고정 루프에 관한 구성도.
도 3은 도 2의 프리 딜레이라인 및 포스트 딜레이라인에 관한 상세 구성도.
도 4는 도 3의 코스 딜레이라인에 관한 상세 회로도.
도 5 및 도 6은 도 4의 코드 딜레이라인에 관한 동작 타이밍도.
도 7은 도 2의 파인 지연부에 관한 상세 구성도.
도 8은 도 7의 파인 지연부에 관한 동작을 설명하기 위한 도면.
도 9a 내지 도 9c는 도 2의 딜레이라인 제어부에 관한 상세 회로도.
도 10은 도 2의 위상비교기에 관한 상세 회로도.
도 11은 도 2의 락검출부에 관한 구성도.
도 12는 도 2의 락검출부에 관한 상세 회로도.
도 13은 도 2의 클럭 발생부에 관한 클럭 파형도.
도 14a 내지 도 14d는 도 2의 위상 혼합기에 관한 상세 구성도.
도 15a 내지 도 15c는 도 2의 위상 검출부에 관한 구성도 및 파형도.
본 발명은 지연 고정 루프에 관한 것으로서, 특히, 지연 고정 루프에서 코스 지연시간과 파인 지연시간을 별도로 제어하여 고주파수 동작을 수행함과 동시에 지터를 줄일 수 있도록 하는 기술이다.
일반적으로 지연 고정 루프(DLL;Delay Locked Loop)란 최근 고속으로 동작하는 반도체 메모리 장치에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되게 하기 위해서 사용하는 회로이다. 즉, 외부에서 인가되는 클럭이 내부에서 사용될 때 타이밍 딜레이가 발생하는데, 외부 클럭과 데이타 또는 외부 클럭과 내부 클럭 간의 스큐(Skew)를 보상하여 클럭을 발생한다. 따라서, 지연 고정 루프는 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클럭이 외부에서 입력되는 클럭과 동일하게 동기될 수 있도록 하기 위해서 사용된다.
그런데, 디램의 동작이 고속화되면서 디램은 지연 고정 루프의 성능에 크게 영향을 받게 되었다. 이에 따라, DLL에서 사용되는 클럭의 듀티 역시 중요한 문제로 떠오르게 된바, 클럭의 듀티 오차가 크게 되면 회로를 설계하는데 있어서 설계 마진이 줄어들게 된다. 따라서, 설계 마진을 충분히 확보하기 위하여 클럭의 듀티를 교정하는 기술이 DLL에 도입되고 있다.
도 1은 이러한 종래의 지연 고정 루프에 관한 구성도이다.
종래의 지연 고정 루프는 클럭 버퍼(10,11), 코스 딜레이(Coarse Dealy)부 (20), 분할부(Divider;30,70), 위상비교기(Phase Comparator;40), 쉬프트 제어부(50), 로우패스필터(Low Pass Filter;60), 레플리카(Replica;80), DLL구동부(90,91)를 구비한다. 여기서, 코스 딜레이부(20)는 복수개의 딜레이 라인(21,22)과 쉬프트 레지스터(23)를 구비한다.
클럭버퍼(10)는 외부의 클럭 CLK,/CLK을 입력받아 클럭의 폴링 에지에서 활성화되는 클럭 FCLK2를 생성한다. 그리고, 클럭버퍼(11)는 외부의 클럭 CLK,/CLK을 입력받아 클럭의 라이징 에지에서 활성화되는 클럭 RCLK2를 생성한다.
또한, 딜레이 라인(21)은 클럭 FCLK2을 소정시간 지연시켜 DLL구동부(90)에 출력한다. 딜레이 라인(22)은 클럭 RCLK2을 소정시간 지연시켜 DLL구동부(91)에 출력한다. 그리고, 쉬프트 레지스터(23)는 쉬프트 제어부(50)의 쉬프트 제어신호 SR,SL에 따라 딜레이 라인(21,22)의 지연량을 조절한다. 분할부(30)는 클럭 RCLK2의 반전클럭을 분할하여 레퍼런스 신호 REF를 출력한다.
또한, 위상 비교기(40)는 레퍼런스 신호 REF와 피드백신호 Fb를 비교하여 출력한다. 쉬프트 제어부(50)는 위상 비교기(40)의 출력에 따라 쉬프트 제어신호 SR,SL와 락신호 DLL_LOCKz를 출력한다. 로우 패스 필터(60)는 락신호 DLL_LOCKz와 위상 비교기(40)의 출력에 따라 저주파 필터링을 수행하여 코스 딜레이부(20)에 출력한다.
분할부(70)는 딜레이 라인(22)의 반전 출력신호를 분할하여 출력클럭 CLKOUT을 출력한다. 레플리카(80)는 출력클럭 CLKOUT에 따라 피드백신호 Fb를 출력한다. DLL구동부(90)는 딜레이 라인(21)의 출력을 구동하여 폴링 클럭 FCLK_DLL을 출력한 다. 그리고, DLL구동부(91)는 딜레이 라인(22)의 반전 출력신호를 구동하여 라이징 클럭 RCLK_DLL을 출력한다.
그런데, DDR 메모리에서 사용되는 디지탈 타입의 지연 동기 루프는 외부 클럭 CLK의 상승에지(Rising edge)와 하강에지(Falling edge)를 모두 이용하여 데이타를 처리한다. 따라서, 지연 동기 루프 자체가 외부 클럭의 듀티 에러를 보정해 줄 수 있는 기능이 필요하게 된다. 예를 들면, 외부 클럭 CLK의 하이 펄스폭이 로우 펄스폭 보다 크거나, 그 반대의 경우에도 디바이스 내부의 클럭은 그 두 개의 폭이 같도록(듀티가 50%를 가지도록) 정확하게 보정해야만 한다.
하지만, 디지탈 타입의 지연 동기 루프에서는 기준신호 및 상보 신호를 이용하여 전체 위상의 지연을 조정하도록 할 뿐, 듀티를 정확하게 보정하는 것이 불가능하고, 보정 능력이 매우 취약한 문제점이 있다. 또한, 듀티 사이클 보정(Duty Cycle Correction;DCC)시 믹싱되는 입력신호의 클럭이 외부 전원의 변화에 따라 변화되어 보정 능력이 저하되고, 결과적으로 내부 클럭 신호의 지터(Jitter) 특성을 저하시키게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 프리 딜레이라인과 포스트 딜레인 라인을 별도로 구비하여 코스 딜레이를 조정하며, 듀티 사이클 보정 동작이 수행된 경우 각각의 파인 지연부를 서로 다른 타이밍으로 제어하여 고주파수 동작을 수행함과 동시에 지터를 줄일 수 있도록 하는데 그 목적 이 있다.
상기한 목적을 달성하기 위한 본 발명의 지연 동기 루프는, 위상비교신호에 따라 정반대의 위상을 갖는 라이징클럭과 폴링클럭 중 하나를 선택하여 출력하는 멀티플렉싱부; 위상비교신호에 따라 멀티플렉싱부의 출력클럭을 일정시간 지연시켜 제 1내부클럭을 생성하고, 제 1내부클럭을 일정시간 지연시켜 제 1내부클럭과 반대 위상을 갖는 제 2내부클럭을 생성하는 제 1딜레이라인부; 듀티 사이클 보정 동작의 진입시 라이징클럭과 폴링클럭의 위상차에 따라 활성화 상태가 제어되는 인에이블 신호를 출력하는 딜레이라인 제어부; 인에이블 신호의 활성화 상태에 따라 제 1내부클럭과 제 2내부클럭을 서로 다른 타이밍으로 제어하고 일정시간 지연시켜 서로 다른 지연 시간차를 갖는 제 1클럭과 제 2클럭을 출력하는 제 2딜레이라인부; 제 1클럭과 제 2클럭의 위상을 비교하여 그 결과에 따라 가중치를 결정하고, 가중치에 따라 제 1클럭과 제 2클럭의 위상을 혼합하여 내부클럭을 생성하는 위상 제어수단; 및 내부클럭과 라이징클럭의 위상을 비교하여 위상비교신호를 출력하고, 제 1딜레이라인부와 제 2딜레이라인부의 동작 시점을 제어하는 락신호를 출력하는 위상 비교수단을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 지연 동기 루프에 관한 구성도이다.
본 발명은 클럭 발생부(100), 클럭버퍼(110,111), 멀티플렉서(120), 멀티플렉서 제어부(130), 위상비교기 및 락검출부(140,190), 쉬프트 레지스터(150,180,260), 프리 딜레이라인(160), 포스트 딜레이라인(170), 딜레이라인 제어부(200), 딜레이 모델부(210,220), 쉬프트 레지스터(230), 파인지연부(240,250), 위상 검출부(270,280), 혼합기 제어부(290), 위상 혼합기(300,310)를 구비한다.
여기서, 클럭 발생부(100)는 외부 클럭 ECLK에 따라 서로 다른 타이밍을 갖고 순차적으로 출력되는 복수개의 클럭 CLK을 발생한다. 이러한 클럭 CLK에 따라 멀티플렉서 제어부(130), 위상비교기 및 락검출부(140,190), 쉬프트 레지스터(150,180,230,260), 딜레이라인 제어부(200) 및 혼합기 제어부(290) 각각의 지연 보정 시간을 설정할 수 있게 된다.
그리고, 클럭버퍼(110)는 외부클럭 ELCK을 비반전단자(+)에, 외부클럭 ECLKb을 반전단자(-)에 입력받아 외부클럭 ECLKK과 동 위상의 라이징 클럭 RCLK를 출력한다. 클럭버퍼(111)는 외부 클럭 ECLKb을 비반전단자(+)에, 외부클럭 ECLK을 반전단자(-)에 입력받아 외부클럭 CLKb과 동 위상의 폴링클럭 FCLK을 생성한다.
그리고, 멀티플렉서(120)는 멀티플렉서 제어부(130)의 출력에 따라 클럭버퍼(110,111)로부터 인가되는 라이징 클럭 RCLK 또는 폴링클럭 FCLK 중 어느 하나를 선택하여 출력한다. 멀티플렉서 제어부(130)는 위상비교기(140)의 출력인 위상비교신호 PD_OUT에 따라 멀티플렉서(120)의 출력을 제어하기 위한 선택신호를 출력한다. 이에 따라, 프리 딜레이라인(160)에 인가되는 라이징 클럭 RCLK 또는 폴링클럭 FCLK은 쉬프트 레지스터(150)의 쉬프트 제어신호 SL에 따라 최대 1/2 tCK 만큼 지연된다.
또한, 위상비교기 및 락검출부(140)는 라이징 클럭 RCLK과 지연된 내부 클럭 ICLK1의 위상을 비교하고, 위상비교기(140)의 출력에 따라 클럭의 딜레이 시간을 조절하는 왼쪽 쉬프트신호 SHIFT_L와 오른쪽 쉬프트 신호 SHIFT_R를 멀티플렉서 제어부(130), 쉬프트 레지스터(150,230), 및 딜레이 라인 제어부(200)에 출력한다.
그리고, 위상비교기(140)는 내부클럭 ICLK1이 라이징 클럭 RCLK의 로우에서 하이로 천이하는 라이징 에지를 검출하여 위상비교신호 PD_OUT를 발생하게 된다. 이때, 락검출부(140)는 클럭발생부(100)의 출력클럭 CLK에 동기하여 위상비교기(140)의 출력인 위상비교신호 PD_OUT를 입력받아 락신호 LOCK_STATE를 발생하게 된다.
쉬프트 레지스터(150)는 위상비교기 및 락검출부(140)로부터 인가되는 왼쪽 쉬프트 신호 SHIFT_L와 오른쪽 쉬프트 신호 SHIFT_R에 따라 클럭의 딜레이 시간을 조절하기 위한 제어신호 SL1~SL3를 프리 딜레이라인(160)과 포스트 딜레이라인(170)에 각각 출력한다. 프리 딜레이라인(160)은 쉬프트 레지스터(150)로부터 인가되는 제어신호 SL와 멀티플렉서(120)의 출력신호 MCLK_OUT에 따라 내부클럭 INTCLK1을 출력한다. 포스트 딜레이라인(170)은 쉬프트 레지스터(150,180)의 출력과, 내부클럭 INTCLK1의 반전신호에 따라 내부클럭 INTCLK2를 출력한다.
쉬프트 레지스터(180)는 위상비교기 및 락검출부(190)로부터 인가되는 쉬프트 제어신호 SHIFT_L,SHIFT_R에 따라 클럭의 딜레이 시간을 조절하기 위한 제어신호 SL를 포스트 딜레이라인(170)에 출력한다. 또한, 위상비교기 및 락검출부(190) 는 라이징 클럭 RCLK과 클럭 ICLK2의 위상을 비교하고, 클럭의 딜레이 시간을 조절하는 왼쪽 쉬프트신호 SHIFT_L와 오른쪽 쉬프트 신호 SHIFT_R를 쉬프트 레지스터(180,260)에 출력한다.
또한, 딜레이 라인 제어부(200)는 위상비교기 및 락검출부(140)의 출력과 위상검출부(270)의 출력에 따라 딜레이 라인을 활성화시키기 위한 인에이블 신호 EN를 쉬프트 레지스터(230,260)에 출력한다.
딜레이 모델부(210)는 듀티가 조절된 내부 클럭 INT_CLK을 입력받아 외부에서 인가된 클럭과 실제 내부 클럭 INT_CLK 간의 시간 차이를 보상하여 클럭 ICLK1을 위상비교기 및 락검출부(140)에 출력한다. 딜레이 모델부(220)는 클럭의 듀티가 조절된 내부 클럭 INTCLK_2을 입력받아 외부에서 인가된 클럭과 실제 내부 클럭 INTCLK_2 간의 시간 차이를 보상하여 클럭 ICLK2을 위상비교기 및 락검출부(190)에 출력한다.
쉬프트 레지스터(230)는 인에이블 신호 EN의 활성화시 클럭의 딜레이 시간을 조절하는 왼쪽 쉬프트신호 SHIFT_L와 오른쪽 쉬프트 신호 SHIFT_R에 따라 클럭의 딜레이 시간을 조절하기 위한 제어신호 SL를 파인 지연부(240)에 출력한다. 파인 지연부(240)는 쉬프트 레지스터(230)의 제어신호 SL에 따라 내부클럭 INTCLK1의 지연 시간을 미세 조정하여 위상 혼합기(300)에 출력한다.
쉬프트 레지스터(260)는 인에이블 신호 EN의 활성화시 클럭의 딜레이 시간을 조절하는 왼쪽 쉬프트신호 SHIFT_L와 오른쪽 쉬프트 신호 SHIFT_R에 따라 클럭의 딜레이 시간을 조절하기 위한 제어신호 SL를 파인 지연부(250)에 출력한다. 파인 지연부(250)는 쉬프트 레지스터(260)의 제어신호 SL에 따라 내부클럭 INTCLK2의 지연 시간을 미세 조정하여 위상 혼합기(310)에 출력한다.
또한, 위상검출부(270)는 파인 지연부(240,250)로부터 인가되는 출력클럭의 위상을 비교하여 딜레이라인 제어부(200)에 출력한다. 위상 검출부(280)는 파인 지연부(240,250)로부터 인가되는 클럭의 반전신호를 입력받아 그 위상을 비교하여 혼합기 제어부(290)에 출력한다. 혼합기 제어부(290)는 위상 검출부(280)에서 인가된 위상 감지 신호에 따라 가중치(K)를 결정하여 위상 혼합기(300,310)에 출력한다.
위상 혼합기(300)는 혼합기 제어부(290)로부터 인가되는 가중치(K)에 따라 파인 지연부(240)의 출력에서 가중치(K)를 뺀 값을 적용하고, 파인 지연부(250)의 출력에 가중치(K)를 적용하여 듀티가 조정된 내부 클럭 INTCLK_2을 출력한다. 위상 혼합기(310)는 혼합기 제어부(290)로부터 인가되는 가중치(K)에 따라 파인 지연부(250)의 출력에서 가중치(K)를 뺀 값을 적용하고, 파인 지연부(240)의 출력에 가중치(K)를 적용하여 듀티가 조정된 내부 클럭 INT_CLK을 딜레이 모델부(210)에 출력한다.
도 3은 도 2의 프리 딜레이라인(160)과 포스트 딜레이라인(170)에 관한 상세 구성도이다. 프리 딜레이라인(160)과 포스트 딜레이라인(170) 각각은 쉬프트 레지스터(150,180)로부터 인가되는 제어신호 SL에 따라 입력 클럭 CLKIN의 코스 딜레이를 조정하여 출력클럭 CLKOUT을 생성하는 코스 딜레이라인(161)을 구비한다. 여기서, 입력클럭 CLKIN은 멀티플렉서(120)의 출력신호 MCLK_OUT를 의미하고, 출력클럭 CLKOUT은 내부클럭 INTCLK1을 의미한다.
코스 딜레이라인(161)은 바운더리 스위칭(Boundary Switching) 동작을 수행하지 않으므로 하나의 출력클럭 CLKOUT을 생성하는 단일 지연 라인 구조를 갖는다.
도 4는 도 3의 코스 딜레이라인(161)에 관한 상세 회로도이다. 코스 딜레이라인(161)은 낸드게이트 ND1,ND4,ND7,ND10와, 순차적으로 연결된 복수개의 단위 지연 셀 UDC1~UDC3을 구비한다.
여기서, 낸드게이트 ND1는 입력클럭 CLKIN과 제어신호 SL1를 낸드연산한다. 그리고, 낸드게이트 ND4는 입력클럭 CLKIN과 제어신호 SL2를 낸드연산한다. 또한, 낸드게이트 ND7는 입력클럭 CLKIN과 제어신호 SL3를 낸드연산한다. 낸드게이트 ND2는 전원전압 Vcc과 낸드게이트 ND1의 출력을 낸드연산한다. 낸드게이트 ND3는 전원전압 Vcc과 낸드게이트 ND2의 출력을 낸드연산한다.
그리고, 낸드게이트 ND5는 전원전압 Vcc과 낸드게이트 ND4의 출력을 낸드연산한다. 낸드게이트 ND6는 전원전압 Vcc과 낸드게이트 ND5의 출력을 낸드연산한다. 또한, 낸드게이트 ND8는 전원전압 Vcc과 낸드게이트 ND7의 출력을 낸드연산한다. 낸드게이트 ND9는 전원전압 Vcc 과 낸드게이트 ND8의 출력을 낸드연산한다. 낸드게이트 ND10는 전원전압 Vcc와 낸드게이트 ND9의 출력을 낸드연산하여 출력클럭 CLKOUT을 생성한다.
이러한 구성을 갖는 코스 딜레이라인(161)은 활성화된 단위 지연 셀 UDC1~UDC3의 개수에 따라 지연시간을 차이를 갖는 한 개의 출력클럭 CLKOUT을 생성한다. 즉, 위상비교기(140,190)로부터 위상비교신호 PD_OUT가 출력되고, 쉬프트 레지스터(150)에 왼쪽 쉬프트 신호 SHIFT_L가 활성화되어 입력될 경우, 코스 딜레이 라인(161)은 제어신호 SL와 멀티플렉서(120)의 출력신호 MCLK_OUT에 따라 코스 딜레이 시간을 보정하여 도 5의 타이밍도에서 보는 바와 같이 내부클럭 INTCLK1, INTCLK2을 출력한다.
또한, 도 6에 도시된 바와 같이 위상비교기 및 락검출부(140,190)로부터 파인 루프를 제어하기 위한 쉬프트 신호 SHIFT_R,SHIFT_L가 인가될 경우, 코스 딜레이 이후에 파인 지연부(240,250)의 지연동작을 제어하게 된다.
도 7은 도 2의 파인 지연부(240,250)에 관한 상세 구성도이다.
파인 지연부(240,250)는 파인 딜레이라인(241)과 위상 혼합기(242)를 구비한다. 여기서, 파인 딜레이라인(241)은 쉬프트 레지스터(230,260)로부터 인가되는 제어신호 SL에 따라 출력 클럭 CLKOUT의 파인 딜레이를 조정하여 2개의 출력신호 L1,L2를 생성한다. 그리고, 위상혼합기(242)는 출력신호 L1,L2의 위상을 혼합하여 하나의 출력신호 X를 출력한다.
파인 딜레이라인(241)은 바운더리 스위칭(Boundary Switching) 동작을 수행하므로 두개의 출력신호 L1,L2을 생성하는 듀얼(Dual) 지연 라인 구조를 갖는다.
도 8은 도 7의 파인 지연부(240,250)에 관한 동작을 설명하기 위한 도면이다.
N 파인 딜레이라인(241)을 통과하는 클럭신호는 3단의 단위 지연 셀 UDC을 거쳐 출력되고, N+1 파인 딜레이라인(241)을 통과하는 클럭신호는 4단의 단위 지연 셀 UDC을 거쳐 출력된다.
예를 들어, 위상혼합기(242)로부터 인가되는 가중치(K)가 0이라고 하면 N 파인 딜레이라인(241)을 통과한 클럭신호를 그대로 출력한다. 반면에, 위상검출부(270,280)가 클럭신호의 위상차를 검출한 결과, 출력클럭 CLKOUT의 위상이 외부 클럭 ECLK의 위상보다 앞서는 경우, 혼합기 제어부(290)는 가중치(K)를 점차 증가시키게 된다.
이에 따라, 위상혼합기(242)는 입력단자 IN1,IN2에 인가되는 두 개의 신호 L1,L2 중 입력단자 IN2에 인가되는 클럭 신호 L2의 위상에 근접한 클럭신호 X를 출력하게 된다. 이후에, 가중치(K)가 1이 되면 입력단자 IN2에 인가되는 클럭신호 X 만을 출력한다.
이 상태에서 위상 검출부(270,280)가 클럭신호의 위상차를 검출한 결과, 여전히 출력클럭 CLKOUT의 위상이 외부 클럭 ECLK의 위상보다 앞서는 경우, 혼합기제어부(290)는 현재 위상 혼합기(242)의 입력단자 IN2에 인가되는 클럭신호와 무관하게 N 파인 딜레이라인(241)에서 쉬프트 레프트 동작이 일어나도록 제어한다.
즉, N 파인 딜레이라인(241)에서는 클럭신호를 3단의 단위 지연 셀 UDC을 거쳐 출력하다가 5단의 단위 지연 셀 UDC을 거쳐 출력하게 된다. 이때, 가중치(K)가 1이므로 N+1 파인 딜레이라인(241)으로부터 출력되는 클럭 신호만이 위상 혼합기(242)로부터 출력된다. 따라서, N 파인 딜레이라인(241)에서의 지연량의 변화는 위상 혼합기(300,310)의 출력에 아무런 영향을 미치지 않는다. 이에 따라, 심리스 바운더리 스위칭(Seamless Boundary Switching) 동작이 가능하게 된다.
이와 같이, N 파인 딜레이라인(241)에서 쉬프트 레프트가 발생한 이후에도 출력클럭 CLKOUT에 지연을 증가시킬 필요가 있다면, 가중치(K)를 감소시키면 된다. 이때, 가중치(K)가 감소된다는 것은 입력단자 IN2에 인가되는 클럭신호의 위상으로부터 입력단자 IN1에 인가되는 클럭신호의 위상으로 근접해간다는 의미이므로, 도 8에 나타낸 바와 같이 두 번째 클럭에서 세 번째 클럭쪽으로 출력을 바꾸어가게 된다.
한편, 지연을 감소시키고자 하는 경우에는 위에서 설명한 방법이 역으로 적용됨으로써 달성될 수 있다는 것은 당업자에게 자명한 것이므로 구체적인 설명은 생략하기로 한다.
도 9a 내지 도 9c는 도 2의 딜레이라인 제어부(200)에 관한 상세 회로도 및 클럭파형도이다. 딜레이라인 제어부(200)는 플립플롭 DFF, 낸드게이트 ND11, 전송게이트 T1,T2 및 인버터 IV1,IV2를 구비한다.
여기서, 플립플롭 DFF은 클럭신호 PDEN에 동기하여 위상비교신호 PD_OUT를 위상 제어신호 PUP로 플립플롭시켜 출력한다. 여기서, 위상 제어신호 PUP는 위상비교신호 PD_OUT를 클럭신호 PDEN에 동기하여 샘플링한 신호이다. 위상 제어신호 PUP는 위상비교신호 PD_OUT를 저장하여 필요한 시점에서 사용하기 위해 설정된 신호이다. 즉, 현재의 위상비교신호 PD_OUT와 이전에 입력되어 지연 보정을 위해 사용된 위상비교신호 PD_OUT를 저장하여 위상 제어신호 PUP로 사용하게 된다.
그리고, 낸드게이트 ND11는 보정 인에이블 신호 DCC_EN와 위상 제어신호 PUP를 낸드연산한다. 전송게이트 T1는 위상비교신호 PD_OUT의 상태에 따라 낸드게이트 ND1의 출력을 선택적으로 제어하여 인에이블 신호 EN로 출력한다. 전송게이트 T2는 전송게이트 T1과 상보적으로 스위칭 동작하며, 위상비교신호 PD_OUT의 상태에 따라 인버터 IV1의 출력을 선택적으로 제어하여 인에이블 신호 EN로 출력한다.
도 10은 도 2의 위상비교기(140,190)에 관한 상세 회로도이다.
위상비교기(140,190)는 D-플립플롭 FF과 인버터 IV3를 구비한다. 여기서, D-플립플롭 FF은 라이징 클럭 RCLK에 동기하여 클럭 ICLK1을 플립플롭시켜 위상비교신호 PD_OUT를 출력한다. 그리고, 인버터 IV3는 위상비교신호 PD_OUT를 반전하여 위상비교신호 PD_OUTb를 출력한다.
즉, 라이징 클럭 RCLK과 클럭 ICLK1의 위상이 같을 경우 위상비교신호 PD_OUT를 활성화시켜 출력한다. 반면에, 라이징 클럭 RCLK의 위상이 클럭 ICLK1의 위상보다 앞설 경우 위상비교신호 PD_OUTb를 출력한다.
도 11은 도 2의 락검출부(140,190)에 관한 구성도이다.
락검출부(140,190)는 위상비교기(140,190)의 출력인 위상비교신호 PD_OUTb, 클럭발생기(100)의 출력클럭 CLK를 나타내는 클럭신호 PDEN 및 리셋신호 DLL_RESET에 따라 위상비교기(140,190)의 출력을 샘플링하여 락신호 LOCK_STATE를 출력한다.
도 12는 도 2의 락검출부(140,190)에 관한 상세 회로도이다.
락검출부(140,190)는 복수개의 인버터 IV4~IV10와, PMOS트랜지스터 P1, 복수개의 NMOS트랜지스터 N1~N6, 노아게이트 NOR1, 복수개의 메탈옵션 M1 및 플립플롭 F1,F2을 구비한다.
여기서, 인버터 IV4는 리셋신호 DLL_RESET를 반전하여 리셋신호 RSTb를 출력한다. PMOS트랜지스터 P1는 리셋신호 RSTb에 의해 노드 (A)를 전원전압으로 프리 차지시킨다. 인버터 IV5,IV6로 구성된 래치는 노드 (A)의 신호를 래치하여 출력한다. 인버터 IV7,IV8는 래치 IV5,IV6의 출력을 비반전 지연하여 락신호 LOCK_STATE를 출력한다.
그리고, NMOS트랜지스터 N1,N2는 각각 락신호 LOCK_STATE와 클럭신호 PDEN의 상태에 따라 전원전압을 선택적으로 공급한다. NMOS트랜지스터 N3,N4는 메탈옵션 M1과 노아게이트 NOR1의 출력에 따라 노드 (A)의 신호를 NMOS트랜지스터 N5에 공급한다. NMOS트랜지스터 N5는 위상비교신호 PD_OUTb에 따라 스위칭 동작한다.
클럭 발생부(100)는 각 블럭의 동작 시점을 결정하기 위하여 주기적인 클럭 CLK1~CLK5을 생성한다. 예를 들어, 20주기의 동작을 설정하였다면, 총 20개의 클럭이 1클럭의 차이를 가지고 순차적으로 발생하게 된다. 즉, 클럭신호 PDEN이 CLK3일 경우 3,23,43...등에서 클럭신호 PDEN가 발생하게 되고 클럭신호 PDEN이 CLK17일 경우에는 17,37,57...번째에서 클럭신호 PDEN가 1tCLK의 크기로 발생하게 된다.
따라서, 락검출부(140,190)는 클럭 발생부(100)에서 발생하는 두번째 클럭이 락신호 LOCK_STATE에 인가되고, 이 클럭을 이용하여 위상비교기(140,190)의 값을 샘플링한다. 이때, 첫번째로 샘플링한 값이 로우이고, 다음으로 샘플링한 값이 하이인 조건에서, 즉 라이징 클럭 RCLK의 라이징 엣지를 검출하여 락신호 LOCK_STATE를 발생하게 된다.
이에 따라, 락신호 LOCK_STATE의 활성화 이전에는 프리딜레이라인(160), 포스트딜레이라인(170)을 통해 보정 동작이 수행되고, 락신호 LOCK_STATE의 활성화시 파인지연부(240,250)가 동작하게 된다.
도 13은 도 2의 클럭 발생부(100)에 관한 클럭 파형도이다. 클럭 발생부(100)는 외부클럭 ECLK에 동기하여 일정주기를 가지고 순차적으로 활성화되는 복수개의 클럭 CLK1~CLK5을 생성한다.
도 14a 내지 도 14d는 도 2의 위상 혼합기(300,310)에 관한 상세 구성도이다. 여기서, 도 14a는 위상 혼합기(300,310)에 관한 심볼도이다. 위상혼합기(300,310)는 입력신호 X1,X2를 혼합하여 하나의 출력신호 Y를 출력한다.
도 14b는 위상혼합기(300,310)에 관한 상세 회로도이다. 여기서, 위상혼합기(300,310)는 복수개의 혼합 셀(311,312)과 인버터 IV11를 구비한다.
혼합 셀(311)은 혼합기 제어부(290)로부터 인가되는 복수개의 혼합 제어신호 S1_0~S1_n를 한쪽 단자(S)로 입력받고, 다른 쪽 단자(IN)로 지연 시간이 서로 다른 신호 중 한 신호 X1가 인가된다. 이에 따라, 혼합 셀(311)은 혼합 제어신호 S1이 로우일 경우 하이 임피던스(High-Z) 신호를 출력하고, 혼합 제어신호 S1가 하이일 경우 신호 X1를 반전하여 출력하게 된다.
또한, 혼합 셀(312)은 혼합기 제어부(290)로부터 인가되는 복수개의 혼합 제어신호 S2_0~S2_n를 한쪽 단자(S)로 입력받고, 다른 쪽 단자(IN)로 지연 시간이 서로 다른 신호 중 한 신호 X2가 인가된다. 이에 따라, 혼합 셀(312)은 혼합 제어신호 S2이 로우일 경우 하이 임피던스(High-Z) 신호를 출력하고, 혼합 제어신호 S2가 하이일 경우 신호 X2를 반전하여 출력하게 된다.
도 14c는 도 14b의 혼합 셀(311,312)에 관한 상세 회로도이다.
혼합 셀(311)은 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P2,P3와 NMOS트랜지스터 N7,N8를 구비한다. 여기서, PMOS트랜지스터 P2와 NMOS트랜지스터 N7는 게이트 단자가 입력단자 IN와 연결된다. 그리고, PMOS트랜지스터 P3는 게이트 단자를 통해 혼합 제어신호 Sb가 인가되며, NMOS트랜지스터 N8는 게이트 단자를 통해 혼합 제어신호 S가 인가된다. PMOS트랜지스터 P3와 NMOS트랜지스터 N8는 공통 드레인 단자가 출력단자 OUT와 연결된다.
도 14d는 위상 혼합기(300,310)의 동작을 설명하기 위한 도면이다. 두 개의 입력신호 X1,X2가 출력단자 OUT로 출력될 때, 혼합 제어신호 S에 따라 두 입력신호 X1,X2 사이의 위상을 갖는 출력신호 Y를 출력하게 된다.
도 15a 내지 도 15c는 도 2의 위상 검출부(270,280)에 관한 구성도 및 파형도이다. 여기서, 도 15a는 위상 검출부(270,280)에 관한 심볼도이다.
위상 검출부(270,280)는 단자 b에 입력되는 신호의 위상이 단자 a에 입력되는 신호의 위상보다 앞서는 경우 도 15b에서와 같이 Y 단자를 통해 출력되는 보정 인에이블 신호 DCC_EN를 로우로 출력한다. 반면에, 단자 a에 입력되는 신호의 위상이 단자 b에 입력되는 신호의 위상보다 앞서는 경우 도 15c에서와 같이 Y 단자를 통해 출력되는 보정 인에이블 신호 DCC_EN를 하이로 출력한다.
이러한 구성을 갖는 본 발명의 동작과정을 설명하면 다음과 같다.
본 발명은 프리 딜레이라인(160), 파인 지연부(240), 위상혼합기(300), 딜레이 모델부(210), 위상비교기 및 락검출부(140)의 경로를 거쳐 지연 시간을 증가시키게 된다. 그리고, 동작 초기에 멀티플렉서(120)가 동작한 이후에는 내부 지연클 럭 ICLK1의 라이징 에지가 외부클럭 ECLK이 로우인 구간에 항상 존재하게 되어, 0.5tCK 이하의 지연 보정이 수행된다.
이에 따라, 프리 딜레이라인(160)은 다음 외부클럭 ECLK의 라이징 에지 부분에 내부 지연클럭 ICLK1의 라이징 에지를 동기시키기 위해 지연시간을 증가시키게 된다. 따라서, 위상비교기 및 락검출부(140,190)는 이러한 지연시간을 증가시키기 위한 쉬프트 신호 SHIFT_R,SHIFT_L를 쉬프트 레지스터(150,180)에 동시에 인가한다.
이후에, 본 발명은 포스트 딜레이라인(170), 파인 지연부(250), 위상혼합기(310), 딜레이 모델부(220), 위상비교기 및 락검출부(190)의 경로를 거쳐 지연 시간을 증가시키게 된다. 이러한 프리 딜레이라인(160)과 포스트 딜레이라인(170)은 외부클럭 ECLK의 라이징 에지와 내부클럭 INT_CLK의 라이징 에지가 동기될 때까지 지연 시간을 보정하게 된다. 따라서, 외부클럭 ECLK의 라이징 에지와 내부클럭 INT_CLK의 라이징 에지가 동기되면, 락검출부(140)는 락신호 LOCK_STATE를 발생하여 딜레이 라인 제어부(200)에 출력하고, 프리 딜레이라인(150)과 포스트 딜레이라인(160)의 동작이 중지된다. 그 이후에는 쉬프트 레지스터(230,260)의 제어에 따라 파인 지연부(240,250)의 지연시간을 조정하게 된다.
이어서, 파인 지연부(240,250)의 지연 동작이 완료된 이후에 외부클럭 ECLK과 내부클럭 INT_CLK의 라이징 클럭 RCLK이 파인 지연부(240,250)의 오차만큼 발생하게 되면 보정 인에이블 신호 DCC_EN를 활성화시킨다. 듀티 사이클 보정이 수행되면 딜레이라인 제어부(200)에서 추가적인 딜레이 라인 선택 회로가 동작하게 된 다. 그리고, 듀티 사이클 보정 이후에 딜레이 보정을 수행할 경우 라이징 클럭 RCLK과 폴링클럭 FCLK의 믹싱된 신호에 의해 비교 동작을 수행하도록 한다.
이때, 딜레이라인 제어부(200)는 파인 지연부(240)와 파인 지연부(250)의 보정 동작이 따로 수행될 수 있도록 도 3에서와 같이 인에이블 신호 EN를 제어하도록 한다. 이에 따라, 라이징클럭 RCLK과 폴링클럭 FCLK의 위상 비교에 의해 결정되는 인에이블 신호 EN의 활성화 여부에 따라 파인 지연부(240)와 파인 지연부(250) 중 선택된 하나의 지연부만 지연 보정 동작을 수행하도록 한다.
즉, 딜레이라인 제어부(200)는 듀티 사이클 보정(Duty Cycle Correction;DCC)을 위한 보정 인에이블 신호 DCC_EN가 활성화된 이후에 지연 보정 정보를 입력받게 된다. 이때, 듀티 사이클 보정 동작이 수행되면, 위상비교기 및 락검출부(190)와 딜레이 모델부(220)의 동작이 중지되고, 위상비교기(140)의 비교 결과값으로 파인 지연부(240,250)의 보정 동작을 수행하게 된다.
따라서, 도 9b에 도시된 바와 같이 라이징 클럭 RCLK가 폴링클럭 FCLK 보다 느리게 되어 지연량을 증가시키고자 할 경우, 라이징 클럭 RCLK의 루프(Loop)를 선택하게 된다. 반대로, 라이징 클럭 RCLK가 폴링클럭 FCLK 보다 빠르게 되어 지연량을 감소시키고자 할 경우, 폴링클럭 FCLK의 루프를 선택하게 된다. 또한, 라이징 클럭 RCLK과 폴링클럭 FCLK의 위상관계가 정확하지 않을 경우 라이징 클럭 RCLK의 루프를 우선적으로 선택하여 제어하게 된다.
이에 따라, 딜레이라인 제어부(200)는 클럭의 위상 관계를 고려하기 때문에 외부 전원의 변화에 의해 라이징클럭 RCLK과 폴링클럭 FCLK의 라이징 에지가 변화 되는 경우, 두 클럭의 라이징 에지가 서로 일치할 수 있도록 하는 보정 동작을 수행함으로써 폴링에지를 믹싱하기 위한 위상 혼합기(300,310)의 성능을 최대로 유지할 수 있도록 한다.
본 발명은 클럭버퍼(110,111)를 통해 외부클럭 ECLK의 듀티 에러를 그대로 반영하는 하나의 라이징 클럭 RCLK을 생성하고, 이 라이징클럭 RCLK과 정 반대의 듀티를 갖는 폴링클럭 FCLK을 생성하되, 이 폴링클럭 FCLK의 상승에지는 외부클럭 ECLK과 정확히 일치하도록 한다. 이에 따라, 두 클럭 RCLK,FCLK은 모두 상향에지가 외부클럭 ECLK과 동위상을 가지게 되고 하강에지는 외부클럭 ECLK의 듀티 에러에 따라 서로 다른 위상을 갖게 된다. 따라서, 정확히 50%의 듀티 사이클을 갖는 내부클럭 INT_CLK을 생성하기 위해 이들 두 클럭 RCLK,FCLK의 하향에지가 갖는 위상의 중간 위상을 취하게 된다.
즉, 본 발명은 지터의 발생을 줄이기 위해 정위상의 라이징클럭 RCLK과 반대 위상의 폴링클럭 FCLK의 위상차를 이용하여 서로 배타적으로 보정하고, 두 클럭의 위상의 차이가 항상 파인 지연부(240,250)의 지연시간 만큼 차이를 유지하도록 하여 듀티 사이클 보정 성능을 최대로 유지할 수 있도록 한다.
본 발명의 딜레이 라인에서 발생하는 지터가 40㎰라고 한다면, 두 딜레이 라인에서 지연시간을 업데이트시키는 타이밍을 서로 상이하게 제어하도록 하여 지터 퍼포먼스를 20㎰로 줄일 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명은 디지탈 타입의 지연 고정 루프에서 듀티 사이클 보정을 수행하고, 외부 전원의 노이즈에 영향을 받지 않도록 하며, 딜레이 라인 자체에서 발생하는 내부 지연 고정 루프의 지터를 반으로 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (17)

  1. 위상비교신호에 따라 정반대의 위상을 갖는 라이징클럭과 폴링클럭 중 하나를 선택하여 출력하는 멀티플렉싱부;
    상기 위상비교신호에 따라 상기 멀티플렉싱부의 출력클럭을 일정시간 지연시켜 제 1내부클럭을 생성하고, 상기 제 1내부클럭을 일정시간 지연시켜 상기 제 1내부클럭과 반대 위상을 갖는 제 2내부클럭을 생성하는 제 1딜레이라인부;
    듀티 사이클 보정 동작의 진입시 상기 라이징클럭과 상기 폴링클럭의 위상차에 따라 활성화 상태가 제어되는 인에이블 신호를 출력하는 딜레이라인 제어부;
    상기 인에이블 신호의 활성화 상태에 따라 상기 제 1내부클럭과 상기 제 2내부클럭을 서로 다른 타이밍으로 제어하고 일정시간 지연시켜 서로 다른 지연 시간차를 갖는 제 1클럭과 제 2클럭을 출력하는 제 2딜레이라인부;
    상기 제 1클럭과 상기 제 2클럭의 위상을 비교하여 그 결과에 따라 가중치를 결정하고, 상기 가중치에 따라 상기 제 1클럭과 상기 제 2클럭의 위상을 혼합하여 내부클럭을 생성하는 위상 제어수단; 및
    상기 내부클럭과 상기 라이징클럭의 위상을 비교하여 상기 위상비교신호를 출력하고, 상기 제 1딜레이라인부와 상기 제 2딜레이라인부의 동작 시점을 제어하는 락신호를 출력하는 위상 비교수단을 구비함을 특징으로 하는 지연 동기 루프.
  2. 제 1항에 있어서, 상기 라이징클럭과 상기 폴링클럭의 상승에지는 외부클럭과 동위상을 가지며, 상기 제 1딜레이라인과 상기 제 2딜레이라인은 상기 라이징클럭과 상기 폴링클럭의 하강에지의 중간 위상 값에 따라 상기 내부클럭을 생성하도록 제어함을 특징으로 하는 지연 동기 루프.
  3. 제 1항에 있어서, 상기 멀티플렉싱부는
    외부클럭의 라이징 에지에 활성화되는 라이징 클럭을 생성하는 제 1버퍼;
    상기 외부클럭의 폴링 에지에 활성화되는 폴링 클럭을 생성하는 제 2버퍼;
    상기 위상비교신호에 따라 상기 라이징클럭과 상기 폴링클럭 중 하나를 선택하기 위한 선택신호를 출력하는 멀티플렉서 제어부; 및
    상기 선택신호에 따라 상기 라이징클럭과 상기 폴링클럭 중 하나를 선택하는 멀티플렉서를 구비함을 특징으로 하는 지연 동기 루프.
  4. 제 1항에 있어서, 상기 제 1딜레이라인부는
    제 1위상비교신호에 따라 지연량을 조절하는 제 1쉬프트 제어신호를 출력하는 제 1쉬프트 레지스터;
    상기 제 1쉬프트 제어신호에 따라 상기 멀티플렉싱부의 출력클럭을 일정시간 지연시켜 상기 제 1내부클럭을 출력하는 프리 딜레이라인;
    제 2위상비교신호에 따라 지연량을 조절하는 제 2쉬프트 제어신호를 출력하는 제 2쉬프트 레지스터; 및
    상기 제 1쉬프트 제어신호와 상기 제 2쉬프트 제어신호에 따라 상기 제 1내부클럭의 반전신호를 일정시간 지연시켜 상기 제 2내부클럭을 출력하는 포스트 딜레이라인을 구비함을 특징으로 하는 지연 동기 루프.
  5. 제 4항에 있어서, 상기 제 1쉬프트 제어신호는 상기 프리 딜레이라인과 상기 포스트 딜레이라인에 동시에 인가됨을 특징으로 하는 지연 동기 루프.
  6. 제 4항에 있어서, 상기 프리 딜레이라인과 상기 포스트 딜레이라인 각각은
    순차적으로 연결된 복수개의 단위 지연 셀을 구비하고, 활성화된 상기 단위 지연 셀의 개수에 따라 지연 시간차를 갖는 하나의 신호를 생성하는 코스 딜레이라인을 구비함을 특징으로 하는 지연 동기 루프.
  7. 제 1항에 있어서, 상기 제 2딜레이라인부는
    상기 위상 비교수단의 제 1위상비교신호와 상기 인에이블 신호에 따라 지연량을 조절하는 제 3쉬프트 제어신호를 출력하는 제 3쉬프트 레지스터;
    상기 제 3쉬프트 제어신호에 따라 상기 제 1내부클럭을 소정시간 지연시켜 상기 제 1클럭을 출력하는 제 1파인지연부;
    상기 위상 비교수단의 제 2위상비교신호와 상기 인에이블 신호에 따라 지연량을 조절하는 제 4쉬프트 제어신호를 출력하는 제 4쉬프트 레지스터; 및
    상기 제 4쉬프트 제어신호에 따라 상기 제 2내부클럭을 소정시간 지연시켜 상기 제 2클럭을 출력하는 제 2파인지연부를 구비함을 특징으로 하는 지연 동기 루프.
  8. 제 7항에 있어서, 상기 딜레이라인 제어부는 상기 락신호의 활성화시 상기 제 1딜레이라인부의 동작을 중지시키고, 상기 듀티 사이클 보정 동작의 진입시 상기 제 1파인지연부와 상기 제 2파인지연부 중 어느 하나가 선택됨을 특징으로 하는 지연 동기 루프.
  9. 제 7항에 있어서, 상기 제 1파인지연부와 상기 제 2파인지연부 각각은
    순차적으로 연결된 복수개의 단위 지연 셀을 구비하고, 활성화된 상기 단위 지연 셀의 개수에 따라 지연 시간차를 갖는 두 개의 신호를 출력하는 파인 딜레이 라인; 및
    상기 두 개의 신호의 위상을 혼합하여 하나의 신호를 출력하는 위상 혼합기 를 구비함을 특징으로 하는 지연 동기 루프.
  10. 제 9항에 있어서, 상기 파인 딜레이라인은
    상기 복수개의 단위 지연 셀을 구비하고, 상기 제 1내부클럭을 입력받아 N개의 활성화된 단위 지연 셀을 통과시키는 제 1파인 지연 라인부; 및
    상기 복수개의 단위 지연 셀을 구비하고, 상기 제 2내부클럭을 입력받아 N+1개의 활성화된 단위 지연 셀을 통과시키는 제 2파인 지연 라인부를 구비함을 특징으로 하는 지연 동기 루프.
  11. 제 1항에 있어서, 상기 딜레이라인 제어부는
    상기 듀티 사이클 보정 동작의 진입시 지연량을 증가시킬 경우 상기 라이징클럭의 지연 루프를 선택하고, 상기 지연량을 감소시킬 경우 상기 폴링클럭의 지연 루프를 선택하는 선택수단을 구비함을 특징으로 하는 지연 동기 루프.
  12. 제 1항에 있어서, 상기 위상 제어수단은
    상기 제 1클럭과 상기 제 2클럭의 위상을 비교하여 상기 딜레이라인 제어부에 출력하는 제 1위상검출부;
    상기 제 1클럭과 상기 제 2클럭의 반전클럭을 입력받아 위상 감지신호를 생성하는 제 2위상검출부;
    상기 위상감지신호에 따라 복수개의 가중치를 결정하여 출력하는 혼합기 제어부; 및
    상기 제 1클럭과 상기 제 2클럭에 상기 가중치를 적용하여 상기 내부클럭을 생성하는 제 1위상혼합기; 및
    상기 제 1클럭과 상기 제 2클럭에 상기 제 1위상혼합기와 상반된 상기 가중치를 적용하여 듀티가 조정된 제 3내부클럭을 생성하는 제 2위상혼합기를 구비함을 특징으로 하는 지연 고정 루프.
  13. 제 12항에 있어서, 상기 제 1위상혼합기와 상기 제 2위상혼합기 각각은
    상기 혼합기 제어부의 출력에 따라 상기 제 2딜레이라인부의 상기 제 1클럭을 하이 임피던스 상태로 출력하거나 반전하여 출력하는 복수개의 제 1혼합 셀;
    상기 혼합기 제어부의 출력에 따라 상기 제 2딜레이라인부의 상기 제 2클럭을 하이 임피던스 상태로 출력하거나 반전하여 출력하는 복수개의 제 2혼합 셀; 및
    상기 복수개의 제 1혼합 셀과 상기 복수개의 제 2혼합 셀의 출력을 반전하는 인버터를 구비함을 특징으로 하는 지연 고정 루프.
  14. 제 1항에 있어서, 상기 위상 비교수단은
    상기 내부클럭과 상기 외부클럭의 시간 차이를 보상한 제 3클럭을 생성하는 제 1딜레이 모델부;
    상기 제 3클럭과 상기 라이징클럭의 위상을 비교하여 제 1위상비교신호를 출력하고, 상기 듀티 사이클 보정 동작의 진입시 상기 제 2딜레이라인부의 지연 동작을 제어하는 상기 락신호를 출력하는 제 1위상비교기 및 락검출부;
    상기 내부클럭과 서로 다른 타이밍에 동작하는 제 3내부클럭과 상기 외부클럭의 시간 차이를 보상한 제 4클럭을 생성하는 제 2딜레이 모델부; 및
    상기 제 4클럭과 상기 라이징클럭의 위상을 비교하여 제 2위상비교신호를 출력하고, 상기 듀티 사이클 보정 동작의 진입시 상기 락신호를 출력하는 제 2위상비교기 및 락검출부를 구비함을 특징으로 하는 지연 고정 루프.
  15. 제 14항에 있어서, 상기 제 1위상비교기와 상기 제 2위상비교기는
    상기 외부클럭에 동기하여 상기 제 3클럭 또는 상기 제 4클럭을 플롭플롭시켜 상기 위상비교신호를 출력하는 D-플립플롭을 구비함을 특징으로 하는 지연 고정 루프.
  16. 제 1항에 있어서, 상기 위상비교수단은 상기 제 1내부클럭과 상기 제 2내부 클럭의 라이징 에지와 외부클럭의 라이징에지가 동기되는 시점에서 상기 락신호를 활성화시킴을 특징으로 하는 지연 고정 루프.
  17. 제 1항에 있어서, 상기 위상비교수단은
    상기 내부클럭과 상기 라이징클럭의 위상을 비교하여 상기 위상비교신호를 출력하고, 상기 제 1딜레이라인부와 상기 제 2딜레이라인부의 동작 시점을 제어하는 락신호를 출력하는 위상 비교수단을 구비함을 특징으로 하는 지연 동기 루프.
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