TW378330B - Semiconductor memory device - Google Patents

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TW378330B
TW378330B TW087108643A TW87108643A TW378330B TW 378330 B TW378330 B TW 378330B TW 087108643 A TW087108643 A TW 087108643A TW 87108643 A TW87108643 A TW 87108643A TW 378330 B TW378330 B TW 378330B
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semiconductor memory
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Sinya Fujioka
Masao Taguti
Takayuki Nagasawa
Yasuharu Satou
Takaaki Suzuki
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Description

經濟部中央標準局員工消費合作杜印袋 A7 _____B7_五、發明説明（1 ) 本發明乃有關一般半導體記憶裝置，更詳言之，係有 關於可與時鐘脈衝同步作動之半導體記憶裝置。 隨著 CPU之高速化，DRAM(dynamic random access memory)等半導體記憶裝置即被要求應以更高頻率進行 資料信號之輸入出，而謀圖資料轉送之高速化。其為因應 此種要求之半導體記憶裝置，SDRAM (Synchronous dynamic random access memory)乃可同步時鐘脈衝信號 以實現高速動作。 第1圖為DRAM之記憶單元周邊電路構造例示圖。第1 圖之電路係含有：電容量501、NMOS電晶體502〜512、 PMOS電晶體513、PMOS電晶體521、522及>0^03電晶體523 、524。其中，PMOS'電晶體521、522與NMOS電晶體523 、524則構成感測放大器520。 為記憶單元之電容量501係存有一位元之情報。而當 選擇副字線選擇信SW時，為單位闡之NMOS電晶體502即 導通，電容量501之資料則被讀出於位線BL。此時位線變 換信號BLTI呈HIGH、NMOS電晶體503、504處於導通狀 態。另，位線變換信號BLTO則呈LOW、NMOS電晶體505 、506處於非導通狀態。因此位線BL及/BL之資料藉NMOS 電晶體被讀入於感測放大器520。該感測放大器520係因感 測放大器驅動信號SA1、SA2之活性化及電晶體體5 13、512 之導通而作動，共放大位線BL及/BL之資料則當列線選擇 信號CL被選擇時，介由為列閘之NMOS電晶體510、511而 被讀出於資料總線DB及/DB。 (請先鬩讀背面之注意事項再填寫本頁) :裝- -50 .線 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） 4 A 7 B7 五、發明説明（2 ) 又欲導入資料時，則經上述讀出時之相反順序，可將 資料總線DB及/DB.之資料記憶於電容量501。 第2圖為DRAM之資料讀出動作說明時間圖。 如第2圖所示，進行資料讀出時，當作賦與DRAM之 指令乃依序輸入對位線BL及/BL可予先充電至所定電壓之 予先充電指令（PRE)、行存取所需之/RAS指令（R )、及列 存取所需之/CAS指令（C )。 以下即參照第1圖及第2圖說明資料讀出時之時機控制 情形。 當輸入/RAS指令時，位線變換信號BLTO即呈 LOWCBUTI貝|J呈mcm)、僅有位線BL·及/BL·與感測放大器 520連接。與此同時，亦將第1圖之予先充電信號PR降低 為LOW以解除位線BL之重設狀態。之後再使主字線選擇 信號MW呈HIGH及副字線選擇信號SW呈HIGH以選擇特定 字線。並藉此令NMOS電晶體502導通而讀出電容量501之 資料於位線BL。且如第2圖所示.，當主字線選擇信號MW 及副字線選擇信號SW變為HIGH之時機，於位線BL現出 資料。 經"部中央標隼局員工消費合作社印製 其次為驅動感測放大器520，感測放大器驅動信號SA1 、SA2即呈活性。使NMOS電晶體5 12及PMOS電晶體513 導通。並如第2圖所示，藉驅動感測放大器520而可放大位 線BL及/BL之資料及使其振幅增大。 且在振幅增大時，對應/CAS指令該列線選擇信號CL 即呈HIGH以選擇特定之列，被選擇之列之NMOS電晶體 5 本紙張·尺度適用中國國家標準（CNS ) A4规格（210X 297公釐） 經濟部中央標準局負工消費合作社印繁 A7 一 —_-_____ B7 五、發明説明（3 ) 5 10、5 11 (列閘）即導通’資料乃被讀出於資料總線及/db 。而被讀出於資料總線DB及/DB之資料又由DRAM以資料 “號DQ予以輸出，並進行4位之連續之資料讀出。 當輸入手先充電指令時，以適當時機該予先充電信號 即變為HIGH、NMOS電晶體507〜509隨之導通，位線BL 及/BL即被予先充電呈所定電位vpR。且藉此如第2圖所示 ，位線BL及/BL被重設以準備應付其次/ras指令所對應之 資料讀出。 上述構成之DRAM在進行連續讀出同一行地址（同一 字線）之資料時，藉依序選擇不同之列，而可依序讀出不 同列地址之資料。第i圖所示感測放大器52〇係對應多數列 各別所設者，且這些多數感測放大器52〇及容納有同一行 址但不同列地址之資料。因此可依序選擇不同列以讀出已 被容納於感測放大！^20之資料，並連續進行資料讀出。 然欲讀出不同行地址（不同字線）之資料時（即頁面錯 _時），則需要將從該字線所選擇記憶單元之資料重新讀 出於位線BL及/BL。且為將新資料於位線BL&/BL讀出之 。又需將位線BL及/BL加以予先充電。因此在讀出某行地 址貝料後再讀出不同行地址資料時，如第2圖所示被讀出 之資料間會產生頗大時間間距。在第2圖之動作例，在讀 出不同行地址之間即有1〇時鐘脈衝之間隔。 此種在讀出不同行地址時資料間所產生之頗大時間間 距，即成欲實現高速資料讀出動作時之阻礙原因。 欲自-個觸排連紋讀出不同行地址時，乃可考慮將行 本紙張尺度適用f關家縣（CNS) (諳先閔讀背面之注意事項-再填寫本頁) ^ 裝.
、1T 叫線 » mf I -. A7 五、 發明説明（4 存取予以流水線化，在上诚 攻 达之S知dram，雖藉列存取之 机水線化可連續讀出列地 貝枓，雖尚未進行行存取之流 經濟部中央標準局員工消费合作社印製 :行地址之輪入至資料輸出分成第—段之指令解碼及 二' 路動作’第二段之感測放大動作，及第三段之資料 輸出動作加以考量，則A推 _ /1 ㈣進仃仃系之流水線動作及須先實=一行存取之第i動作。並於第-行存取開始第二段 —作時開始第二行存取之第—段動作，且該第—行存取進 订第動作時實行第二行存取之第二段動作及第三行存 取之第-段動作。而如是，在各動作循環對於不同行存取 並行實施第一段，第-鉛芬哲一仅 弟一#又及第二I又動作，即可實現行系之 流水線動作。 然在習知之DRAM，欲自同一行地址連續讀出多數列 地址時，乃使脈衝串長呈可變化。即將連續讀出之資料數 目作為脈衝串長予以設定模態，並自連續列地址讀出脈衝 串長所指示數目之資料。此時，為存取連續列地址資料而 感測放大器在作動期間，亦即上述第二段之感測放大動作 期間，藉設定模態之脈衝串長而可使之變化。 一如此由模態設定即能使第二段動作期間變化，就無法 實行整齊不亂之流水線動作。即自記憶控制器視之，乃無 法將/RAS才曰令（或激活指令）以_定間隔予以連續輸入。又 同樣，對應脈衝串長亦須變化予先充電指令之輸入時機， 致難以實現行系之流水線化動作。 爰是本發明係以提供一種在存取不同行地址時，藉 本纸浪尺度適用中Ϊ1Γ家標準（CNS) A4規格（2i0x·^^· IJ—^ ------裝— - *"、 (讀先閱讀背面之注意事碩苒填寫本頁}
、1T •Τ 線 --->--- • In I- HI 1 »1 ·
經浐部中央榀隼局负工消費4'作=fi卬製 五、發明説明（5 ) 施行地址之流水線動作，而可進行高速存取之半導體記憶 裝置為目的。 本發明之半導體記憶裝置之特徵係在於具有；一將對 應被選擇字線之記憶單元資料介由位線予以收取並保存之 多數感測放大器，一藉對應列地址可同時選擇多數列閘並 自所選擇感測放大器讀出多位元並行資料之列解碼器，一 將並行資.料變換成連續資料之資料變換部件，及一自產生 選擇字線所需之行存取信號再經第一延遲時間後，才產生 内部予先充電信號以進行重設位線及多數感測放大器之予 先充電信號產生部件。 在上述發明，如發行地址輸入至資料輸出分成第一段 之指令解碼及周邊電路動作，第二級之感測放大動作，及 第三段之資料輸出動作加以考量，則不管脈衝串長乃可使 第二段之感測放大動作期間呈一定。即，為一齊啟開多數 列閘並行讀出資料則僅於固定期間驅動感測放大器就可。 藉此，即可不管脈衝串長而使第二段之感測放大動作呈一 定，以實行整齊不满L之行系流水線動作。又，使用者自外 部任意設定予Μ電時機時，這種任意性可能構成擾亂流 水線動作之要因，但在本發明乃可藉内部予先充電信號進 行重設動作而消除此種要I又，更變成可在剛自感測放 大“出資料之後以最適當時機進行予以充電，故能實現 、接近感;I丨放大H之動作能力極限之高速循環讀出資料。 …本發明又以其資料變換部件對應脈衝串長信號可選擇 並订資料中之所定數位元以連續資料加以輸出為特徵 — Jill.--I--^裝----^---訂------^線 (諳先閱讀背面之注意事碩寫本頁) Α7 Β7 經濟部中央標準局t貝工消費合作社印製 五、發明説明（6 此可一邊進行整劑不亂之行系流水線動作一邊隨著不同脈 衝串長之設定而讀出資料。 又本發明對應一次行存取係自感測放大器並行讀出多 數=貝料，並變換為連續資料輸出半導體記憶裝置外部，故 可實現連續不斷之資料輪出。 又本發明係以將行存取命令及列存取命令湊成一字組 輸入於半導體記憶裝置為特徵，因此對應行存取之縮短可 使命令輸入之時間間距縮短。例如可將該行存取命令及列 存取命令分別對應連續兩個時鐘脈衝予以輸入。 又本發明係以將行存取命令及列存取命令湊成一字組 輸入於半導體記憶裝置為特徵，因此對應行存取縮短可使 命令輸入之時間間距縮短。例如可將該行存取命令及列存 取命令分別對應連續兩個時鐘脈衝予以輸入。 又本發明係以其予先充電信號產生部份自感測放大器 剛讀出特徵。故可藉對於感測放大器在存取資料直後自動 予先充電，致可將行存取間距縮短至最大限度。 在本發S ’其T先充電信號產生部件乃可使用能使 信號僅延遲第-延遲時間之延遲元件列，以單純電路構造 形成予先充信號產生部份。 又本發明係以將其感測放大器分成多數感測放大組且 =對所選擇感測放大組之感測放大器進行行存取動作為特 =故，藉由須要驅動之感測放大器數變少而可減輸存取 =所需之控制信號負載以實現高速信號切換，並對應行 存取之時間間距之縮短而達成高速信控 J---：丨~:裝----Γ---訂------^ 線 (諳先閔讀背面之注意事項苒填寫本頁) 9 經濟部中央猱準而只工消费合作社卬^ ———________ _____ B7 五、發明説明（7 ) 一 又本發明係以含有分別對應多數感測放大器組各別之 予解碼器，且在行存取時僅對所選擇感測放大器組將字解 碼器被選擇之記憶單元連接於位線為特徵。因此，藉每感 測放大器組的設字解碼器，而可減輕行存取動作所需之字 選擇信號負載，並達成對應行存取間之時間間隔縮短之高 速字選擇信號控制_。 又本發明更以含有分別對應多數各個感測放大組之位 線變換l號產生部件，並該位線變換信號產生部份僅對於 行存取時所選擇感測放大組將位線連接於感測放大器為特 徵。因此藉各個感測放大組設以位線變換信號產生部件， 而可減輕行存取動作所需位線變換信號之頁載，以達成對 應订存取之時間間距縮短之高速位線變換信號控制。 又本發明亦以更含有分別對應多數之各個感測放大組 之感測放大盗驅動信號產生部件，並該感測放大器驅動信 號產生部件僅對行存取時所選擇之感測放大器組進行驅動 為特徵目此，藉每—感測放大器組均設感測放大器驅動 2號產生部件而可減輕行存取動作所需之感測放大器驅動 仏號之負載，以達成對應行存取之時間間距縮短之高速感 測放大器驅動信號控制。 又本發明之半導體記憶裝置更含有多數解排，且各觸 排句-有上述§己憶單元，上述感測放大器及上述位線，並 在各個觸排各自内部該感測放大器被分成為多數感測放大 器組為特徵。因此，本發明之半導體記憶裝置乃是由多數 解排予以構成。 本纸張尺度適扣中國國 A4規格（2丨〇x 297公釐） .1!!丨:裝—丨~Γ---訂------Γ 線 (諳先閱讀背面之：这意事碩再填寫本頁) 10 經濟部中央標準局員工消費合作社印製 A7 ' __________B7_._ . 五、發明説明（8 ) 又本發明亦以含有每多數感測放大器組才設之一位線 變換信號產生部份為特徵。因此，比及各個感測放大器組 均設有位線變換信號產生部件更可削減半導體記憶裝置之 晶片面積。 又本發明尚以在連續輸入行存取命令時，自記憶單元 資料出現於位線，該感測放大器即放大資料，然後以同一 週期連續反覆不致中斷位線及感測放大器被重設為止之前 之一連串動作為特徵。因此，由於可進行有關行存取之適 合流水線動作構造之流水線動作，致能以接近於感測放大 器動作能力極限之高速循環，繼續不斷地進行連續行存取 動作。 -,、Μ Ί不何貝 · 凟出於資料總線之直接感測放大電路為特徵。因此，位 之電位水準不致因讀出動作而有所變動，致可將予先充 位線之時機予以加速，並進行高速化動作循環。 又本發明亦以可將行地址與列地址以相同自外 入時鐘脈衝信號之時機加以收取為特徵。因此， 衝頻率設成較低’亦可將自行存取命令;:時 俤持於一定。 貝科之時^ 圖示之簡單說明 第1圖為DRAM之記憶單元周邊電 路圖。 ^之一例示1 第2圖為DRAM之資料讀出動作之說明時。 第3圖為本發明之DRAM方塊圖。
(諳先g讀背面之注意事項再填寫本頁}
A7 B7 五、 經濟部中央標準局員工消費合作社印製 發明説明（9 第4圖為本發明DRAM之動作模式顯示圖。 第5A〜5C圖為感測放大器動作循環與激活指令act 輪入間距TRC之關係顯示圖。 第6圖為第3圖DRAM之藉自已予先充電而可高速化行 存取之說明時機圖。 第7圖為第3圖之PRE產生部件之構造顯示電路圖。 第8圖為第3圖之字組指令解碼器之構造圖。 第9圖為第8圖之指令閂鎖.解碼器之構造圖。 第10圖為第9圖之指令解碼器構造圖。 第11圖為第8圖之指令字組解碼器之動作顯示時機圖 〇 第12 A圖為第9圖之閂鎖構造圖。 第12B圖為閂鎖動作時機顯示圖。 第13圖為第3圖DRAM之列存取動作顯示時機圖。 第14圖為將自磁心電路中之感測放大器所讀出並行資 料介由整體資料總線及讀出緩衝器予以轉送至變換部件之 情形顯示模式圖》 第15圖為第3圖之變換部件構造圖。 第16圖為電平移位器電路之構造顯示圖。 第17圖為第15圖之選擇器控制部件之構造顯示圖。 第18A〜18C圊為脈衝串長為1>2,4時選擇器電路之選 擇器開關之選擇方法顯示圖。 第19圖為第3圖之字解瑪器及含有1/4解碼器之字線選 擇電路之電路圖。 Μ氏張尺賴财關家標卒（CNS〉 : | ,裝 J : 訂 ^線 _, (讀先閱讀背面之注意事項^^寫本頁) 12 五、發明説明（1〇 ) A7 B7 第20圖為含有第3圖之BLT解碼器之位線變換信號產 生電路之電路圖。 第21圖為含有第3圖之S A產生部件之感測放大器驅動 信號產生電路之電路圖。 第22圖為對於多數感測放大器組予以配設副blt產生 電路之顯示圖。 第23圖為第22圖之副BLT產生電路之電路構造顯示圖。 第24圖為本發明DRAM之晶片構造顯示圖。 第25圖為第24圖之單元陣列組一之構造顯示圖。 第26號為直接感測放大方式之資料讀出/資料寫入說明 第27Α〜27Β圖為將字線.選擇信號s w，列線選擇信號 CL及位線BL與/BL信號之時機，就變換列閘方式及直接 感測放A方式予以顯示之時機圖。 第28A〜28B圖為將時鐘脈衝頻率予以降低時所產生 問題之說明第2 9圖為將激活指令a c τ及讀出指令rd同時 輸入時之時機圖。 第30圖為本發明DRAMi另一構造例顯示圖。 第31圖為變換部份之另一實施例構造顯示圖。 第32圖為脈衝串長BL分別為1，2,4時之各開M之狀態 顯示圖。. 〜 第33圖為第一及第二寄存器之動作時機顯示圖。 第34圖為脈衝串長肛為4時之自4位元—2位元變換電 路直到閂鎖&電平移位電路之動作時機顯示圖。 、 第35A〜35B圖為脈衝串長為u，辦之啊固控制時 《諳先閱讀背面之注意事項再填寫本頁)
13 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（Η 衝信號及2個輸出控制時鐘脈衝信號之動作狀態顯示圖。 第3 6Α圖為第31圖之延遲觸發器dff之構造例電路顯 示圖。 第36B圖為第36A之動作顯示時機圖。 第37A圖為第31A圖之輸出緩衝器構造例電路顯示圖 〇 .第37B圖為第37圖之動作顯示時間圖。 第38圖為第31圖所示閂鎖&電平>移位電路之構造例電 路顯示圖。 以下即參照所添附圖示詳細說明本發明之實施例。 第3圖為本發明DRAM之方塊圖。 第3圖之DRAM10係具有：多數輸入緩衝器丨〗，字組 指令解碼器12，RAS產生部件13，PRE產生部份14，控制 部件15，預解碼器16，字解碼器18，bLT解碼器19 ,从產 生部件20，1/4解碼器21，CAS產生部件22，控制部件23 ，預解碼器24，列解碼器25 ,磁心電路26 , RB產生部件27 。讀出緩衝器28，變換部件29 ,輸出緩衝器3〇，及模態突 存器3 1。 、〜 茲就第3圖DRAM10之資料讀出動作，先說明其與一 般DRAM相同之基本動作部份。 時鐘脈衝信號，控制信號及地址信號係自DRami〇外 部輸入於輪入緩衝器U。其令，時鐘脈衝信號為同步控制 DRAM10之動作而被供&DRAM1〇内各構成元件。控制信 號則在字組指令解碼器12予以解碼，並對應其解碼 (諳先閱讀背面之注意事項再填寫本頁) ； ;裝 _ ^ ..訂------：線一：--- .. 1 - . - 14
A7 B7 五、 發明説明（12 碼結果控制RAS產生部件13及CAS產生部件22。又地 址信號乃被供給行地址系之預解碼器16及列地址及之預 解碼器24。 RAS產生部件13被輸人與習知/RAS信號相對應之 是為控制信號之激活指令ACT時，即產生内部RAs信號 SZ該RAS產生部件13係為輸入更新指令時在内部 繼績產生信號RAS以實行更新動作所需者，並於激活指 令ACT輸入時單發產生信號RASZ。該信號rasz為指 令將記憶單元之資料寫人感測放大器之信號，且被提供給 控制部件15。當該控制部件15接受信號RAsz時，即控 制SA產生部件2〇俾使以適當時機產生感測放大驅動信 f SA1、SA2。又1/4解碼器21則是在習知已有之分級 字解碼方式巾，自被選擇主字解碼器從屬之4個副字解碼 器之選出一個副字解碼器所需之解碼器。 經济部中央i?:準而负工消贽合作社卬製 (諳先閔讀背面之注意事項再填寫本頁j _該行地址系之預解碼器16乃可將所提供之行提供之 订地址予間鎖並予先解碼。其予先解瑪結果則被供給字 解碼器18，町解衫19，及1/4解碼器2卜該預解瑪 器16含有組解瑪器17而可選擇DRAM10内所配設多數 -己隐、且中之。且僅在所選擇之記憶組，可使字解瑪器18 、BLT解碼H 19，从產生部件2G，及1/4解碼器21動 作，而在磁心電路20内ό 口口 _ 円自。己It早兀言買出資料並容納於残 測放大器。 ~ 該磁、電路26乃如第！圖所示沿行及列被配設呈陣 列狀，並每'列均設有帛1圖所示之感測放大器520。且 本紙張尺政適州中國國家標準（CNS ) 15 經於部中央榀準而只工消费合作扫卬f __ A 7 二：二 ^ ---------___ B7 五、發明説明（13 ) ~~-—----- 述行也址系之項出動，對應行地址所選擇字線之多數 記憶單元之資料即被容納於多數感測放大器520。 °亥CAS產生部件22則在被輪入習知/CAS信號所對 應控制信號之讀出指令RD時會產生内部cas信號。該 内。P CAS化號為指令將感測放大器520之資料自磁心電 路261買出於讀出緩衝器28所需之信號而被供應給控制部 件23。且該控制部年23接到内部cas信號時，即控制 列解碼器25於適當時機產生列線選擇信號CL。 ,列地址系之預解碼器24乃可將被供應之列地址予以 鎖住並預先解碼。其預先解碼之結果除被供應列解碼器25 之外亦被供應給RB產生部件27。該列解碼器25則對於 在列地址指定之列提供列線選擇信號CL ,並自該列之感 測被大器520讀出資料供給讀出缓衝器28。該RB產生 部件27乃於適當時機將信號RB供應給讀出缓衝器28而 令該讀出缓衝器28讀入資料。 該讀出缓衝器28即將所設入資料予以放大，並介輸 出緩衝器30將該資料送出DRAM外部。 除上述基本動作之外，本發明之DRAM10更藉設置 子組指令解碼器12，PRE產生部件14，及變換部件29， 而可實現行系之流水線動作。 該PRE產生部件14在接到成内部RAS信號之信號 RASZ時’經所定時間後即產生予先充電信號pRE。該内 部產生之予先充電信號PRE如同自外部供應之予先充電作 本紙張尺度適則，丨31¾家標準（CNS ) A4規格（21GX297公；t ) (請先閱讀背面之注意事項再填寫本頁) 裝—--.---訂 線—,--- 16 經濟部中央標準局t貝工消費合作社印裂 A7 ^- __ B7__一 五、發明説明（14 ) 號PRE，可重設RAS產生部件13進行予先充電動作。該依 據内部產生之予先充電信號PRE之予先充電動作，以後即 稱謂自動予先充電。 又欲自磁心電路26讀出資料時，應測放大器520所連 接之列地址資料即被以並行資料讀出。該並行及資料又介 讀出緩衝器28被供應給變換部件29。該變換部件29則將並 行資料變換為連續資料，並隨設定於模態存寄器31之脈衝 串長將固定數之連續資料供應給輸出缓衝器3〇。 第3圖所示本發明DRAM藉自感測放大器52〇並行讀出 資料，而可將行地址輸入至資料輸出分成第一段之指令解 碼及週邊電路動作，第二段之感測放大動作及第三段之資 料輸出動作予以參量時，使其中第二段之感測放大動作期 間不關脈衝串長如何予以固定。而在感測放大器呈開（驅 動）期間乃須啟開所選擇列之列閘自感測放大器讀出資料 ，惟在習知由於對應連續多數列地址依序啟開列閘，致在 感測放大器驅動期間須依存於脈衝串長。但在本發明，由 於一齊啟開多數列閘以並行讀出資料，且其根據脈衝串長 之輸出資料選擇係在變換部份29進行，故只要在所定時間 驅動感測放大器即可。並藉此可不關脈衝串長如何使第二 段之感測放大器動作期間加以固定。 又由於第二段之感測放大動作期間呈一定，使用者即 不必自外部輸入予先充電指令，可藉内部自動產生之内部 予先充電信號PRE以最適當時機進行自動予充電。此.種内 部予先充電信號則不必依據脈衝串長等而可將内部RAs信 LI.~~ί.---：丨~;裝----τ---訂------「線 (請先閲讀背面之注意事項4填寫本頁) 17 五 '發明説明（15 A7 B7 經濟部中央標準局員工消費合作社印製 之RASZ予以n、随 ^ λ延遲所定時間得之。使用者自外部任意設 電夺機時，其任意性可能成為擾亂流水線動作之 ^因’但在本發明乃可消除此種原因，且在自感測放大器 =歹]線選擇信號CL之資料直後，能以最適當時機實行 予先充電，致可實現接近於感測放大器動作能力極限高速 循環資料讀出。 圖為本發明dram之動作模式例示圖。以下即就 第4圖更詳細說明本發明⑽倾之行系統水線動作。 如第4圖所示，本發明DRAM被輸入指令（激活指令） 時’首S在第-循環即進行指令解碼及感測放大動作以外 之有關盯存取之週邊電路動作。然後再於第二循環進行有 關感測放大動作之循環，亦即在該第二循環進行藉字線選 對於㈣輸出單元資料。藉感測放大器之位線資料放 大，藉列線選擇之對於資料總線之位線資料讀出，及位線 予先充電等之重設動作。其次即於第三循環進行資料輸出 動作》亦即在該第三循環將並行資料變換為連續資料並由 輪出緩衝器予以輪出資料，在本發明之Dram乃如第4圖 所示，該三個循環係互相重疊而可流水線性動作。 習知構造係以所選擇脈衝串長將列線選擇信號CL予 以_人或多次上升並讀出資料，且在讀出資料後進行予先 充電指令之重設動作。此種習知構造之脈衝串長可由使用 者加以選擇並非為固定，致將列線選擇信號一次或多次上 升讀出資料後，必須使用者所輸入之予先充電指令進行予 先充電，因此感測放大器之活性化時隨時脈串長起變化， ----------------裝----Μ---訂------線J --·-· (請先閱讀背面之注意事項再填寫本頁)
五、發明説明（16 Α7 Β7 經濟部中央^if^hx消於合作社印^ 致第4圖之感測放大動作期間有所伸縮，於是極難實現類 以指激活性指令ACT4職大動賴始之時機予輸入之 流水線動作。就算該種流水線動作或許可實現，料想其控 制系統可能變成頗為複雜。 、二 針對之，本發明DRAM係不靠脈衝串長而一齊選擇多 數線以讀錢行資料，且藉將該並行諸對應其脈衝申長 予以選擇並變換成連續資料而輸出，致可使感測放大器動 作之第二循環長呈為一定。因此，可以固定之時機實行自 動予先充電之重設動作，不必如習知須由外部輸入予先充 電指令。如是，由於不必輸入予先充電指令，故可加速激 活指令ACT之輸入同時，由於感測放大動作循環之長度— 定，故亦可易於控制第一乃至第三各循環互相重疊之流水 線動作。 在這種流水線動作，如第4圖所示乃可將指令（激活指 令ACT)輸入間距之時間TRC比及非流水線動作之習知構 造更確實地予以縮短。又該時TRC則如第4圖所示係由感 測放大動作循環之時間而加以決定，因為第4圖之第一、 第二、第三循環之中，該第二循環所需時間最長。因此如 將該最長之第二循環如第4圖所示連續不斷予以反覆時， 除可促使資料讀出率呈最高之外，亦可使該第二循環之時 間與TRC相對應。 第5A〜5C為感測放大動作循環與激活指令ACT輸竹 間距TRC之關係顯示圖。 如第5 A圖所示，輸入激活指令ACT之時間間距被定 請 先 閱 讀 背 1¾ 之 注 意 事 項 再 寫. 本 頁 裝 訂 線 本紙張尺度適用中國國家標準（CNS )A4規格（21 〇χ 297公釐） 經濟*部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（17 ) 義為TRC。則如第5B圖所示，可將感測放大循環（感測放 大動作循環）分成字線選擇環與感測放大器驅動循環及重 設循環。又如第5C圖所示，在該字線選擇循環，字線選 擇信號S W即呈HIGH，位線BL及/BL即出現單元資料。且 在感測放大器驅動感測放大器，並藉此可放大位線BL及 /BL之資料。復在該感測放大器驅動循環將位線bl及/BL 之資料充份放大後’使列線選擇信號CL呈HIGH，並將位 線BL及/BL之資料讀出於資料總線。其次再於重設循環將 字線選擇信號SW予以重設同時，並使予先充電信號呈 HIGH而予先充電位BL及/BL。且在此時，感測放大器驅 動信號SA1、SA2乃被非活性化。 由第5A圖及第5B圖可知，將激活指令ACT以時間TRC 間距予以連續輸入時，即連續不斷地及覆該感測放大循環 。因此，對應字線選擇循環，感測放大器驅動循環，及重 設循環，感測放大器驅動循環，及重設循環所成感測放大 循環，而可決定激活指令ACT輸入間距時間TRC。亦即， 在本發明之構造如將感測放大循環之各動作予以高速化以 縮短感測放大循環時間，則時間TRC亦呈縮短，致可提升 DRAM之資料讀出速度。 又，在第4圖雖顯示在第二循環（感測放大動作）終了 後才開始第三循環（資料輸出），但如更加詳細觀察，乃如 第5B、5C所示可在列線選擇信號cl上升H後開始第三循 ’此時’資料輸出動作與位線予先充電動作係呈平行進行 本紙乐尺度適用中國國家標準（CNS) Α4現格 ]|~-II-----裝------訂------線— , - - V * ,- (請先聞讀背面之注意事項再填寫本頁) 20 A7
經濟部中央標準局員工消費合作社印製 五、發明説明（18 ) 第6圖為自動予先充電之行存取高速化說明時機圖。 如上述’本發明乃藉内部予先充電信號pRJE以最適當時機 進行自動充電，而可實現高速行存取動作。茲即參照第3 圖及第6圖說明本發明〇11入]\/110之行存取動作時機如下。 當輸入激活指令ACT時，RAS產生部件13乃產生信號 RASZ。該信號RASZ被供應給控制部件15，並由該控制部 年15控制字線解碼器18，Blt解碼器19，SA產生部件20， 及1/4解碼器21，且以最適當時機予以產生字線選擇信號 MW、SW，位線變換信號BLT’與感測放大器驅動信號SA1 、SA2。而藉此§己憶單元5 〇 1 (參照第1圖）之資料即被讀出 於感測放大器520，此在第4圖，乃對應資料出現於位線BL 然後再被放大其振幅。 該k说RA S Z更被供給pRE產生部件14。該PRE產生 部件14則自接受該信號rasz經所定時間後，才產生内部 予先充電信號PRE。 又對應讀出指令RD之輸入，CAS產生部件22，控制 部件23 ’預解碼器24，及列解碼器25即動作》且藉此動作 列地址所選擇之列之列線選擇信號CL呈HIGH，感測放大 器520(參照第1圖）之資料則介資料總線DB及/DB被讀出於 整體資料總線GDB(第3圖）。 讀出缓衝器28乃將整體資料總線GDB之資料予以寫 入並放大。該讀出缓衝器28所保持資料為並行資料，且藉 資料變換部29將之予以並行。連續變換而可將資料變換為 連續資料’該連續資料則由輸出緩衝器30予以輪出 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） I— L-----f----：---訂------7 線 (諳先閣讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印裝 A7 〜------ B7 _ 五、發明説明（19 ) DRAM10外部。 如第6圖所示，内部產生之予先充電信號PRJE乃以如 習知自外部予以輸入予先充電信時同種動作重設位線變換 ^號BLT及字線選擇信號]^贾、sw，並將位線BL及/BL予 先充電為所定電位。則此種予先充電信號pRE之予先充電 為所定電位。則此種予先充電信號pRE之予先充電動作如 第6圖所示係在由列線選擇信號cl自感測放大器520讀出 貝料直後進行。針對之，第2圖所示習知時機，自藉列線 選擇信號CL讀出資料後至自外部輸入予先充電指令以實 行予先充電動作，在讀出動作上尚存有浪費時間。 本發明則藉依據激活指令ACT之時機在内部產生予先 充電信號PRE，而可在列線選擇信號CL之資料讀出直後 即實施予先充電動作。且將感測放大器活性化時間不靠脈 衝串長而予以固定，因此可極易產生予先充電信號舰。 亦即可使内部RAS信號（RASZ)延遲所定時間而獲取之。 該所定時間乃考慮對應内部RAS信號選擇字線至予以上升 之時間’與藉感測放大器將位線電位充份放大之時間，以 及啟開列閘將出現於位線之資料讀出於資料總線之時間， 再加以決疋即可。因此，當須要讀出不同行地址之資料時 ’可大te縮短讀出新的行地址之時間。 又雖在由列線選擇信號CL讀出資料之後，當感測放 大器尚未完成位線B L及/B L之資料放大即開關副字線時’ 則感測放大器之資料不被收納於記憶單元而遭破壞。因此 如同通常之DRAM，欲進行予杏古啻 认适仃卞无充電動作乃須感測放大器 本紙狀度適财關家縣（CNS ( 210^97^7 (讀先鬩讀背面之注意事項再填寫本頁·) --^--.[.IL-----裝___----訂------線 J--- 22 A 7 一一 B7 五 經濟部中央標準局員工消費合作社印製 發明説明（2〇 元成>料放大之後才可。於疋本發明在進行重設循環前之 慼測放大循環所須期間乃依存於感測放大器之驅動能力。 又第6圖係構成將激活指令ACT與讀出指令rd同.步於 兩個連續脈衝予以取進，並藉此可耐與讀出指令同步取進 之列地址以較速時機予以取進，亦藉此可使列閘以較早時 機予以啟開。且為後述感測放大組之分割乃需要列地址， 雖本發明係於較速時機取入列地址，致可在較早時機開始 感測放大組之選擇活性化動作。另習知則如第2圖所示， 自輸入激活指令至輸入讀出指令之間空開有一定時間（在 第2圖為2Ins)，此乃是藉感測放大器充份將位線電位予以 增幅後再使列閘啟開所致。在本發明，此種時機控制係在 控制部件15、23進行之。 且’藉自磁心電路26並列讀出資料，並在變換部件29 予以並行.連續變換’而可如第6圖所示連續讀出資料。 又，在此種並行.連續變換時，亦進行根據脈衝串長情報 之資料選擇。 如上述’本發明之DRAM11係藉以字組形式接受指令 而縮短指令間之間隔。即在第6圖，將激活指令ACT及讀 出指令RD形成為橫跨兩循環之一個字組而輸入於 DRAM10。使用者可不必如第2圖所示習知一般，掛意於 激活指令ACT與讀出指令RD之輸之間距。該被輸入之字 組指令即由字組指令解碼器12予以解碼。並依據解碼結果 ，將RAS系信號自字組指令解碼器12供給RAS產生部件13 及預解碼器16，及將C AS系信號自字組指令解碼器12供給 本紙張尺度適用中國國家標準（CNS ) A4現格（210X 297公釐） I—- II · L- II - - - I - -1 II -1 : - I...... II Τ - I ' I----I ; [ ___ , 0¾ i A . ^ · (請先閱讀背面之注意事項δ寫本頁) B7 五、發明説明（21 ) CAS產生部件22及預解碼器24。 當行存取間之時間間距被縮短時，由第2圖及第6圖之 比較可知，在字線選擇信號SW ’位線變換信號BLT，及 感測放大器驅動信號SA1、SA2等之信號切換間之時機亦 被縮短’此時如信號切換缓慢即無法充份予以縮短。於是 在本發明之DRAM10乃將感測放大器列分成為多數感測放 大組，並僅對於所擇感測放大組之感測放大器賦予感測放 大器驅動信號SA1、SA2，及僅對所選擇感測放大組對應 之記憶组賦予字線選擇信號SW，位線變換信號blt。再 藉此將該等信號之負載予以減輕，致可將信號切換予以陡 峭化。 經濟部中央標準局員工消費合作社印製 又此等信號為在列存取時所驅動之信’號，但為將感測 放大組予以選擇性活性化，則亦需列地址。只是如習知之 第2圖所示時機，由於其行存取時份未被輸入列地址，致 無法進行選擇特定列地址並僅對其對應之感測放大器予以 驅動之動作。針對之，本發明係將激活指令AC丁及讀出指 令RD以一個字組加以接受’故在行存取時已特定有列地 址’於是可選擇對應特定列地址之感測放大組，並僅對該 感測放大組之感測放大器進行行存取動作。 以下再就第3圖所示DRAM10之各部構造加以說明。 又與習知技術相同單元則省略說明之。 第7圖為第3圖之pRE產生部件14構造之電路顯示圖。 PRE產生部件14係含有反相器41〜48，與NAND電路 49,與多數電阻R，及多數電容量匚。由反相器41〜44 本纸張尺度剌t目 (2J0X297公慶） 24
i、發明説明（22 ) 經濟部中央標隼局員工消費合作社印製 ’與多數電阻R，及多數電容量C構成第一延遲元件列 (delay A)。以及由反相器45〜47，與多數電阻r，及多數 電容量C構成第二延遲元件列（delay B)。該第一延遲元件 列被輸入HIGH脈衝之信號RASZ，經第一延遲時間後，信.. 號PRE即呈HIGH。被延遲之信號RASZ再由第二延遲元件 列予以延遲第二延遲時間，並使信號PRE呈L〇w。因此， 予先充電信號PRE之上升時機乃由第一延遲元件列之第一 延遲時間予以決定，予先充電信號PRE為HIGH之期間則 由第二延遲元件列之第二延遲時間加以決定。該第一延遲 時間不依靠脈衝串長而呈一定。且如上述，本發明各讀出 循環之感測放大器之活性化期間並不依據脈衝串長而為一 定。因此予先充電信號PRE產生電路之構造亦呈非常單純 〇 當使用上述構造之PRE產生部件14時，RAS產生部件 13自產生信號RASZ經所定時間後，即可產生内部予先充 電信號PRE。 第8圖為第3圖之字組指令解碼器12之構造圖。 第8圖之字組指令解碼器12含有指令閂鎖.解碼器5〇 ’地址閂鎖51，反相器52、53，PMOS電晶體54，NMOS 電晶體55、PMOS電晶體56，NMOS電晶體57，脈衝緩衝 器3〇1，及反相器302〜305。 第9圖·為第8圖之指令閂鎖·解碼器5〇之構造圖。 如第9圖所示，該指令閂鎖.解碼器乃含4個閂鎖58_丄 〜58-4及指令解碼器59。 本紙浪尺度適州中國國家標隼（CNS) A4規格（210x 297公釐） 25 --I- - ; --- Ln I I- I · —II - 1 II— — 士- -. HI --一 * V (請先閱讀背面之注意事項其填寫本買) *v5 線 經济部中央if:準而，-;ί工消贽合作社印製 A7 ^ ，一 ——---------_____ B7 五、發明説明（23 ) 第10圖為第9圖之指令解碼器59之構造圖。 第10圖所示指令解碼器係含有具NANd電路31〇、311 之解碼器320、反相器312、多數及相器313、N〇R電路314 、反相器315、多數反相器316、及NOR電路317。 在第9圖，指令閂鎖.解碼器5〇之閂鎖58-1〜58_4乃 可鎖住同步與時鐘脈信號所輸入之控制信號/RAS、/CAS 、/WE、及/CKE。且藉該等控制信號之組合可指定激活 指令ACT及讀出指令RD。各個閂鎖58-1〜58-4可鎖住各控 制信號並輸出同邏輯信號與反相邏輯信號之兩個信號。例 如對於/RAS信號即輸出信號rasx及信號rasz之兩個信號。 如第10圖所示，指令解碼器59之指令解部32〇係藉將 控制信號/RAS、/CAS、/WE、及/CKE所對應同邏輯信號 與反相邏輯信號之適當組合輸入於NAND電路3丨〇、3丨工而 進行控制信號之解碼。其解碼結果，第1〇圖之例子則由 NAND電路310產生内部激活信號。由naND電路3 11產生 内部讀出信號。而指令解碼部320對NAND電路3 1 〇、3 11 之輸入信號之組合乃依存於控制信號之那一組合可對應内 部激活信號及内部讀出信號，應屬設計時之決定事項，在 第1 〇圖省略其詳細結線關係之表示。 如第10圖所示，對應激活指令ACT乃可產生不同脈衝 寬度之兩個脈衝信號AC、AP。該活性循環信號八(3為同步 與輸入信號（rasx，rasz……），此等信號則是如後述由閃鎖 58-1〜58-4予以保持時鐘脈衝一週期份之信號，因此該活 性循環信號AC即屬具有時鐘脈衝一週期份脈衝寬度之 本紙張尺度適用中國國家榇準（CNS ) Μ規格（2丨0X297公釐） .LL‘L—，---_--^裝----^---訂------7 線 J (諳先閔讀背面之注意事項再填寫本頁) 26 經济部中央標準而只工消贽合作ί±印製 A7 1 —- '~~~----------- . B7 五、發明説明.（24 ) 號。又該活性脈衝信號AP則同步與輸入信號而上升，惟 其下降則反相器313所成延遲段之長度予以控制。且同樣 對應讀出指令RD產生具有不同脈衝寬度之兩個脈衝信號 CC，CP。其中列存取循環信號^^為具有時鐘脈衝一週期 份之脈衝寬度之信號，列存取脈衝信號cp則是同步與輸 入信號上升並其下降由及相器316所成延遲段長度予以控 制之信號。 第11圖為顯示第8圖指令字組解碼器12之動作時機圖 。茲即參照第8圖及第11圖說明指令字組解碼器12之動作 由於激性指令ACT及讀出指令rd係以連續循環之字 組被輸入，故在第一循環閂住激活指令ACT在第二循環閂 住讀出指令RD。該等被閂住之指令乃如上述在指令解碼 器50被解碼解釋。該指令解碼器5〇對應激性指令act可如 上述以所定時機產生活性脈衝信號Ap及活性循環信號ac 。其中活性脈衝信號AP被提供給rAS產生部件13，活性 循環信號AC則可啟開PMOS電晶體54及NMOS電晶體55所 成之閘門。 又指令解碼器59對應讀出指$RD乃如上述以所定時 機產生列存取脈衝信號CP5列存取循環信號cC。該列存脈 衝信號CP被被輸人於CAS產生部件22，該列存取循環作 號CC則可啟用pm〇S電晶體56及NMOS電晶體57所成之閉 門。 甲 地址閂鎖51乃可將地址信號同步與時鐘脈衝予以鎖 本紙張尺度剌巾關巧準（CNS ) A4規格（2]()>< 297公慶了 _---i[u-----抽衣！ - ,· _ -- (請先閱讀背面之注意事碩一^:寫本頁) 訂 線 ~7-----11 J..I.! .I -I —---I . · 1^——
五、發明説明（25 ) 經济部中央榀工消贽告作社卬^ 。而被鎖住之行址則以活性循環信號AC指示之時機供應 給行系預解瑪器16。此時由反相器302、303所成之閂鎖即 會保持該行地址。又被鎖住之列地址則以列存取循環信號 cc所指示時機被供應給列系預解碼器24。此時由及相器 304、3 05所成閂鎖可保持該列地址。 而如使用上述構造之字組指令解碼器12，乃可將澉活 ACT及讀出指令RD以連續循環之組加以輸入，並將ras 系信號及CAS系信號分配於各自之路徑。. 第12A圖為第9圖之閂鎖58-1〜58-4各自所用之閂鎖構 造圖。第12B圖為第12 A圖之閂鎖之動作時機顯示圖。 第12A之閂鎖含有PMOS電晶體321〜324、NMOS電 晶體325〜331，反相器332、3 33、PMOS電晶體334、NMOS 電晶體335、PMOS電晶體336、NMOS電晶體337、及反相 器338〜340。其中，由PMOS電晶體334、NMOS電晶體335 、PMOS電晶體336、及NMOS電晶體337構成測試形態緩 衝器350。並由反相器338、339構成輸出閂鎖351。 且同步與時鐘脈衝信號Clkz之上升取入輸入信號 。並藉所取入輸入信號inz之值控制測試形態緩衝器35〇， 以輸出輸出信號outz，outx。而當時鐘脈衝信號dkz下降 時，測試形態缓衝器350即呈Hi-z狀態。此時該與上升同 步取入之輸入#號inz資料則被輸出閃3 51所保持。讀輸出 閂鎖3 51之資料可保持至在時鐘脈衝信號inz之其次上升邊 、緣再取進新資料方止。 如疋，第12 A圖之閂鎖即可輸出時鐘脈衝一週期份之輸 本紙張尺度適用巾關家標準（CMS ) A4規格（2;GX25>7公澄 ! *n^i -—^^1· 1^1 i - 11 n^n 1 士n --· (#先閲讀背面之注意事項再填寫本頁) 訂--- 線------------- -I -I ml
m I- I m ?1 28 經濟部4-央標準局員工消費合作社印製 A7 ------- B7_____ 五、發明説明（26 ) ' ' 出]舌號 outz，outx。 第13圖為第3圖之DRAM之列存取動作時機顯示圖。 同步與外部時鐘脈衝信號，即取進例如3個顯示讀出 模態之控制信號（READ)。該控制信號如在參照第8圖乃至 第10圖所作說明係由字组指令解碼器12予以解碼，並蓋生 列存取脈衝信號CP。該列存取脈信號CP乃被供應給第3圖 之CAS產生部件22。 該CAS產生部件22可產生讀出模態脈衝信號read pz及 列地址取入信號caez。其中讀出模態脈衝信號read pz被供 給第3圖之控制部件23，列地址取入信號caez被供應給第3 圖之預解器24。 接到讀出模態脈衝信號read pz之控制信號23即產生 決定列線選擇信號CL之產生時機及脈衝寬度之列閘選擇 脈衝仏號cspz。又接到列地址取入信號caez之預解碼器24 則預先解碼列地址，並產生列地址預碼信號。且在第13圖 乃顯示有3位元列地址預解碼信1〜3由預解碼器％予以輸 出。 第3圖之列解碼2 5接到列地預碼信號及列閘選擇脈衝 信號cspz，即向列地地預解碼信號所指定列地址之列閉提 供列地址選擇脈衝信號cspz所指定之時機及脈衝寬度之列 線選信號CL。 且，第13圖中，列線選擇CL之虛線部份乃顯示藉與 上次列地址預解碼信號（HHH)不同之預解碼信號（LLL)選 出與上次所選擇列選擇線不同之另外列選擇線之情形。又 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公髮） ---~—~— -29 - (請先聞讀背面之注意事項再填寫本頁)
經濟部中央標隼局J工消费合作社印製 A7 二二： ^________B7 五、發明説明（27 ) - 同一圖中，readz信號為後述第15圖之選擇器控制部件所 使用之信號，係由第3圖之控制部件23所產生，並當對應 時鐘脈衝上升如有輸出列存取脈衝信號cp時呈H，對應時 鐘脈衝上升來輸出脈衝信號(：1)時則變為[之信號。 如是，可自磁心電路26將資料讀出於讀出緩衝器28。 第14圖為自磁心電路26中之多數感測放大器同時讀出 資料，且其並行資料介整體資料總線（GDB)及讀出緩衝器 28被轉送至變換部件29之情形模式顯示圖。在本例係顯示 4位元並行資料被轉送之情形。 圖中SAO(IN)〜SA3(4N)表示16個感測放大器。即藉 選擇一個副字線SW(未圖示），對應該所選擇副字線之記 憶單元之資料即分別被轉送至該等16個感測放大器並被放 大。 以此種狀態，由列解碼器25使列選擇線(：1〇2呈]^[(其餘 cllz、cl2z、cl3z為L)。於是16個感測放大器中對應sa〇(in) 〜SA0(4N)之列閘即同時啟開，並將在sa〇(in)〜 sa〇(4n) 所放大之讀出資料並行轉送至4支整體資料總線(3]：^(11^) 〜GDB(4N)。 在此需要注意不開模態寄存器3丨所記憶脈衝串長為如 何值（1，2,4…），同時啟開之列閘則有4個，並輸出4位元之 並行資料。 該等4位元並行資料對應信號rB被取入於活性化讀出 缓衝器28予以放大，再被輸送至變換部件29。 該變換部件29則將來自讀出緩衝器28之並行資料予以 本紙痕尺度適用中國國冬標準（CNS ) A4規格（21 〇 X 29*7公髮） 30 (訝先聞讀背面之注意事項再填寫本頁) .裝- --5 線 五、發明説明（28 ) 並行*連續變換。 第15圖為變換部件29之構造顯示圖。 第—15圖之變換部29係包括有；開關電路60,具有寄存 器361〜3 64之寄存器電路61，具有NAND電路369〜372之 選擇器電路62，具有NAND電路365〜368之地址組合電路 63 ’選擇器控制部件64、具有NOR電路373與反相器374 之時機電路65、NAND電路375，反相器376、NAND路377 、NOR電路3 78，以及電平移位器66、67。該電平移位器 66、67則連接與具有PMOS電晶體379及NMOS電晶體380 之輸出緩衝器30(請參照圖3)。 經濟部中央標準局員工消費合作社印製 (讀先閩讀背面之注意事項再填寫本頁) 自第3圖之控制部件23向開關電路60輸入資料促成信 號（例如將cspz信號予以延遲所定時間之信號）時，來自第 3圖讀出緩衝28之並行資料d0〜d3即被讀入於寄存器361〜 364(寄存器電路61)該寄存器61所保持並行資料d0〜d3則 被供給選擇器電電路62。並在該選擇器電路6ί以選擇器控 制部件64所控制之時機介由啟開作為閘門動作之NAND電 路3 69〜372而可將並行資料d0〜d3變換為連讀資料予以輸 出。被輸出之連續資料又以時機電路65所產生時機被供應 給電平移位器66、67。該電平移位器66、67則將資料電壓 水準予以移位，並將該經電壓移位後之資料供給輸出缓銜 器30。 且，電平移位電路66、67係分別被構成為第16圖所示 。即由：互相交差連接之PMOS 661、662與受自NAND電 路377或NOR電路378之輸入而被串聯連接於PMOS661之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 五、 發明説明（29 A7 B7 經 於 部 中 標 4'· 而 ii -T- 消 f 合 作 社 卬 製 NMOS663、與介及相器⑹收取與刚〇s663呈反轉 4之輸入並與PM〇S662串聯連接之麵〇s664所構成 〇 如疋，自讀出緩衝器28之並行資料乃在變換部件被 變換為連續資料並由輸出緩衝器30以資料魏Dq予以 輸出且在自選擇器電62未供應連續資料之時機，由於
時機電路65之輪出呈L0W，致NAND電路377及NOR 電378之輸出分別呈mGH與L〇w。目此在連續資料未 被輸出之時機，輸出緩衝器3Q輸出即呈浮遊狀態（高阻抗 狀態）。 第17圖為選擇器控制部件64之構造顯示圖。 第17圖之選擇器控制部件64係含有移位寄存器381 384，選擇開關電路385、NAND電路〜，及反 相益389。該選擇器開關電路385則具有開關si〜S8。 自第3圖之輸入緩衝器11所提供内部部鐘脈衝乃被 供應給移位寄存器381〜384。該移位寄存器381〜384更 第圖之控制邠件23接受第13圖所示時機之讀出信號 咖心。該4個移位寄存器381〜384分別為-位元移位寄 存，並由全體構成4位元之移位寄存器。各個移位寄存器 381〜384在言買出信號readz輸入期間，可同步與内部時鐘 脈衝A號4週期即進行一次up/down。 上述選擇器開關電路3 85係藉脈衝串長與來自地址組 合電路63之列地址組合信號以決定關S1〜S8中之那一 個導通。該列地址組合信號則可決定並行資料刖〜们中 本紙張尺度刺，卜_緖準（CNS ) A規格（2ωχ297公座了 (讀先閔讀背面之·λΐ意事項再填寫本頁)
32 五、發明説明（3〇 ) A7 B7 經於部中央榀4'-而只工消费合作=ii卬製 \ ;斗X脈衝串長藉將連輸出之資料當中未輸出之 位疋予以掛上罩膜而可控制輸出叫呈高阻抗。該脈衝串 長為被記憶於第3之模態寄存器31者，例如有 如第17圖所示，開關S1〜S8被分成組群1n〜4n。 其中組群m具有開關S1〜S4，組群2n具有_ δ5〜§6 ，組群3N具有開關S7，及組群4N具有開關S8。各組群 之開關之活性/非活性及由脈衝串長予以決定’例如脈衝 串長為1(選擇bUz)時，僅組群1N被形成呈活性狀離， 其他組群則呈非活性狀態。又脈衝串長為2(選擇Μ2ζ)時 ’組群1N及2N呈活性狀態，其他組群呈非活性狀態。 又列地址信號caa0x/z、caalx/z(x及z為互相反轉邏 輯）如第15圖所示，係由NAND電話36s〜368所組成， 並當作列地址組合信號被供應給選擇器開關電路385。且 藉列地址信號caa〇x/z，caalx/z之組合可決定選擇並行資 料dO〜d3之任一。 第18A圖〜18C圖為脈衝串長分別為i，2,4時，選擇 器電路b2及選擇器開關電路385之選擇方法顯示圖。 當脈衝串長為1時’如第18A所示，組群in之開關 S1〜S4處於活性狀態，其他組群2N〜4N之開關為非活 性’並藉列地址信號caaOx/z，caa 1 χ/ζ之组合俾使NAND 電路369〜372之任一啟開而選擇開關S1〜S4中之任一 (讀先閱讀背面之注意事^再填寫本頁)
,II -1 I - -I 裝----^----訂 線 本纸張尺度適用屮國國家標準（CNS).A4規格（ 210X 297公釐） 33
五、發明説明（31 ) 。例如使caaOx/z及caalx/z呈HIGH而選擇開S1，致藉 此可選擇:貝料dO。又如使caa〇x/z及caalx/z i 而 例如選擇開關S4,則藉此可選擇d3。如是當脈衝串長為 1 %，即可藉列地址信號之組合以決定輸出資料d〇〜d3 當中之那一次資料。 當脈衝串長為2時，如第18B圖所示，組群1N、2N 呈活性狀態，其他組群3N、4N為非活性狀態。並忽視列 地址信號caalx/z(均固定於H)僅藉列地址信號^&〇?^選 擇適當開關，可俾使NAND電路369、370組或NAND電 路371 372組之任一組啟開。例如將caa〇x/z予以里high 以選擇開關S 1及開關s 5，而藉此可使資料d〇、d丨同步 與内部時鐘脈衝以連續資料予以輸出。又例如使α&〇χ/ζ 呈HIGH，則可選擇開關S3及開關％，並藉此可將資料 d2、d3同步與内部時鐘脈衝以連續資料加以輸出。 當脈衝串長為4時，如第18c圖所示，全部組群m 〜4N均處於活性狀態。此時不關列地址信號即選擇開關 SI、S5、S7、S8 ’並藉此可使資料d〇〜d3同步内部時鐘 脈衝以連續資料予以輸出。 藉使用上述構造之變換部件29，乃可將第3圖之讀出 缓衝器2 8所供應並列資料變換為’連續資料並提供給輪出緩
Jl.il,---^--^裝----^----訂-----_^線-7 (請先閱讀背面之注意事項冉填寫本頁) 經济部中央榀4,-^0工消货合作.#卬製 本紙乐尺度適用中國國家棍举（CNS )八4規格（2】〇χ 297公瘦：） 經濟部中央標隼局員工消費合作社印製 A7 _________B7 五、發明説明（32 ) 衝器30。且在將並列資料變換為連續資料同时，尚可利用 脈衝串長信號及列地址信號一部份以選擇必要數目之資料 〇 第19圖為第3圖之含有字解碼器18及1/4解碼器21之字 線選擇電路圖。 第19圖之字線選擇電路係含有主1/4解碼器70，副1/4 解碼器80，主字解碼器90，及副字解碼器100。主1/4解碼 器70及副1/4解碼器80即對應圖3之1/4解碼器21，主字解 碼器90及副字解碼器100則對應於第3圖之字解碼器18。 該主1/4解碼器70含有PMOS電晶體71〜73，NMOS電 晶體74〜76，反相器77，NAND電路78。該NAND電路78 係由BLT解碼器19及預解碼器16分別予以提供給組選擇信 號BS及主1/4解碼器選擇信號QS。當該組之主1/4解碼器70 被選擇時，NAND電路78即輸出LOW，並藉此一 LOW輸 出，該主1/4解碼器70則如第19圖所示輸出HIGH。 該副1/4解碼器80乃含有PMOS電晶體81〜83及NMOS 電晶體84〜86。上述主1/4解碼器70之輸出則被輸入於 PMOS電晶體81及NMOS電晶體85之閘門。NMOS電晶體84 之閘門則被輸入列組選擇信號CS。該列組選擇信號CS為 選擇對應所選擇感測放大組之副字選擇線所需之信號，且 該列組選擇信號CS與主1/4解碼器70之輸出呈HIGH時’副 1/4解碼器80即如第19圖所示輸出HIGH及LOW。 該主字解碼器90含有PMOS電晶體91〜93、NMOS電 晶體94〜96、反相器97、及NAND電路98。該NAND電路98 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -35 - —ί- —f------士民------丁______ , - 身， . i (請先閣讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（33 )
分別由BLT解碼器19及預解碼器16予以提供組選擇信號BS 及主子解碼器選擇信號MWS。當該組之主字解碼器90被 選擇時’該NAND電路98即輸出LOW。並藉此LOW輸出 ’該主字解碼器90乃如19圖所示向主字線MW輸出HIGH 〇 該副字解碼器1 〇〇係含有PMOS電晶體1 〇 1及NMOS電 晶體102、103。當第19圖所示電平之輸出由主字解碼器9〇 及副1/4解碼器80接到時’該副字解碼器1 〇0即以副字選擇 線k號SW輸出HIGH。並藉此HIGH電平之副字選擇線信 號SW’而可選擇特定之字線。 在第19圖，由於副1/4解碼器80被供應列組選擇信號cs ’故可自多數感測放大組選擇特定之感測放大組，並對該 感測放大組進行字線選擇之位線資料讀出。 第20圖為第3圖之含有BLT解碼器19之位線變換信產 生電路顯示圖。 第20圖之位線變換信號產生電路係含有主bLT產生電 路110及副BLT產生電路120。 該主BLT產生電路110含有pm〇S電晶體hi〜U3， NMOS電晶體114〜116，反相器117、118及NAND電路Π9 。該NAND電路119則由第3圖之預解碼器16予以提供主 BLT產生電路選擇信號BLTS ^且當該主blt產生電路11〇 被選擇時，NAND電路119即輸出LOW。並藉此LOW輸出 ’該主產生電路110乃如第20圖所示輸出high。.並由 及相器118輸出組選擇信號B S，該信號b s則被供應給字解 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X 297公楚） ^ ί . •裝~ ： 訂------7線J (讀先閏讀背面之注意事項再填寫本頁) 經於-部中央#4'--而·^:工消费合作社卬製 ΑΊ — 一 〜____________ Β7_ 五、發明説明（34 J~ 一 碼器18，SA產生部件20，及1/4解碼器21。 該副BLT產生電路1.20含有PMOS電晶體121〜124及 NMOS電晶體125〜128。該PMOS電晶體121與NMOS電晶 體126之閘門乃被輸入上述主BLT產生電路11〇之輸出。該 NMOS電晶體125之閘門則被供應列組選擇信號cs。該列 組選擇CS為對應所選擇應測放大組以選擇位線變換開門 所需之信號。當列組選擇信號CS呈HIGH，並主BLT產生 電路110之輸出亦呈HIGH時，該副BLT產生電路120輸出 之位線變換信號BLT即被驅動。 在第20圖’由於副BLT產生電路120被供應列組選擇 信號CS ’致可自多數感測放大組選擇特定之感測放大組 ，並對該感測放大組連接位線。 第21圖為第3圖之含有SA產生部件20之感放大器驅動 信號產生電路顯示圖。 第21圖之感測放大器驅動信號產生電路則含有主s a 產生電路130及副SA產生電路140。 該主SA產生電路130含有NAND電路131及反相器J32 。該NAND電路131分別由第3圖之BLT解碼器19輸入組選 擇信號BS及由第3圖之預解碼器16輸入主感測放大器閂鎮 信號SA。且當選擇該組時，該主Sa產生電路130即輸出主 感測放大器閂鎖信號SA，。 說副SA產生電路140則含有PMOS電晶體141〜143及 NMOS電晶體144〜146，PMOS電晶體141及NMOS電晶體 144之閘門被輸入來自主SA產生電路130之主感測放大器 本紙張尺度適/丨]中國國家標準（（：1^)六4規格（210/ 297公楚） 37 -,ιί ^-----裝，---^---訂------線 - ·- (請先閔讀背面之注意事項再填寫本頁) A7 -一^______B7 五、發明説明（35 ) 閂鎖信號SA’。NMOS電晶體144之閘門則被供應列組選擇 信號CS。該列組選擇信號(；^為選擇感測放大器所需之伍 號者。該列組選擇信號CS呈HIGH時，藉主感測放大器閂 鎖信號SA，該副SA產生電路140輸出之感測放大器驅動信 號SA1及SA2分別變為LOW及HIGH。 在第21圖，該副SA產生電路140被輸入列組選擇信號 CS ’致可自多數感測放大器組選擇特定之感測放大器， 並驅動該感測放大器組之感測放大器。 如上述將感測放大器列分成多數之感測放大器組，且 藉僅對選擇感測放大器組之感測放大器驅動字線選擇信號 SW，位線變換信號BLT，感測放大器驅動信號SA1，SA2 ’致可減輕該等信號之負載，並使信號切換陡峨。 如是’如將感測放大器列分成多數感測放大器組以形 成分別控制各感測放大器組之構造，即可謀得動作之高速 化。惟此時每一感測放大器組均須各自之控制電路以致須 增大晶片面積，因此在位線變換信號產生電路時可考慮將 一個副BLT產生電路跨設於多數(2〜3程度）感測放大器組 經濟部中央標隼局員工消費合作社印製 第22圖為將副BLT產生電路分佈跨設於多數感測放大 器組之顯示圖。在第22圖，自第20圖同一主BLT產生電路 110所輸出信號係被輸入於兩個感測放大器組丨64各自裝設 之副BLT產生電路ΠΟΑ。於是CS1〜CS8即以分別可選擇 第22圖所示8個感測放大器組164之列組選擇信號而由第3 圖預解碼器24加以產生。各副BLT產生電路120A更會收取 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公楚） A7 A7 經濟部中央標準局員工消費合作社印製 B7 五、發明説明（36 ) 相鱗兩個列組選擇信號CSn及CSn+1 (η:奇數）。當該列組選 擇信號CSn、CSn+1之任一為HIGH並自主BLT產生電路110 之信號亦為HIGH時，該副BLT產生電路120A輸出之位線 變換信號即被驅動。 第23圖為副BLT產生電120A之電路構造示意圖。 該副BLT產生電路120A乃含有PMOS電晶體121〜124 及NMOS電晶體125〜129。主BLT產生電路110之輸出即被 輸入於PMOS電晶體121及NMOS電晶體127之閘門。NMOS 電晶體125之閘門則被供應列組選擇信號CSn，又NMOS電 晶體126之閘門及被供應列組選擇信號CSn+Ι。而當列組 選擇信號CSn、CSn+Ι均呈HIGH並主BLT產生電路110之 輸出亦呈HIGH時，副BLT產生電路120A輸出之位輸出之 位線變換信號BLT即被驅動。 如是，藉將控制電路（副BLT產生電路120A)設於多數 之各感測放大器組乃可抑止電路面積之增大。而同樣亦可 將重設位線之控制電路設於多數之各感測放大器組。 第24圖為本發明DRAM之晶片構造示意圖。如第24圖 所示，本發明DRAM係含有8個單元陣列組（觸排）150-1〜 150-8 。 第25圖為第24圖之單元陣列組之構造顯示圖。第25圖 為顯示第24圖之8個單元陣列組（觸排）150-1〜150-8中之任 一單元陣列組。 單元陣列組150係含有對應於第19圖之主字解碼器90 之主字解碼器區域160，與m-s交叉區域161、及8個副組162 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0X297公釐） 39 — Γ丨Γ-----裝丨-----訂------線 (讀先閱讀背面之注意事項再填寫本頁)
發明説明（37 ) 經濟部中央標準局員工消費合作社印t 。各副組162則含有對應第19圖之副字解碼器100之副字解 碼器領域163，具對應第1圖感測放大器520之多數感測放 大器之感測放大器組164、s-s交叉區域165，及具有記憶 單元’副字選擇線，位線等之記憶單元區域166。 該m-s交又區域含有第19圖之主1/4解碼器70，與第20 圖之主BLT產生電路11〇，與第21圖之主SA產生電路130。 該S-S交又區域165則含有第19圖之副1/4解碼器80,與第20 圖之副BLT產生電路120，與第21圖之副SA產品電路140 » 又’如第1圖所示，對於各感測放大器組164内之多數 感測放大器乃可設一對對應感測放大器驅動信號S A1、s A 2 作動以活性化感測放大器520之PMOS電晶體513及NMOS 電晶體5 12所成感測放大器驅動電晶體加以共用，且該共 用之感測放大器驅動電晶體亦可設於s-s交叉區域165。 另’當驅動各感測放大器組内之多數感測放大器之頁 載非常大時，其共用之感測放大器驅動用電晶體尺寸即變 大，致s-s交叉區域165有時無法容納其他電路。此時對於 各感放大器分別設以感測放大器驅動電晶體，並將該驅動 電晶體配置於感測放大器組164内即可。 藉如上述之配置，乃可實現藉將感測放大器列分成多 數感測放大器組164，且僅對所選擇感測放大器組164之感 測放大β予以驅動字線選擇信號S W，位線變換信號b lt ，感測放大器驅動信號SA1、SA2之構成，並藉此減輕該 等信號之頁載，促使信號切換呈陡峭。 第26圖為直接感測放大方式之資料讀出/資料寫入之 i紙張尺度適用中國國家標準（CNS ) Α4規格（210x297公釐） IΓ--T--------：---訂------：線一. (諳先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（38 ) 說明圖。 (讀先聞讀背面之注意事項5寫本頁) 在第1圖，資料讀出/資料寫入係採用將NMOS電晶體 510、511利用為列閘之變換列閘方式。則在該第1圖之變 換列閘方式進行將位線BL及/BL之資料讀出於資料總線 DB及/DB時，由於資料總線DB及/DB之負載致位線BL及 /BL之電壓水平會變動。如以該電壓水平變動之狀態將字 線選擇信號促成呈LOW’而關閉單元閘之NMOS電晶體502 時，則有可能因電壓水平之變動’致使記憶單元501之資 料變化。因此，乃須等待位線BL及/BL之電壓水平恢復穩 定狀態，才可使字線選擇信號SW呈LOW。 是故當採取變換列閘方式時，需要待位線BL及/BL之 電壓水平恢復穩定才可進行預先充電，而無法使本發明之 自行預先充電時機過早。於是如使用第1圖所示直接感測 放大方式，則能提早自行預先充電時機以更加提升動作速 度。 經濟部中央標準局員工消費合作社印装 第26圖之直接感測放大方式係替代第1圖之列閘510、 511而使用資料讀出電路200及資料寫入電路210。該資料 讀出電路200含有NMOS電晶體201〜204 ’該資料寫入電 路210含有NMOS電晶體211〜214。 當進行資料讀出時，在位線BL及/BL讀出資料並經資 料安定後，列線選擇信號CL即呈HIGH，資料讀出電路200 之NMOS電晶體203、204則呈導通。此時對應位線BL及/BL 之資料，資料讀出電路200之NMOS電晶體201、202乃會 呈ON或OFF，故資料即出顯於資料總線DB及/DB。且在 41 本纸張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） A7 B7 五、發明説明（39 ) 資料讀出時，寫入組選擇信號WB呈LOW，而資料寫入電 路210之NMOS電晶體211、214則呈OFF。 在資料寫入時，乃使寫入組選擇信號WB呈HIGH並使 資料寫入電路210之NMOS電晶體211、214導通。之後寫 入資料到達資料總線DB及/DB，且列線選擇信號CL呈 HIGH並使資料寫入電路210之NMOS電晶體212、213導通 。即藉此可將資料總線DB及/DB之資料寫入於位線BL及 /BL。而此時資料讀出電路200之NMOS電晶體203、204雖 會導逍，惟因寫入信號之驅動能力較強，致不成問題可進 行資料寫入。 如此，在直接感測放大方式進行資料讀出時，位線BL 及/BL並非直接連接於資料總線DB及/DB，乃是藉以位線 BL及/BL之電壓水平驅動NMOS電晶體201、202而向資料 總線DB及/DB轉送資料，因此不會由於資料總線DB及/DB 之負載致位線BL及/BL之電壓水平變動。 第27A及27B為將字線選擇信號SW，列線選擇信號CL ，與位線BL及/BL之信號時機，分為變換列閘方式與直接 感測放大方式予以顯示之時機圖。 第27A圖為顯示變換列閘方式時之情形’當列線選擇 信號CL呈HIGH，該位線BL及/BL之電壓水平即變動’乃 需待至該電壓變動消失才可重設字線選擇信號SW。針對 之，第27B圖所示直接感測放大方式則雖列線選擇信號CL 呈HIGH並已讀出資料，位線BL及/BL之電壓水平却絲毫 不動。因此在讀出位線BL及/BL之資料直後，可藉自己予 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） (諳先閱讀背面之注意事項再填寫本頁) 、1' 經濟部中央標隼局員工消費合作社印製 42 經"部中央^4,·^θ工消費合作社卬製 A 7 —* —- ------------------B7 五、發明説明（40 ) '~~" ----- 先充電以重設字線選擇信號Sw，㈣位線虹及胤予先充電。 如是採用直接感測放大方式時，係可加快本發明之自 己予先充電之時機’而更加提升資料讀出速度。 第圖及2_為日概_率予以降低時所產生問題之說明圖。 該列線選擇信號CL在讀取與出指令奶同時輸入之列 地址，經所定時間後選擇指定列線而呈HIGH。亦即，列 線選擇信號CL上升時機乃在於自讀出指令奶輸入時機經 過所疋時間之後。因此如第4圖所示，輸入激活指令ACT 再於其-人循％輸入出指令RD之構造，其列線選擇信號 CL之上升時機並非於激活指令ACT之輸入時機，而是由 讀出指令RD之輸入時機所決定。 在此種構成，當時鐘脈衝之頻率降低時，即產生激活 才曰令ACT輸入至資料輸出之時間t RAC變長之問題。 第2 8 A圖為例如時鐘脈衝為5ns時之動作時機顯示圖 。如圖不，自輸入該出指後列線選擇信號匸乙 即呈HIGH。由於一時鐘脈衝為5ns，故自輸入激活指令act 至列線選擇信號CL呈HIGH之時間間距為17.5ns。則假如 自列線選擇信號CL呈HIGH至資料輸出須費12.5ns，該激 活指令ACT輸入至資料輸出之時間丨RAC即為3〇ns。 第28B圖為例如時鐘脈衝為1 〇ns時之動作時機顯示圖。 如圖不’自輸入讀出指令RD 12.5ns後列線選擇記號CL乃 呈HIGH。由於一時鐘脈衝為10ns，致自輸入激活指令act 至列線選擇信號CL呈HIGH之時間間距為22.5ns。則假如 自列線還擇信號CL呈HIGH至資料輸出須費17.5ns，自該 本纸張尺度剌巾_家轉（⑽）Α4規格（2淑297公產） 43 (請先閲讀背面之注意事項再填寫本頁} I ,裝~ Γ 訂 線-7----l·__^__ίί - I —·ι 1 五、發明説明（41 A7 B7 經淤部中央標率^Jtsc工消f合作妇卬製 激活指令A C T輪入至資料輸出之時間t R A C即為4 0 n S。 如疋，在將激活指令ACT輸入再於其次循環輸入讀出 指令RD之構造，由於其列線選擇信號CL之上升時機係於 激活指令ACT輸入後之讀出指令RD輪入時機予以決定， 致時鐘脈衝信號之料降低時，激活指令act輸人至資料 輸出之時間t RAC變長。 為解決之，乃可形成激活指令ACT讀出指令奶同時輸入之構成。 第29圖為將激活指令ACT與讀出指令奶同時輸入時之時機圖。 第29圖即示時鐘脈衝為1〇113時之動作，自輸入讀出指 令肌經17.5ns後列線選擇信號CL即呈HIGH。㈣激活^ 令ACT與讀出指令肋為同時輸入，故自輸入激活指令奶 至列線選擇信號CL呈HIGH之時間間距亦為17 5耶。假如 自列線選擇信號CL呈HIGH至資料輸出須費i 2 5ns，則輪 入激活指令ACT至資料輸出之時間t RAc^3〇ns，即是與 時鐘脈衝5ns時相同t RAC。 如是，如形成為激活指令ACT與讀出指令RD同時輸 入之構成，則不管時鐘脈衝之頻率如何乃可保證經常為相 同t RAC。又，激活指令ACT與讀出指令rd之同時輸入， 亦是意味著該等指令更與行地址及列地址同時輸入。而為 實施此種動作’只要裝設行地址及列地址用地址輸入弓！線 即可，係將行地址輸W丨狀輸人地址供給行地址控制系 ，及將列地址輸人引線之輸人地址供給列地址控制系即可。 以上說明’雖將激活指令ACT及讀出指令⑽以各別指令加 以說明並同時輸入兩個指令，唯亦可定義—與ACT+RD等價指 本紙張尺度適用中國國家標準（CNS ) A4規格(210^7^7 (請先閱讀背面之注意事項再填寫本頁j 裝
、1T 線 44 經浐部中央標41-而只工消费合作狃印製 A7 ” ------------- B7 五、發明説明（42 ) 令，並將其巾-指令时料部CLK上升予以輸入。 第30圖為本發明DRAM之另外構造例示圖。亦是如上述將 激活扎令ACT與讀出指令rd予以同時輸入之構造顯示圖。在該 第30圖係將與第3圖相同構件均附與相同符號，並省略其說明。 第30圖之DRAM含有收取控制信號，行地址信號，及列地 址信號之各別輸入緩衝器11A及指令解碼器12A。各輸入缓衝器 11A為同步於接收時鐘脈衝信號之輪入緩衝號11所供應内部時鐘 脈衝信號可取入各自信號之一般緩衝器。所輸入行地址乃被供 應給行地址系之預解碼器lb，所輸入列地址則被輸入於列地址 系之預解碼器24。如此，分別設行地址及列地址用地輸入緩衝 器，且將行地址供給行地址控制系及將列地址供給列地址控制 系，即能實現同時輸入行地址及列地址。 又指令解碼器12A係異.於第3圖之字组指令解碼器12 而不須將字組指令分配給行地址系及列地址系。因此第30 圖之指令解碼器12A可由通常之指令解碼器為之。且為同 時輸入激活指令ACT及讀出指令RD，只要將同時指定行 系控制動作開始及列系控制動作開始之指令作成控制信號 組合予以準備即可。 因此，關於其他部份玎不必特別變更控制系之設計等 ，以第3圖相同構造即可實現激活指令ACT與讀出指令RD 同時輸入之構造。 第3 1圖為變換部件29之其他實施例構造顯示圖。 與第15圖及第17圖所禾變換部件29實施例之主要差異 乃在於被當作具與第15圊之選擇器控制部件相同功能之電 本紙張尺度適州中國國家標準（CNS ) A4規格（210X297公瘦） -45 - ---,--------裝 —--^---訂------線-^ *- (請先閱讀背面之注意事項再填寫本頁)
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經济·部中央標4,-^只工消费合作社印製 五、發明説明（43 ) 路設有後述資料總線開關440，及特並行一連變換及4位— 2位元—1位元之兩階段予以進行之兩點。 即，第3 I圖之變換部件29係由自讀出緩衝器28收取4 位元並行資料且依據脈衝串長及行地址部份情報以變換輸 入侧總線及輸出侧線總間之連接略徑之資料總線開關44〇 ，與依序被連接於該資料總線開關440輪出側之第一寄存 器450及第一寄存器460，與將由第二寄存器46〇所輸出4位 元成之並行資料變換為2位元成之並行資料之4位元—2位 元變換電路470，與被設於該4位元—2位元變換電路470輸 出側並將上述2位元構成之並行資料變換為1位元連續資料 之資料輸出時機開關480及閂鎖&電平移位電430所構成。 次再說明各構件更加詳細之構造及動作。 ^料總線開關440乃由分別對應4支資料總線 d0，dl，d2，d3所設開關 swln, sw2n，sw3n，sw4n，與連接資料 總線dl及d2之開關sw24n，與連接do及d2之開關swl4，與 連接do及d2之開關SW13與連接d0及dl之開關SW12所構成 。該等開關則對應脈衝串長BL及列地址信號之一部份 CaaOz，Caalz而被控制其ΟΝ/OFF。 第32圖為脈衝串長分別為1，2,4時之各開關形態顯示 表。首先’脈衝串長BL為4時，資料總線d0-d3之各資料 乃原樣被傳輸至資料總線d0，-d3,。即此時，不關列地址 # 號caaOz，caalz之值為何，開關swln，sw2n，sw3n，係呈 ON(close) ’ 開關 Sw24, swl4, swl3, swl2則呈 OFF(open)。 當脈衝串長BL為2時，乃被構成呈可將傳至資料總線 本紙張尺度適/n'卜關家插準（CNS ) M規格（21QX297公瘦） 46 {諳先閱讀背面之注意事項再填寫本頁) ----抑衣———；---1T--- 線 J--- 經濟部中央標準局工消費合作社印製 A7 '------------B7__ 五、發明説明（44 ) d〇’及dl’之資料輸出外部，因此此時，可將資料總線d〇，dl 之資料組傳送資料總線d〇，，dl，或將資料總線d2，d3之資料 組傳至資料總線dO’，dl，。且傳送那一資料組則由列地址 kcaaOz之邏輯值予以決定。即，欲將資料總線仙，“之資 料組傳至負料總線d〇，d 1 ’時可促使列地址信號caa〇z呈l電 平。於是開關 swln，sw2n，sw3n，乃呈 ON(close)，開關 sw24, 挪14,5'^13,8评12乃呈〇^((^11)»另，欲將資料總線(12，(13 之資料組傳送至資料總線d0，，dl，時則可列地址信號caa0z 呈Η電平。於是開關SW3n，SW24n，swl3n即呈on(close)，開 關 swln，sw2n，swl4，swl2 即呈 OFF(open)。而藉此資料總 線d2之資料介開關swi3被輸至資料總線仙，及们之資料介 開關sw24被傳至dl。又，脈衝串長BL為2時，1位元列地 址信號caalz之還輯值已不被使用於開關選擇。 而脈衝串長為1時，則自資料總線d〇，dl,d2，d3之資料 當中選擇任一 1位元，並將讀選擇之資料位元傳至資料總 線d〇’再輸出外部。該資料選擇係根據列地址信號(；心〇2與 caalz之邏輯值組合所進行。即，欲選擇資料總線d〇之資 料時’使caaOz及caalz均呈L電平，致開關swln，sw2n, sw3.n ’呈 ON(close)’ 開關 sw24, swl4, swl3, swl2乃呈 OFF(open) 。而藉此資料總線d2之資料介開關SW13被輸至資料總線 dO及d3之資料介開關SW24被傳至dl »又，脈衝串長BL為2 時’ 1位元列地址信號caalZ2邏輯值已不被使用於開關選 擇。 而脈衝串長為1時，則自資料總d〇，dl,d2,d3之資料當 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 47 J—,— „--U-----裝------訂------線—— * : , * - - t. f (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 ^ ^----- - B7 五、發明説明（45 ) 中選擇任一位元，並將該選擇之資料位元傳至資料總d〇, 再輸出外部。該負料選擇係根據列地址信號caa〇z與caalz 之邏輯值組合所進行。即，欲選擇資料總線d0之資料時， 使caaOz及caalz均呈L電平，致開關3评11!，Sw2n，sw3n，呈 ON(close) ’ 開關 sw24, swl4, swl3, swl2乃呈 OFF(open)。 此時資料總線do之資料即被傳至資料總線d〇，。又欲選擇 為料總線dl之資料時，乃將caa〇z變呈.η電平及將(^&12；變 為L電平。於是開關SW2n，SW3n，swl2，呈〇N(cl〇se)，開 關swln，sw24, swl3呈OFF(open)。此時資料總線dl之資料 則介開關sw 12被傳至資料總線d〇’。且欲分別選擇資料總 線d2，d3之資料時亦依據第32圖之邏輯表使各開關呈 ΟΝ/OFF。 自資料總線開關440所輸出之並行資料d〇，-d3,被傳至 第一寄存器450，再傳至第二寄存器46〇。 該第一寄存器450乃由四個延遲觸發器DFF401〜404 所形成’各DFF之資料取入時機則以第一控制信號㈧如予 以控制。該第一寄存器460亦同樣由四個延遲觸發琴 DFF405〜408所構成，並各DFF之資料取入時機及閂鎖時 機均以第二控制信號P 0 1 Z加以控制。 第33圖為顯示第一及第二寄存器45〇,46〇之動作時機 。圖中d[0,2]為對應資料總線d〇’及d2,上之資料，d[i 3]則 為對應資料總線dl，及d3’上之資料》 在第 33圖中之時刻tl，資料總線d〇’〜d3，即出現並行 資料。繼之於時刻t2，第一控制信號po0z由η變為L時，
(請先閔讀背面之注意事項再填寫本頁) -裝· 、-0 線 經濟部中央標準局員工消費合作社印裝 A7 —— _____ B7 五、發明説明（46 ) 構成第一寄存器450之四個延遲觸發器4〇1〜4〇4乃分別鎖 住-貝料總線d0,〜d3’之資料。其次於時刻t3 ,第二控制信 號由L變為Η時，構成第二寄存器46〇之四延遲觸發器4〇5 〜408即取入各自對應之延遲觸發器4〇1〜4〇4所鎖住資料 且g時刻為t4，第二控制信號由η變為l時，四個延遲 觸發器405〜408即鎖住所取進之資料。之後第一控制信號 由L變為Η時，四個延遲觸器4〇1〜4〇4再呈可接受資料總 線d0,〜d3,之資料狀態。故藉以上動作而可將資料總線肋, 〜d3’之並行資料依序轉送至第一及第二寄存器45〇, 被第二寄存器460鎖住之資料再被傳至4位元—2位元 變換電路470。並在此將4位元並行資料變換為2位元並行 貝料。該4位元—2位元變換電路47〇乃由延遲觸發器 DFF409〜411及輸出缓電路42〇〜423所構成。又，該斗位 疋—2位兀變換電路4 7 〇更被供應四個控制時鐘脈衝信號 psclkOz〜pSClk3z，該等控制時鐘脈衝係在控制輸出緩衝 電路420〜423之輸出時機及延遲觸發器DFF409〜411之資 料閂鎖時機。又，輸出缓衝電路42〇之輪出線與422之輸出 線係共同連接於節點dd0，並呈線「或」（wired 〇r)連接。 而當自輸出緩衝電路420輸出資料時，輸出緩衝電路422之 輸出端即呈咼阻抗狀態，及之，自輸出緩衝電路Us輸出 資料時，輸出緩衝電路420之輸出端即呈高阻抗狀態。接 著自4位元_> 2位元變換電路47〇向節點dd〇，ddi輸出2位元 之資料，該等乃被傳至資料輸出時機開關48〇。該資料轸 本紙張尺度用悄ϋ家榡準（CNS ) Α4規格（2l〇i297公麓)'' (讀先閔讀背面之注意事項再填寫本頁)
l·!：-I裝 —!,---訂---：---：線 I.----rLi I I- I I - -49 Μ 經浐部中夾標準而.，只工消贽合作社卬製 ------------— __Β7 五、發明説明（47 ) — --—- 夺機開關480則由兩開關swdd〇，swddl所構成，分別藉由 輸出控制時鐘脈衝信號〇utp〇z及⑽控制其。該 貝料輪出時機關480首先藉關閉（on)—方開關swddO將出現 於即點dd〇之資料位元傳至次段閂鎖&電平移位電路430 , 再藉關閉另方開關swddl將出現於節點ddl之資料傳至閂 鎖&平移位電路43〇。即藉如此作動，該資料輸出時機開 關480可將出現於節點dd0，ddl之2位元資料依序一個傳送 至次段之閂鎖&電平移位電路430。且在該閂鎖&電平移位 電路430鎖住輸入資料同時，並將輸入資料之電平予以變 換’再傳至第3圖之輸出緩衝器3〇。 第34圖為脈衝串長呈4時之4位元—2位元變換電路470 至閂鎖&電平移位電路43〇之動作時機顯示圖。以下即參 照第3 4圖詳細說明該等電路之動作。 首先以初態視之，構成第二寄存器460之四個DFF405 〜408乃鎖住有讀出資料。 而控制4位元-> 2位元變換電路470之動作之四.個控制 時鐘脈衝信號psclk2z〜psclk3z乃如第34圖所示，以psclklz —psclk2z—psclk3z—psclk0z之順序依序輸出Η脈衝。則 首先psclklz呈Η時，輸出緩衝電路420即對應之輸出自節 點ddl〜DFF405收取之資料，同時DFF409乃鎖住DFF406 輸出之資料。接著pSClk2呈Η時，對應之輸出缓衝電路421 即輸出自節點ddl〜DFF409收取之資料，同時DFF410乃 鎖住自DFF407輸出之資料。且如此及覆該某動作，在該 節點ddO及ddl如由回34之節點ddO及ddl波形可知，自4位 本紙張尺疫適/t]中國國家標牟（CNS ) A4規格（210X 297公釐） 50 (諳先閣讀背面之注*'事項再填寫本頁) •裝· 訂 -線· 五 '發明説明（48 A7 B7 經濟部中央標準局員工消費合作社印製 元位元變換電路47〇可交替輸出新的讀出資料。 又，該4位元―2位元變換電路470中之DFF4〇9〜411 則被設成在4位元—2位元變換電路47Q進行變換動作中， 可將其次讀出資料组鎖住於第二寄存器彻，並可自資料 輸出端子DQ陸續不斷輸出資料。 控制資料輸出時機開關480作動之兩個輸出控制時鐘 脈衝信號outpOz及，lz，亦以如第34所示時機交替輸出 Η脈衝。且，當新資料出現於節點_時，於所定時間後 該outpOz即呈Η，並藉使開關s w_呈〇n而可將節點_ 之資料轉送至閃鎖&電平移位電路43〇。㈣節點侦出現 新資料時，〇Utplz經所定時間後即呈H，並開關〜姐呈⑽ 而可使節點 反覆如此動作’乃可將節點_，ddl之資料交替連地轉^ 至閃鎖&電平移位電路43〇以進行2位元位元變換。 又，以上動作說明係關於脈衝串長31為4者。第Μ圖 A及第35B圖之表則是脈衝串長…時之_控制時鐘脈衝 信號psclkOz〜psclk32^兩個輪出控制時鐘脈衝信號 outpOz, outplz之動作狀況表示。 ； 當脈衝串長為4時，，如上述，所有4個控制時鐘脈衝信 號psclkOz〜pSClk3z及兩個輸出控制時鐘脈衝信號 outplz均進行計時動作，且將第二寄存器46〇之 〜408所輪出4位元並行資料變換為連續資料。 又，脈衝串長為2時，4個控制時鐘脈衝信號中之兩個 控制時鐘脈衝信號psclklz&psclk2z與兩個輸出控制時铲 本紙張尺度適用中國國家標準 ( CNS ) A4規格（2丨0X297公釐） (請先閔讀背面之注f事項再填寫本頁) —-111·----裝——^---訂------線 I I · - - - »!11 · 五 、發明説明（49 A7 B7 ，οζ及QUtplz即進行計時動作。且如』 資料.：:點d0’dl轉达資料’節點d2’及d3,則未被轉运 广。因此，為將出現於節點d0，及dl，之讀出 :::::需之上述控制時鐘脈衝信號及輸出控制時鐘: 衡L破才會進行計時動作。 —另’脈衝串長為1時’僅4個控制時鐘脈衝信號中之 2制時鐘脈衝錢pselklz與兩崎出控制時鐘脈衝 4中之-個輸出控制時鐘脈衝信號。utpGZ才進行計時 動作。且如上述僅向節點d0，轉送讀出資料，對於節賴， =3’則未轉送讀出資料，因此為將出現於節點d〇,之讀出 資料予以輸出外部所需之上述控制時鐘脈衝信號及輪出控 制時鐘脈衝信號才會進行計時動作。 在上述實施例，乃將第二寄存器46〇輸出之*位元資 科先藉4位元—2位元變換電路47〇予以變換為2位元資 枓二再將該2位元資料藉f料輸出時機_ 48()及閃鎖& 電平移位電路430變換為丨位元。亦即將並行/連續變換 分成兩階段進行。 另，在上述實施例，4位元—2位元變換電路梢中 之4個輪出緩衝電路倒〜4 2 3之輸出係共同被線「或」 (Wlred 〇幻連#，而可將資料輸出時機開關480以單一開 關構成。㈣’由於構成資料輸出時機開關彻以單一開 關構成，致可簡單化其構造。 又，由於高速動作致時鐘脈衝信號頻率變高時’對應 本紙張尺度適财 52 經濟部中央標準局員工消費合作社印製 A7 二二： _____B7 五、發明説明~〜 ~— - 該高頻率，對一個開關…化產生—個 個翰出控制時鐘脈衝 信號outp#z即變呈困難。此時，如第 丁即弟W圖所不將資料輸出 時機開關4 8 0由兩個開關構成，且將該等開關藉具有上述 一個輪出控制時鐘脈衝信號約一半頻率之兩個控制時 鐘脈衝信號outpOz，outplz予以控制亦可。 第36A圖為第31圖中之延遲解發器〇1^一構造例示圖 。又圖第3 6B圖為第3 6 A圖之動作時機顯示圖。 該延遲觸發器DFF乃由PMOS 501及NM 502所成之變 換間門509，與及相器507、508與PM0S 503及NMOS 505 ’ 506所成時鐘脈衝反相器510加以構成。 與第31圖中之控制信號po〇z，p〇lz，psclk〇z〜pselk3z 對應之時鐘脈衝信號clkz呈Η時，由於變換閉門509之呈〇n 而將輪入資料in取進於DFF ’此時時鐘脈衝反相器510及 呈OFF狀態。其次當時鐘脈衝信cikz呈L時，由於變換閘 門509呈OFF狀態，致輸入資料in被切離自DFF。與此同時 ’該時鐘脈衝反相器510變呈活性化狀態，由反相器508及 時鐘脈衝反相器510構成一閂鎖電路，而可在時鐘脈衝信 號clkz變為L時將取入於DFF之資料予以鎖住。 第3 7A圖為第31圖中之輸出缓衝器420〜423 —構造例 。又’第37B圖則為第37圖之動作時機顯示圖。 該輸出緩衝電路乃含有及相器511、5.12、NAND電路 515、NOR電路516、PM0S 517及NMOS 518所成緩衝電路 519，及相器513、514所成之閂鎖電路520。 與第3 1圖中之控制信號psclkOz〜psclk3z..相對應之時 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐.） 53 ：i—l·----裝------訂丨-----線 - .. . t (請先閱讀背面之注意事項再镇寫本頁) A7 B7 五、發明说明（51 ) 鐘脈衝信號clkz呈Η時，NAND電路515及NOR電路516會 以反相器發揮其功能，致與輸入資料同相之輸出資料出現 於輸出節點out並被鎖住於閂鎖電路520。另，時鐘脈衝信 號clkz呈L時，pm〇s 517及NMOS 518均呈OFF狀態，輸 / 出節點則變為高阻抗狀態。 第38圖為第31圖中之閂鎖&電平移位電路403之一構 造例示圖。但由PMOS 547及NMOS 548所成部份525則是 對應圖中30之輸出電晶體部。 該閂鎖&電平移位電路403含有由PMOS531，532、 NMOS 533,534，反相器543，544所成具閂鎖之電平移位 電路521，與具有同樣構造之電平移位電路522,與由PMOS 535，NMOS 536所成及相器 523，與由 PMOS 541，NMOS 542 所成反相器524。且，圖中Vccq,Vssq為與内部電路之電源 線Vii，Vss呈獨立之電源線，該Vccq則被供應例如與Vii不 同之電位。 經濟部中央標準局員工消費合作社印製 PMOS 533,539之閘門係共同連接於資料輸出時機開 關480之輸出線dd0，，ddl，（請參照圖第31圖）。且例如自輸 出線ddO’正在供應資料，而輸出線ddO’之資料如是Η時， 則自資料輸出端子DQ即輸出L資料。 以其他實施例而言，亦可形成為省略電平移位電路522 及反相器524，並替代之將反相器523之輸出共同連接於 PMOS 547與NMOS 548閛門之構造。但如需要將資料輸出 端子DQ控制於高阻抗時，則形成為如第38圖之構造較適 宜。 54 (請先閔讀背面之注意ί項4填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 五、 經濟部中央標準局員工消费合作社印掣 任 藉 且 A7 B7 發明説明（52 ) 又代替將NMOS 539閘門連接於輸出線dd〇，，ddl，，亦 可構成為在第31圖中之資料輸出時機開關48〇再設分別由 輪出控制時鐘脈衝信號outp0z，outpiz控制之另一組開關 SwddOO，SWddll，且介開關 swdd〇〇 及 swdduWNM〇s 别 之閘門共同連接與節點ddO，及dd 1，。 以工本發明係根據實施例加以說明，雖本發明並非僅 限定於上述實施例，乃在申請專利範圍所記載範圍内可予 以變形·變更者。 本發明如將行地址輸入至資料輸出過程分成第—段之 指令解碼器及週邊電路動作，第二段之感測放大動作，及 第三段之資料輸ίϋ動作加財量時，不關脈衝串長乃可將 第二段之感測放大動作期間予以固定。即，為了一齊啟開 多數列閘並行讀出資料，乃僅在固定期間驅動感測放大器 就可。藉此則可不關第二段之感放大動作而將第二段之感 測放大期間予以固定’且可進行無聽之行系流水線動作 又使用者如自外部任意設定預定充電時機時，此種 思性可能成為擾亂流水線動作之要因，唯在本發明乃可 内部預先充電信號以實行重設動作，而可擴拭該要因°。且 變成可在自感測放大器讀出資料直後，以最適宜時機進" 予先充電’因此即可實現接近於感職大器動作能力極= 之高速循環資料讀出。 义 是故可提供能高速資料讀出作動之半導體記憶 而大大地促個產業上之發展。
本纸張尺度適用中國國家標準（CNS〉A^mTiTox 297/>tT -. :」 .!·1,1 fL-----裝------訂------線-7 .. -* 料 (請先閱讀背面之注t·事項再填寫本頁}

Claims (1)

  1. A8 B8 C8 D8 申請專利範圍 ι· 一種半導體記憶裝置，其特徵在於具有： 一將對應被選擇字線之記憶單元資料介由位線予 以收取並保存之多數感測放大器，· 一藉對應列地址可同時選擇多數列閘並自所選擇 感測放大器讀出多位元並行資料之列解碼器； 一將並行資料變換成連續資料之資料變換部件， 及 一自產生選擇字線所需之行存取信號經第一延遲 時間後，才產生内部予先充電信號以進行重設位線及 多數感測放大器之予先充電信號產生部件； 2.如申請專利範圍第^項之半導體記憶裝置，其特徵在於 上述資料變換部件係對應脈衝串長自上述並行資 料、中選擇所絲之位元，並以連續資料予以輸出者。 3. 如申請專利範圍第〗項之半導體記憶裝置，其特徵在於 上述資料變換部件更可對應地址信號而動作者。 4. 如申請專利.範圍第1項之半導體記，隨置，其特徵在於 上述予先充電信號產生部件之上述第—延遲時間 係木須依存於脈衝串長而為一定者。 5.如申請專利範圍第4項之半導體記憶裝置，其特徵在於 上述第一延遲時間係為自依據上述行存取信 A4規格（210x297公釐 號選 I. ； ； ••裝 ： 訂 .1線 J (請先閔讀背面之·意事碩再填寫本頁) 56 申請專利範圍 號，並在上述位線讀出該被選擇字線所對應 =早：資料，再將該位線之資料介由上述感測放 穴益予以放大所需時間以上者。 6. ^申請專利範圍⑸項之半導體記憶㈣，其特徵在於 上述資料變換部件所輸出上述連續資料係被以讀 出資料介由資料用端子予以輸出外部者。 裝 7. 申請專利範圍第1項之半«記憶裝置，其特徵在於 訂 .上述半導體記憶裝置更包括有一字組解碼部件， 係可對應自外部輸入之行存取命令與行地址以及列存 取命令與列地址而動作，並將上述行存取命令及列存 取命令作為字組加以接收及予以解碼者。 8·如申请專利&圍第3項之半導體記憶裝置，其特徵在於 線 上述半導體記憶裝置係對應時鐘脈衝信號動作， 經濟部中央標準局員工消費合作社印製 而可將上述行存取命令及列存取命令對應連續之兩個 時鐘脈衝予以取進者。 9.如申請專利範圍第工項之半導體記憶裝置，其特徵在於 具有； 受取行存取命令及列存取命令之控制端子，與 被連接於該控制端子，且對應上述行存取命令可 產生第-脈衝及對應上述列存取命令可產生第二脈衝 之指令解碼器，與 本紙張適财 髀（cNS) 57 t-..». --W. _ 申請專利範圍 可受取上述行地址信號及列地址信之地址端子， 與破設於該地址端子與行解碼器之間，並對應上述第 —脈衝而動作之第一閘門，及 被設於該地址端子與列解碼器之間，並對應上述 第二脈衝而動作之第二閘門者。 1〇.如申請專利範圍第1項之半導體記憶裝置，其特徵在於 上述予先充電彳5说產生部件係在自上述感現|放大 益讀取資料直後，可藉上述内部予先充電信號以重設 上述位線及該感測放大器者。 U·如申請專利範圍第丨項之半導體記憶裝置，其特徵在於 請 先 閱 © 之 注 事 項 再 i 經 部 中 k 標 準 員 工 消 費 合 社 印 製 上述予先充電彳§破產生部件為產生上述第 時間而含有延遲元件列者。 u·如申請專利範圍第i項之半導體記憶裝置，其特徵在於； 將構成上述半導體記憶裝置之感測放大器分成為 多數感測放大器組，並對應上述行存取信號僅對於所 選擇之感測放大器組之感測放大器予以進行行存取動 作者。 a如申請專利第12項之半導體記憶裝置，其特徵在 於； 抑更含有上述多數感測放大器組分別所對感之字解 碼器，該字解瑪器在上述行存取動作時，僅對於所選 擇感測放大器組將對應上述所選擇字線之記憶單元予 延遲 訂 線 本紙( CNS } A4^_ ( 210x297^^ 58
    '申請專利範圍 以連接於上述位線者。 14. 如申請專利範圍第12項之半導體記憶裝置，其特徵在 於； 更含有上述多數感測放大器組各別所對應之位線 變換“號產生部件，且在上述行存取動作時，僅對應 於上述被選擇之感測放大器組之位線變換信號產生部 件將上述位線予以連於上述感測放大器者。 15. 如申請專利範圍第12項之半導體記憶裝置，其特徵在 於； 更含有上述多數感測放大器組各別對應之感測放 大器驅動信號產生部件’且在上述行存取動作時，僅 對應於所選擇之感測放大器組之感測放大器驅動信號 產生部件將上述感測放大器予以驅動者。 Μ*如申請專利範圍第12項之半導體記憶裝置，其特徵在 於； 更含有多數觸排，該多數觸排各別具有上述記憶 單元’上述感測放大器，及上述位線，且在多數觸排 經濟部中央檩準局貝工消費合作社印製 之各自内部上述感測放大器被分咸為多數感測放大器 组者。 17·如申請專利範圍第12項之半導體記憶裝置，其特徵在 於； 更3有上述多數感測放大器各自所設之位線變換 信號產生部件者。 18.如申請專利範圍第1項之半導體記憶裝置，其特徵在於 本紙張尺度 A4^ (21“f) 59 經濟部中央標準局員工消費合作社印製 A8 B8 C8 _ D8 、申請專利範園 ' » 上述半導體記憶裝置係對應自外部輸入行存取命 令及行地址與列存取命令及上述列地址而動作，則在 連續輸入上述行存取命令時，上述記憶單元之資料乃 出現於上述位線，並由上述感測放大器予从放大，之 後該位線及該感測放大器破重設前之一連串動作即不 致中斷地在同一週斯被連續反覆者。 如申請專利範圍第i項之半導體記憶裝置，其特徵在於 I 更含有可將上述感測放大器所保持之資料介由上 述閘讀出於資料總線之直線感測放大電路者。 20.如申請專利範圍第i項之半導體記憶裝置，其特徵在於 上述半導體記憶裝置係對應外部輸入之時鐘脈衝 信號，行地址及上述列地址而動作，則上述行地址及 上列地址以上述時鐘脈衝信號之同一時機被接受者。 21·如申請相範圍㈣項之半導體純裝置，其特徵在 於； 與接受上述行地址及上述列地址之相 外部控制信號者。 22. —種半導體記憶裝置，係具有； 可接受外部控制信號及外部地址信號之解碼器部 ’與多數字線，與 制上述解碼器之輸出信號將自所選擇字線連接 W 尺度適用中國^ -60 _ —l·,---I---7 丨装--1.---iT---------線 (請先閱讀背弥之注意^項再填寫本頁) 六 '申請專利範圍 經濟部中央標率局員工消費合作社印製 之記憶單元讀出於位線之資料予以放大之感激放大器 ，及可將自該感測放大II轉送之讀出f料輸出外部之 輪出電路，· 其特徵則在於被構成呈； 在為存取上述多數字線當中之一而需之第一外部 控制信號及第-外部地址信號所對應第一讀出資料尚 未完全由上述輸出電路予以輸出之前，上述解碼部已 能接取為存取上述多數字線中之另一所需之第二外部 控制Is號及第二外部地址信.號； 且在上述感激放大器動作期間，並未依存於脈衝 串長者。 23.如申請專利範圍第22項之半導體記憶裝置，其特徵在 於； 上述感測放大器動作期間係不依存脈衝串長情報 而呈一定者。 24· —種半導體記憶裝置，係且有： 接焚外部控制信號及外部地址信號而產生行存取 指令及列存取指令之解碼部，與 多數字線，與 多數位線，與 對應上述行存取指令可使該等多數字線之一活性 化之字解碼器，與 對應被活性化之字線而對該位線輪出資料之多數 記憶單元，與
    裝 訂 線 申請專利範圍 A8 B8 C8 D8 經濟部中央擦準局貞工消費合作社印製 被連接於上述位線，而可將出現於該位線上之資 料予以放大之多數感測放大器，與 對應上述列存取指令而將上述多數感測放大器保 持之資料作為讀出資料予以選擇性讀出之列解碼器， 及 B • r 將上述讀出資料予以輸出外部之輸出電路， 其特徵乃在於被構成呈； 在為存取上述多數字線中之—而需之第一外部控 制信號及第一外部地址信號對應之第一讀出資料尚未 完全由上述輸出電路予以輸出之前，上述解碼部已能 收取為存取上述多數字數中之另—所需之第二外部控 制信號及第二外部地址信號； 且在上述感測放大器動作期間，並未依存於脈衝 串長者。 25. 如申請專利範圍第24項之半導體記憶裝置，其特徵在 於； 對應上述外部控制信號而動作之上述半導體記憶 裝置之動作期間係具有： 上述外部控制信號解碼所需之第一動作期間，與 活性化上述感測放大器之第二動作時間，及 、 自上述輸出電路輸出上述讀出資料所需 作時間者。 —期 26. 如申請專利範圍第25項之半 於； G u装置，其特徵在 請 先 閱 面- 之 注 意 事· 項 再 ύ 裝 頁 訂 線
    上述第二動作期間更由將對應上述行存取指 選擇字線予以活性化所需之選擇期間，與上述感測放 大器活性化之驅動期間，及為重設上述位線及上述感 測放大器所需之重設時間所構成者。 27_^申請專利第25項之半導體記憶裝置，其特徵在 對應於上述第-外部控制信號之上述第二動 間係與對應於上述第二外部控制信號之上述第二動作 期間相連續者。 认如_請專利範圍第26項之半導體記憶裝置，其特徵在 於； « J—β! (請先閲讀背軋之注意事項#4fef^f) 經濟部中央標準局員工消費合作社印製 在上述驅動期間，當上述列閘導通時機上述第三 動作期間即開始者。 29·如申請專利範圍第25項之半導體記憶裝置，其特徵在 於係被構成呈； 對應上述第—外部控制信號及第-外部地址信號 之上述第-動作時間終了直後，上述解碼器已可接受 上述第二外部控制信號及第二外部地址信號者。 30·如申請專利範圍第24項之半導體記憶裝置，其特徵在 訂 線 於； 者 上述外部地址信號係包括有行地址及列地址雙 方 31·如申請專·㈣3G項之半導體記憶裝置，其特徵在 於； I紙張尺度適财關家辟（CNS ) > 63 經濟部中央標準局員工消費合作社印製 A8 B8 C8 .___ D8 六、申請專利範圍 ~~: 係具有-時機調整手段，可在上述多數感測放大 器完成放大動作後，才使上述列解碼器之動作開始者 0 32. 如申請專利範圍第25項之半導體記憶裝置，其特徵在 於； J1述列解碼器係被構成為可自上述多數感測放大 器讀出並行資料，且具有可將該並行資料變換為連續 為料以φξ:供給上述輸出電路之資料變換部者。 33. 如申請專利範圍第32項之半導體記憶裝置，其特徵在 於； 上述資料變換部可對應脈衝串長情報自上述並行 f料當中選擇所定數位元，並以上述連㈣料予以輸 出者。 34. 如申請專利範圍第33項之半導體記憶裝置，其特徵在 於； 上述資料變換部更對應地址信號而動作者。 35. 如申請專利範圍第24項之半導體記憶裝置，其特徵在 於； 上述半導體記憶裝置係可進行將上述外部控制信 號予以解碼之第一動作，與活性化上述感測放大器之 第二動作，及將上述讀出資料由上述輸出電路予以輸 出之第二動作，且被構成呈可並列實行對應上述第一 外部控制信號及第一外部地址信號之上述第二動作， 與對應上述第二外部控制信號及第二外部地址信號之 本紙張尺度適用中國國家標準（CNS) M規格（210><297公褒） 64 ： 裝^ 、rsT; 、線丨1 " (請先閲讀背&-之注意事項再填寫本頁)
    ABCD 36. 經濟部中央標準局員工消費合作社印製 上述第一動作者 種半導體記憶裝置，係接收活動命令，讀出命令^ 將：應該地址之記憶單元之記憶資料輪出於資 枓鈿子，其特徵則在於被構成呈； 其自接到第―活動命令至制下次第二活動命令 :二間距，雖較自接到上述活動命令並將其所對應 ?-資料予以輸出至上述資料端子之時間為短，却還 是可動作者。 37·-種資料變換電路，係將自資料單元部讀出之多位元 並行資料予以變換為連續資料，其特徵在於具有： 根據脈衝串長情報及地址情報而產生控制信號之 選擇器控制部，與接收上述多位元並行資料並依據上 述控制信號選擇上述多位元中之所定數，且將所選擇 位兀予以連續輸出之選擇器部者。 38·如申料利範圍第37項之資料變換電路，其特徵在於 更具有； 、 設於上述選擇器部及資料輸出端子間之資料輸出 部，與來自上述選擇器控制部之上述控制信= 性狀態時，對於上述資料輸出部輸出第二控制信號俾 使該資料輸出端子變為高阻抗狀態之時機電路者。 39·如申請專利範圍第37項之資料變換電路，其特徵在於 上述選擇器控制部係具有， 對應時鐘脈衝進行移位動作之移位電路，與 本紙張尺度適用中國國家標準（CNS ) Α4規格（ 210X297^^7
    65 申請專利範圍 收取上述地址情報，並對應該移位電路之輪出時 鐘脈衝信號可輸出上述控制信號之開關電路， 巾該開關電路乃由多數開關所成，且該多數開關 對應上述脈衝串長可被選擇性予以活性化者。汗 40. -種資料變換電路，係可將自記憶單元所讀出多位元 並行資料予以變換為連續資料，其特徵則在於含有： 可接受上述多位元並行資料之多數第一資料總線 線路，與多數第二資料總線線路，與 " 對應脈衝串長信號及列地址信號而可變更上述多 數第一資料總線線路及上述第二資料總線線路間之連 接關係之資料總線開關電路，及 可將上述第二資料總線線路之資料予以變換為連 續資料之並行/連續變換電路者。 ''' 41. 如申請專利範圍第4〇項之資料變換電路，其特徵在於 上述資料總線開關係具有設於上述多數第二資料 總線線路中之一及另一之間之開關者。 42·如申請專利範圍第41項之資料變換電路，其特徵在於 上述開關係對應上述脈衝串長信號及列地址信號 而被ΟΝ/OFF控制者。 43.如申請專利範圍第4〇項之資料變換電路，其特徵在於 上述並行/連續變換電路係將上述多數，第二資料總
    A8 B8 C8 D8
    申請專利範圍 一 # 3虎線父替連接於輸出 節點之資科輪出 時機開關者 45.如申請專職圍第12項之半導體記憶装 於； 置，其特徵在 對應上述多數感測放大器組各別設有保使感測放 大器活性化之驅動電晶體者。 (請先閲讀背面之注意事項再填寫本頁) 裝· -訂- ·.線- 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 68
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