TWI769336B - 半導體記憶體裝置、記憶體系統以及操作半導體記憶體裝置的方法 - Google Patents

半導體記憶體裝置、記憶體系統以及操作半導體記憶體裝置的方法 Download PDF

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Abstract

本發明提供一種半導體記憶體裝置。所述裝置包括：記 憶體胞元陣列，包括多個動態記憶體胞元；錯誤修正碼(ECC)引擎；輸入/輸出(I/O)閘控電路，連接於錯誤修正碼引擎與記憶體胞元陣列之間；錯誤資訊暫存器，被配置成儲存錯誤位址及第一校驗子，錯誤位址及第一校驗子與儲存於記憶體胞元陣列的第一頁中的第一碼字中的第一錯誤位元相關聯；以及控制邏輯，被配置成基於第一碼字被再次讀取且包括與第一錯誤位元不同的第二錯誤位元而利用儲存於錯誤資訊暫存器中的第一校驗子來恢復與第二錯誤位元相關聯的第二校驗子並依序修正第一錯誤位元及第二錯誤位元。

Description

半導體記憶體裝置、記憶體系統以及操作半導 體記憶體裝置的方法 [相關申請的交叉參考]
本申請案主張於2018年1月25日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0009188號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
根據示例性實施例的方法及裝置是有關於記憶體，且更具體而言是有關於半導體記憶體裝置、記憶體系統以及操作半導體記憶體裝置的方法。
半導體記憶體裝置可被分類成非揮發性記憶體裝置(例如，快閃記憶體裝置)及揮發性記憶體裝置(例如，動態隨機存取記憶體(Dynamic random-access memory，DRAM))。DRAM的高速運作及成本高效性使得DRAM可用於系統記憶體。由於在DRAM的製作設計規則中大小連續減小，因此DRAM中的記憶體胞元的位元錯誤增加且DRAM良率降低。因此，需要半導體記憶 體裝置具有可信性。
根據示例性實施例的態樣，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：記憶體胞元陣列，包括多個動態記憶體胞元；錯誤修正碼引擎(ECC引擎)；輸入/輸出閘控電路(I/O閘控電路)，連接於所述ECC引擎與所述記憶體胞元陣列之間；錯誤資訊暫存器，被配置成儲存錯誤位址及第一校驗子，所述錯誤位址及所述第一校驗子與儲存於所述記憶體胞元陣列的第一頁中的第一碼字中的第一錯誤位元相關聯；以及控制邏輯電路，被配置成基於來自外部記憶體控制器的位址及命令來控制所述ECC引擎、所述輸入/輸出閘控電路及所述錯誤資訊暫存器，並基於所述第一碼字被再次讀取且包括與所述第一錯誤位元不同的第二錯誤位元而利用儲存於所述錯誤資訊暫存器中的所述第一校驗子來恢復與所述第二錯誤位元相關聯的第二校驗子，並依序修正所述第一錯誤位元及所述第二錯誤位元。
根據另一示例性實施例的態樣，提供一種記憶體系統，所述記憶體系統包括：至少一個半導體記憶體裝置；以及記憶體控制器，被配置成控制所述至少一個半導體記憶體裝置，其中所述至少一個半導體記憶體裝置包括：記憶體胞元陣列，包括多個動態記憶體胞元；錯誤修正碼引擎(ECC引擎)；輸入/輸出閘控電路(I/O閘控電路)，連接於所述ECC引擎與所述記憶體胞元陣列之間；錯誤資訊暫存器，被配置成儲存錯誤位址及第一校驗子， 所述錯誤位址及所述第一校驗子與儲存於所述記憶體胞元陣列的第一頁中的第一碼字中的第一錯誤位元相關聯；以及控制邏輯電路，被配置成基於來自所述記憶體控制器的位址及命令來控制所述ECC引擎、所述輸入/輸出閘控電路及所述錯誤資訊暫存器，並當所述第一碼字被再次自所述第一頁讀取且包括與所述第一錯誤位元不同的第二錯誤位元時，控制所述ECC引擎利用儲存於所述錯誤資訊暫存器中的所述第一校驗子來恢復與所述第二錯誤位元相關聯的第二校驗子，並依序修正所述第一錯誤位元及所述第二錯誤位元。
根據再一示例性實施例的態樣，提供一種操作半導體記憶體裝置的方法，所述半導體記憶體裝置包括記憶體胞元陣列，所述操作所述半導體記憶體裝置的方法包括：在錯誤修正碼引擎(ECC引擎)中對自所述記憶體胞元陣列的記憶體位置讀取的第一碼字執行ECC解碼，所述第一碼字對應於存取位址；基於在所述第一碼字中偵測到第一錯誤位元而將錯誤位址及第一校驗子儲存於錯誤資訊暫存器中，所述錯誤位址及所述第一校驗子與所述第一錯誤位元相關聯；基於所述第一碼字被再次自所述記憶體位置讀取且包括與所述第一錯誤位元不同的第二錯誤位元，在所述ECC引擎中利用儲存於所述錯誤資訊暫存器中的所述第一校驗子來恢復與所述第二錯誤位元相關聯的第二校驗子；以及在所述ECC引擎中利用所述第一校驗子及所述第二校驗子修正所述第一錯誤位元及所述第二錯誤位元。
20:記憶體系統
100、811:記憶體控制器
200、600:半導體記憶體裝置
210:控制邏輯電路
211:命令解碼器
212:模式暫存器
220:位址暫存器
230:記憶庫控制邏輯
240:列位址多工器
245:再新計數器
250:行位址鎖存器
260:列解碼器
260a、260h:記憶庫列解碼器
270:行解碼器
270a、270h:記憶庫行解碼器
285:感測放大器
285a、285h:記憶庫感測放大器
290:輸入/輸出閘控電路
291a、291b、291c、291d:切換電路
295:資料輸入/輸出緩衝器
300:記憶體胞元陣列
310、310a、380:記憶庫陣列
311、312、313、MB0、MB1、MB15:第一記憶體區塊
314、EDB:第二記憶體區塊、區塊
400:錯誤修正碼引擎
410:ECC編碼器
420:同位產生器
430:ECC解碼器
440:校驗子產生電路
441:核對位元產生器
443:校驗子產生器
451:互斥或閘
453:選擇電路
460:錯誤定位器
470:資料修正器
500、623:錯誤資訊暫存器
510:表指針
515:重設器
520:錯誤資訊表
530:感測器
541、542、543、544、551、552、533、554:參考編號
610:第一組晶粒/緩衝器晶粒
612:第二類型ECC引擎/通孔ECC引擎
620:第二組晶粒/HBM結構
620-1、620-2~620-p-1、620-p、D11、D12、D13、D14:記憶體晶粒
622:第一類型ECC引擎/胞元核ECC引擎
625:資料區
626:同位區
628、CW、CW2~CWk:碼字
632:TSV線群組
634:同位TSV線群組
700:三維晶片結構
710:主機晶粒
720:印刷電路板
800:智慧型電話
810:行動應用處理器/應用處理器
813:顯示驅動器
815:部件/行動DRAM
820:部件/基頻處理器
821:記憶體裝置
830:無線收發器
840:照相機
841:部件/影像訊號處理器
850:部件/顯示器
ADDR:位址訊號/位址/存取位址
ANT:天線
B10、B20、B30:資料匯流排
B22、B32:同位匯流排
BANK_ADDR:記憶庫位址
BB:8位元基礎資料/基礎位元
BTL、BTL1、BTL2~BTLn-1、BTLn、RBTL:位線
CA1、CA2~CAk、COL_ADDR:行位址
C_MD、MD:主資料
CHB:核對位元
CLK:時脈訊號
CMD:命令
CTL1:第一控制訊號
CTL2:第二控制訊號
CTL3:第三控制訊號
CW1:碼字/第一碼字
DCR:資料胞元區
EADDR:錯誤位址
EB1:第一錯誤位元
EB2:第二錯誤位元
EDBIO:第二資料線
EGS:錯誤產生訊號
EICR:錯誤資訊胞元區
EPS:錯誤位置訊號
FB:倒裝晶片凸塊
GIO:第一資料線
IB10:內部資料匯流排
IB12:內部同位匯流排
L1、L2~Lp、L10~Lq:TSV線
MC:記憶體胞元
MCB:微凸塊
NCA:正常胞元陣列
PRT:同位位元
RA、RA1、RA2~RAk、ROW_ADDR:列位址
RCA:冗餘胞元陣列
RCW:第一碼字
REF_ADDR:再新列位址
RMD:讀取資料
RSDR:經恢復的校驗子
S15、SDR1、SDR11、SDR21~SDRk1:第一校驗子
S53、SDR2:第二校驗子
S80、Sr:第三校驗子
S510、S520、S530、S540、S550:操作
SDR:校驗子
SS1:第一選擇訊號
TPS:表指示訊號
TSV:矽穿孔
VSS:地電壓
WL、WL1、WL2~WLm-1、WLm:字線
WMD:寫入資料
以下將參照附圖更詳細地闡述以上及其他態樣、特徵及優點，在附圖中：
圖1是示出根據示例性實施例的記憶體系統的方塊圖。
圖2是示出根據示例性實施例的圖1中的半導體記憶體裝置的方塊圖。
圖3示出圖2所示半導體記憶體裝置中的第一記憶庫(bank)陣列的實例。
圖4示出在寫入操作期間圖3所示半導體記憶體裝置的一部分。
圖5示出在讀取操作中圖3所示半導體記憶體裝置的一部分。
圖6示出圖2的半導體記憶體裝置中所示的記憶庫陣列、ECC引擎及錯誤資訊暫存器。
圖7是示出根據示例性實施例的圖2所示半導體記憶體裝置中的ECC引擎的實例的方塊圖。
圖8示出根據示例性實施例的圖7所示ECC引擎中的ECC編碼器的實例。
圖9示出根據示例性實施例的圖7所示ECC引擎中的ECC解碼器的實例。
圖10示出根據示例性實施例的圖2所示半導體記憶體裝置中的錯誤資訊暫存器的實例。
圖11示出根據示例性實施例的圖9所示ECC解碼器的操作。
圖12示出在圖5所示半導體記憶體裝置中執行的ECC解碼。
圖13示出根據示例性實施例的圖2所示半導體記憶體裝置中的第一記憶庫陣列的實例。
圖14是示出根據示例性實施例的半導體記憶體裝置的方塊圖。
圖15是示意性地示出圖14所示ECC引擎之間的連接的圖。
圖16是示出根據示例性實施例的操作半導體記憶體裝置的方法的流程圖。
圖17是採用根據示例性實施例的圖14所示半導體記憶體裝置的三維(three dimensional，3D)晶片結構的剖視圖。
圖18是示出採用根據示例性實施例的半導體記憶體裝置的智慧型電話的方塊圖。
在下文中，將參照附圖更充分地闡述示例性實施例。
圖1是示出根據示例性實施例的記憶體系統的方塊圖。
參照圖1，記憶體系統20可包括記憶體控制器100及至少一個半導體記憶體裝置200。
記憶體控制器100可控制記憶體系統20的總體操作。記憶體控制器100可控制外部主機與半導體記憶體裝置200之間的總體資料交換。舉例而言，記憶體控制器100可因應於來自主機的請求而將資料寫入於半導體記憶體裝置200中或者自半導體記憶體裝置200讀取資料。
另外，記憶體控制器100可向半導體記憶體裝置200發出操作命令以控制半導體記憶體裝置200。
在一些示例性實施例中，半導體記憶體裝置200是包括例如以下動態記憶體胞元的記憶體裝置：動態隨機存取記憶體(DRAM)、第四代雙倍資料速率(double data rate 4，DDR4)同步DRAM(synchronous DRAM，SDRAM)、低功率DDR4(low power DDR4，LPDDR4)SDRAM或LPDDR5 SDRAM。
記憶體控制器100將時脈訊號CLK、命令CMD及位址訊號ADDR傳輸至半導體記憶體裝置200，並與半導體記憶體裝置200交換主資料MD。
半導體記憶體裝置200包括儲存主資料MD及同位位元(parity bit)的記憶體胞元陣列(memory cell array，MCA)300、錯誤修正碼(error correction code，ECC)引擎400、控制邏輯電路210及錯誤資訊暫存器500。
ECC引擎400在控制邏輯電路210的控制下可以碼字為單位自記憶體胞元陣列300的目標頁讀取資料(即，第一碼字)，對第一碼字執行ECC解碼，且當第一碼字包括第一錯誤位元時，可將錯誤位址及第一校驗子儲存於錯誤資訊暫存器500中。所述錯誤位址及第一校驗子可與第一錯誤位元相關聯。
ECC引擎400可再次自目標頁讀取第一碼字，當第一碼字包括與第一錯誤位元不同的第二錯誤位元時，利用儲存於錯誤資訊暫存器500中的第一校驗子來恢復與第二錯誤位元相關聯的 第二校驗子，且可利用第一校驗子及第二校驗子來修正第一錯誤位元及第二錯誤位元。ECC引擎400可依序修正第一錯誤位元及第二錯誤位元。
圖2是示出根據示例性實施例的圖1中的半導體記憶體裝置的方塊圖。
參照圖2，半導體記憶體裝置200包括控制邏輯電路210、位址暫存器220、記憶庫控制邏輯230、再新計數器245、列位址多工器(row address multiplexer)240、行位址鎖存器(column address latch)250、列解碼器260、行解碼器270、記憶體胞元陣列300、感測放大器285、輸入/輸出(I/O)閘控電路290、ECC引擎400、資料輸入/輸出緩衝器295及錯誤資訊暫存器500。
記憶體胞元陣列300包括第一記憶庫陣列310至第八記憶庫陣列380。列解碼器260包括分別耦合至第一記憶庫陣列310至第八記憶庫陣列380的第一記憶庫列解碼器260a至第八記憶庫列解碼器260h，行解碼器270包括分別耦合至第一記憶庫陣列310至第八記憶庫陣列380的第一記憶庫行解碼器270a至第八記憶庫行解碼器270h，且感測放大器285包括分別耦合至第一記憶庫陣列310至第八記憶庫陣列380的第一記憶庫感測放大器285a至第八記憶庫感測放大器285h。第一記憶庫陣列310至第八記憶庫陣列380中的每一者包括形成於多條字線WL與多條位線BTL的交叉部位處的多個記憶體胞元MC。
第一記憶庫陣列310至第八記憶庫陣列380、第一記憶庫 列解碼器260a至第八記憶庫列解碼器260h、第一記憶庫行解碼器270a至第八記憶庫行解碼器270h以及第一記憶庫感測放大器285a至第八記憶庫感測放大器285h可形成第一記憶庫至第八記憶庫。第一記憶庫陣列310至第八記憶庫陣列380中的每一者包括形成於多條字線WL與多條位線BTL的交叉部位處的多個記憶體胞元MC。
位址暫存器220自記憶體控制器100接收包括記憶庫位址BANK_ADDR、列位址ROW_ADDR及行位址COL_ADDR的位址ADDR。位址暫存器220將所接收的記憶庫位址BANK_ADDR提供至記憶庫控制邏輯230，將所接收的列位址ROW_ADDR提供至列位址多工器240且將所接收的行位址COL_ADDR提供至行位址鎖存器250。
記憶庫控制邏輯230因應於記憶庫位址BANK_ADDR而產生記憶庫控制訊號。與記憶庫位址BANK_ADDR對應的第一記憶庫列解碼器260a至第八記憶庫列解碼器260h中的一者因應於記憶庫控制訊號而被啟用，且與記憶庫位址BNAK_ADDR對應的第一記憶庫行解碼器270a至第八記憶庫行解碼器270h中的一者因應於記憶庫控制訊號而被啟用。
列位址多工器240自位址暫存器220接收列位址ROW_ADDR，且自再新計數器245接收再新列位址REF_ADDR。列位址多工器240選擇性地輸出列位址ROW_ADDR或再新列位址REF_ADDR作為列位址RA。自列位址多工器240輸出的列位 址RA被應用於第一記憶庫列解碼器260a至第八記憶庫列解碼器260h。
第一記憶庫列解碼器260a至第八記憶庫列解碼器260h中的被記憶庫控制邏輯230啟用的一者對自列位址多工器240輸出的列位址RA進行解碼，並啟用與列位址RA對應的字線(word-line)。舉例而言，被啟用的記憶庫列解碼器將字線驅動電壓施加至與列位址RA對應的字線。
行位址鎖存器250自位址暫存器220接收行位址COL_ADDR，且暫時儲存所接收的行位址COL_ADDR。在一些示例性實施例中，在叢發模式(burst mode)中，行位址鎖存器250產生自所接收的行位址COL_ADDR遞增的行位址。行位址鎖存器250將暫時儲存的或產生的行位址應用於第一記憶庫行解碼器270a至第八記憶庫行解碼器270h。
第一記憶庫行解碼器270a至第八記憶庫行解碼器270h中被啟用的一者藉由輸入/輸出閘控電路290而啟用與記憶庫位址BNAK_ADDR及行位址COL_ADDR對應的感測放大器。
輸入/輸出閘控電路290包括用於對輸入/輸出資料進行閘控的電路系統，且更包括輸入資料遮蔽邏輯(input data mask logic)、用於儲存自第一記憶庫陣列310至第八記憶庫陣列380輸出的資料的讀取資料鎖存器以及用於將資料寫入至第一記憶庫陣列310至第八記憶庫陣列380的寫入驅動器。
自第一記憶庫陣列310至第八記憶庫陣列380中的一個 記憶庫陣列讀取的碼字CW被耦合至欲被讀取資料的一個記憶庫陣列的感測放大器感測，且被儲存於讀取資料鎖存器中。儲存於讀取資料鎖存器中的碼字CW可在ECC引擎400對碼字CW執行ECC解碼之後經由資料輸入/輸出緩衝器295被提供至記憶體控制器100。
欲被寫入於第一記憶庫陣列310至第八記憶庫陣列380中的一個記憶庫陣列中的主資料MD可自記憶體控制器100被提供至資料輸入/輸出緩衝器295，可自資料輸入/輸出緩衝器295被提供至ECC引擎400，ECC引擎400可對主資料MD執行ECC編碼以產生同位位元，ECC引擎400可將主資料MD及同位位元提供至輸入/輸出閘控電路290，且輸入/輸出閘控電路290可經由寫入驅動器將主資料MD及同位位元寫入於一個記憶庫陣列中的目標頁中。
資料輸入/輸出緩衝器295可基於時脈訊號CLK在半導體記憶體裝置200的寫入操作中將主資料MD自記憶體控制器100提供至ECC引擎400，且可在半導體記憶體裝置200的讀取操作中將主資料MD自ECC引擎400提供至記憶體控制器100。
ECC引擎400對自記憶體胞元陣列300中的目標頁的一部分(即，子頁)讀取的第一碼字執行ECC解碼，且當在第一碼字的主資料中偵測到第一錯誤位元時可在修正第一錯誤位元的同時將與第一錯誤位元相關聯的第一校驗子SDR1儲存於錯誤資訊暫存器500中。
ECC引擎400可由單個錯誤修正碼來構建，所述單個錯誤修正碼偵測主資料MD中的單個位元錯誤並修正所述單個位元錯誤。
另外，當在第一碼字中偵測到第一錯誤位元時，ECC引擎400可向控制邏輯電路210提供指示偵測到第一錯誤位元的錯誤產生訊號EGS，且控制邏輯電路210可將第一碼字的列位址及行位址作為錯誤位址EADDR儲存於錯誤資訊暫存器500中。
在示例性實施例中，可由ECC引擎400而非控制邏輯電路210將錯誤位址EADDR儲存於錯誤資訊暫存器500中。
當第一碼字被再次自目標頁的子頁讀取且第一碼字包括與第一錯誤位元不同的第二錯誤位元時，ECC引擎400可利用儲存於錯誤資訊暫存器500中的第一校驗子SDR1來恢復與第二錯誤位元相關聯的第二校驗子，且可利用第一校驗子SDR1及經恢復的第二校驗子來修正第一錯誤位元及第二錯誤位元。ECC引擎400可在控制邏輯電路210的控制下依序修正第一錯誤位元及第二錯誤位元。
控制邏輯電路210可控制半導體記憶體裝置200的操作。舉例而言，控制邏輯電路210可為半導體記憶體裝置200產生控制訊號以執行寫入操作或讀取操作。控制邏輯電路210包括命令解碼器211及模式暫存器212，命令解碼器211對自記憶體控制器100接收的命令CMD進行解碼，模式暫存器212設定半導體記憶體裝置200的操作模式。
舉例而言，命令解碼器211可藉由對寫入賦能訊號、列位址選通訊號、行位址選通訊號、晶片選擇訊號等進行解碼來產生與命令CMD對應的控制訊號。控制邏輯電路210可產生用於控制輸入/輸出閘控電路290的第一控制訊號CTL1、用於控制ECC引擎400的第二控制訊號CTL2以及用於控制錯誤資訊暫存器500的第三控制訊號CTL3。
圖3示出圖2所示半導體記憶體裝置中的第一記憶庫陣列的實例。
參照圖3，第一記憶庫陣列310包括多條字線WL1至WLm(m是大於二的自然數)、多條位線BTL1至BTLn(n是大於二的自然數)以及設置於字線WL1至WLm與位線BTL1至BTLn之間的交叉部位處的多個記憶體胞元MC。記憶體胞元MC中的每一者包括耦合至字線WL1至WLm中的一者及位線BTL1至BTLn中的一者的胞元電晶體，且記憶體胞元MC包括耦合至對應的胞元電晶體的胞元電容器。
圖4示出在寫入操作期間圖3所示半導體記憶體裝置的一部分。
在圖4中，示出了控制邏輯電路210、第一記憶庫陣列310、輸入/輸出閘控電路290及ECC引擎400。
參照圖4，第一記憶庫陣列310包括正常胞元陣列NCA及冗餘胞元陣列RCA。
正常胞元陣列NCA包括多個第一記憶體區塊MB0至 MB15(即311至313)，且冗餘胞元陣列RCA包括至少第二記憶體區塊314。第一記憶體區塊311至313是記憶體區塊，且第一記憶體區塊的數量對應於半導體記憶體裝置200的記憶體容量。
第二記憶體區塊314用於ECC及/或冗餘修復。由於第二記憶體區塊314用於ECC、資料線修復(dataline repair)及區塊修復(block repair)以修復在第一記憶體區塊311至313中產生的「故障」胞元，因此第二記憶體區塊314亦被稱為EDB區塊。
在第一記憶體區塊311至313中的每一者中，多個第一記憶體胞元排列成列及行。在第二記憶體區塊314中，多個第二記憶體胞元排列成列及行。連接至字線WL與位線BTL的交叉部位處的第一記憶體胞元可為動態記憶體胞元。連接至字線WL與位線RBTL的交叉部位處的第二記憶體胞元可為動態記憶體胞元。
輸入/輸出閘控電路290包括分別連接至第一記憶體區塊311至313及第二記憶體區塊314的多個切換電路291a至291d。在半導體記憶體裝置200中，可同時存取與叢發長度(burst length，BL)的資料對應的位線以支持BL，所述BL指示可存取的行位置的最大數目。舉例而言，BL可被設定成8。
ECC引擎400可經由第一資料線GIO[0：127]及第二資料線EDBIO[0：7]連接至切換電路291a至291d。
控制邏輯電路210可接收命令CMD及位址ADDR且可對命令CMD進行解碼以產生用於控制切換電路291a至291d的第一控制訊號CTL1及用於控制ECC引擎400的第二控制訊號 CTL2。
當命令CMD是寫入命令時，控制邏輯電路210將第二控制訊號CTL2提供至ECC引擎400，且ECC引擎400對主資料MD執行ECC編碼以產生與主資料MD相關聯的同位位元並向輸入/輸出閘控電路290提供包括主資料MD及同位位元的碼字CW。控制邏輯電路210將第一控制訊號CTL1提供至輸入/輸出閘控電路290以使得碼字CW將被儲存於第一記憶庫陣列310中的目標頁的子頁中。
圖5示出在讀取操作中圖3所示半導體記憶體裝置的一部分。
在圖5中，示出了控制邏輯電路210、第一記憶庫陣列310、輸入/輸出閘控電路290、ECC引擎400及錯誤資訊暫存器500。
參照圖5，當命令CMD是讀取命令以指定讀取操作時，控制邏輯電路210將第一控制訊號CTL1提供至輸入/輸出閘控電路290以使得儲存於第一記憶庫陣列310中的目標頁的子頁中的第一(讀取)碼字RCW被提供至ECC引擎400。
ECC引擎400對第一碼字RCW執行ECC解碼以產生校驗子，並當第一碼字RCW包括第一錯誤位元時，將與第一錯誤位元相關聯的第一校驗子SDR1儲存於錯誤資訊暫存器500中。另外，當第一碼字RCW包括第一錯誤位元時，控制邏輯電路210將包括第一錯誤位元的第一碼字RCW的列位址及行位址作為錯誤 位址EADDR儲存於錯誤資訊暫存器500中。
當第一碼字RCW被再次自目標頁的子頁讀取且第一碼字RCW包括與第一錯誤位元不同的第二錯誤位元時，ECC引擎400利用儲存於錯誤資訊暫存器500中的第一校驗子來恢復與第二錯誤位元相關聯的第二校驗子，利用第一校驗子SDR1及第二校驗子來依序修正第一錯誤位元及第二錯誤位元並輸出經修正的主資料C_MD。
圖6示出圖2的半導體記憶體裝置中所示的記憶庫陣列、ECC引擎及錯誤資訊暫存器。
在圖6中，為方便起見而示出第一記憶庫陣列310，然而本文中所論述的與第一記憶庫陣列310有關的詳細情況亦可應用於其他記憶庫陣列320至380。
參照圖6，第一記憶庫陣列310的每一頁皆具有8千位元(kilobit，Kb)的大小且所述頁的每一子頁皆具有128位元(bit，b)的大小。每一子頁儲存8位元的同位位元。來自具有128位元大小的每一子頁的資料以及具有8位元大小的對應的同位位元被依序讀取並被提供至ECC引擎400。
ECC引擎400對依序提供的每一碼字執行ECC解碼，當根據ECC解碼的結果偵測到第一錯誤位元時，將與第一錯誤位元相關聯的第一校驗子SDR1儲存於錯誤資訊暫存器500中，並將錯誤產生訊號EGS提供至控制邏輯電路210，以使得包括第一錯誤位元的碼字的位址作為錯誤位址EADDR儲存於錯誤資訊暫存 器500中。錯誤位址EADDR可包括包括第一錯誤位元的碼字的列位址及行位址。
當包括第一錯誤位元的碼字被再次讀取時，ECC引擎400對碼字執行ECC解碼。當碼字根據ECC解碼的結果而包括與第一錯誤位元不同的第二錯誤位元時，ECC引擎400利用儲存於錯誤資訊暫存器500中的第一校驗子SDR1來恢復與第二錯誤位元相關聯的第二校驗子，並利用第二校驗子來修正第二錯誤位元。
圖7是示出根據示例性實施例的圖2所示半導體記憶體裝置中的ECC引擎的實例的方塊圖。
參照圖7，ECC引擎400包括ECC編碼器410及ECC解碼器430。
ECC編碼器410可產生與欲被儲存於第一記憶庫陣列310的正常胞元陣列NCA中的寫入資料WMD相關聯的同位位元PRT。
ECC解碼器430可基於自第一記憶庫陣列310讀取的讀取資料RMD及同位位元PRT來執行ECC解碼。當讀取資料RMD包括第一錯誤位元作為ECC解碼的結果時，ECC解碼器430將與第一錯誤位元相關聯的第一校驗子SDR1儲存於錯誤資訊暫存器500中。當讀取資料RMD在一段時間之後包括與第一錯誤位元不同的第二錯誤位元時，ECC解碼器430利用第一校驗子SDR1來恢復與第二錯誤位元相關聯的第二校驗子，利用第一校驗子SDR1及第二校驗子來依序修正讀取資料RMD中的錯誤位元並輸出經 修正的主資料C_MD。
圖8示出根據示例性實施例的圖7所示ECC引擎中的ECC編碼器的實例。
參照圖8，ECC編碼器410可包括同位產生器420。同位產生器420接收128位元寫入資料WMD及8位元基礎資料BB，並藉由執行例如互斥或陣列運算來產生8位元同位資料PRT。基礎位元BB是用於對128位元寫入資料WMD產生同位位元PRT的位元且可包括b'0000000。基礎位元BB亦可包括其他特定位元來代替b'0000000。
圖9示出根據示例性實施例的圖7所示ECC引擎中的ECC解碼器的實例。
參照圖9，ECC解碼器430可包括校驗子產生電路440、互斥或閘451、選擇電路453、錯誤定位器460及資料修正器470。校驗子產生電路440可包括核對位元產生器441及校驗子產生器443。
核對位元產生器441藉由執行互斥或陣列運算來基於讀取資料RMD產生核對位元CHB，且校驗子產生器443藉由將同位位元PRT與核對位元CHB的對應位元進行比較來產生校驗子SDR。
錯誤定位器460在校驗子SDR的所有位元皆不為「零」時產生指示讀取資料RMD中的錯誤位元的位置的錯誤位置訊號EPS，以將錯誤位置訊號EPS提供至資料修正器470。另外，當讀 取資料RMD包括錯誤位元時，錯誤定位器460將錯誤產生訊號EGS提供至控制邏輯電路210。
資料修正器470接收讀取資料RMD，當讀取資料RMD包括錯誤位元時，基於錯誤位置訊號EPS來修正讀取資料RMD中的錯誤位元，並輸出經修正的主資料C_MD。另外，當錯誤位置訊號EPS指示讀取資料RMD包括錯誤位元時，資料修正器470接收校驗子SDR並將校驗子SDR作為第一校驗子SDR1儲存於錯誤資訊暫存器500中。
當讀取資料RMD被再次自目標頁讀取且讀取資料RMD包括與第一錯誤位元不同的第二錯誤位元時，錯誤資訊暫存器500將第一校驗子SDR1提供至選擇電路453，且選擇電路453選擇第一校驗子SDR1及地電壓VSS中的第一校驗子SDR1以因應於第二控制訊號CTL2中包括的第一選擇訊號SS1而輸出第一校驗子SDR1。互斥或閘451對校驗子SDR及第一校驗子SDR1執行互斥或運算。
因此，互斥或閘451可向錯誤定位器460提供校驗子SDR或經恢復的校驗子RSDR。經恢復的校驗子RSDR可對應於第二校驗子SDR2。當選擇電路453選擇地電壓VSS時，互斥或閘451可將校驗子SDR提供至錯誤定位器460。當選擇電路453選擇第一校驗子SDR1時，互斥或閘451可將經恢復的校驗子RSDR提供至錯誤定位器460。
當讀取資料RMD包括依序產生的第一錯誤位元及第二 錯誤位元時，在讀取資料RMD中可偵測到因第一錯誤位元及第二錯誤位元而被誤修正的第三錯誤位元，且與第三錯誤位元相關聯的第三校驗子可由第一校驗子和與第二錯誤位元相關聯的第二校驗子的互斥或運算來表示。因此，當對第三校驗子及第一校驗子SDR1執行互斥或運算時，互斥或閘451的輸出對應於第二校驗子。因此，ECC引擎400可利用第一校驗子SDR1恢復第二校驗子。資料修正器470可因應於基於第二校驗子產生的錯誤位置訊號EPS來修正第二錯誤位元。
圖10示出根據示例性實施例的圖2所示半導體記憶體裝置中的錯誤資訊暫存器的實例。
參照圖10，錯誤資訊暫存器500可包括表指針(table pointer)510、重設器(resetter)515、錯誤資訊表520及感測器530。
表指針510可基於位址(即，存取位址)ADDR的一部分將表指示訊號TPS輸出至錯誤資訊表520及感測器530。表指針510可因應於在執行ECC解碼時所應用的指定一個碼字的位址而將表指示訊號TPS提供至錯誤資訊表520的對應列。
錯誤資訊表520因應於表指示訊號TPS而向感測器530提供儲存於由表指示訊號TPS指定的列中的第一校驗子SDR1。感測器530因應於表指示訊號TPS而向ECC引擎400提供來自錯誤資訊表520的第一校驗子SDR1。
當欲將新的資料儲存於由存取位址ADDR指定的頁的子 頁中時，重設器515可因應於存取位址ADDR及第三控制訊號CTL3而對與儲存於錯誤資訊表520中的存取位址ADDR相關聯的對應碼字的錯誤位址及第一校驗子SDR1進行重設。亦即，當欲將新的資料儲存於由存取位址ADDR指定的頁的子頁中時，重設器515可對儲存於與包括第一錯誤位元的碼字相關聯的列中的內容進行重設。
錯誤資訊表520可儲存分別與多個碼字CW1~CWk相關聯的列位址RA1~RAk及行位址CA1~CAk，且可更儲存與所述多個碼字CW1~CWk的每一個第一錯誤位元相關聯的第一校驗子SDR11~SDRk1。列位址RA1~RAk中的至少一些列位址可相對於彼此相同。
圖11示出根據示例性實施例的圖9所示ECC解碼器的操作。
當在一個碼字中產生兩個錯誤位元時，所述兩個錯誤位元依序產生的可能性較所述兩個錯誤位元同時產生的可能性大得多。另外，假設圖9所示ECC解碼器430能夠修正單個錯誤位元。
參照圖9及圖11，假設第一碼字CW1包括第一錯誤位元EB1，如由參考編號541所指示。與第一錯誤位元EB1相關聯的校驗子SDR是被表示為「11000011」的第一校驗子S15。
在經過一段時間後，第一碼字CW1除了第一錯誤位元EB1之外，亦可包括第二錯誤位元EB2，如由參考編號542所指示。與第二錯誤位元EB2相關聯的校驗子SDR是第二校驗子S53。
當ECC解碼器430對包括第一錯誤位元EB1及第二錯誤位元EB2的第一碼字CW1執行ECC解碼時，第一碼字CW1包括因第一錯誤位元EB1及第二錯誤位元EB2而被誤修正的第三錯誤位元，此乃因第一碼字CW1包括超出ECC引擎400的錯誤修正能力的錯誤位元。與第三錯誤位元相關聯的校驗子SDR是被表示為「00110011」的第三校驗子S80(即，Sr)。
第三校驗子S80可被表示為對第一校驗子S15與第二校驗子S53進行互斥或運算的結果，如由參考編號542所指示。如由參考編號543所指示，當對儲存於錯誤資訊暫存器500中的第一校驗子S15與第三校驗子S80執行互斥或運算時，被表示為「11110000」的第二校驗子S53如由參考編號544所指示得到恢復且第二錯誤位元EB2得到恢復。因此，ECC引擎400可利用經恢復的第二校驗子S53來修正第二錯誤位元EB2。
圖12示出在圖5中的半導體記憶體裝置中執行的ECC解碼。
參照圖5至圖7及圖9至圖12，當命令CMD是讀取命令時，自第一記憶庫陣列310中的頁的子頁讀取包括128位元主資料MD及8位元同位位元PRT的第一碼字CW1，且第一碼字CW1被提供至ECC解碼器430，如由參考編號551所指示。第一碼字CW1可包括第一錯誤位元EB1。ECC引擎400對第一碼字CW1執行ECC解碼，並將與第一錯誤位元EB1相關聯的第一校驗子SDR1儲存於錯誤資訊暫存器500中，如由參考編號552所 指示。
在經過一段時間後，儲存於第一記憶庫陣列310中的第一碼字CW1包括與第一錯誤位元EB1不同的第二錯誤位元EB2，第一碼字CW1被再次自第一記憶庫陣列310中的頁的子頁讀取，且第一碼字CW1被提供至ECC引擎400，如由參考編號533所指示。當ECC引擎400對包括第一錯誤位元EB1及第二錯誤位元EB2的第一碼字CW1執行ECC解碼時，會偵測到第二錯誤位元EB2。
ECC引擎400利用儲存於錯誤資訊暫存器500中的第一校驗子SDR1來恢復與第二錯誤位元EB2相關聯的第二校驗子，利用第一校驗子SDR1及第二校驗子來修正第一錯誤位元EB1及第二錯誤位元EB2，並輸出經修正的主資料C_MD，如由參考編號554所指示。亦即，ECC引擎400可以執行順序雙錯誤校正(sequential double error correction)以順序地校正第一錯誤位元EB1以及第二錯誤位元EB2，其由SEQUENTIAL DEC(雙錯誤校正(double error correction))表示。
圖13示出根據示例性實施例的圖2所示半導體記憶體裝置中的第一記憶庫陣列的實例。
參照圖13，第一記憶庫陣列310a可包括資料胞元區DCR及錯誤資訊胞元區EICR。
資料胞元區DCR可儲存主資料MD及同位位元PRT，且錯誤資訊胞元區EICR可儲存錯誤位址EADDR及第一校驗子 SDR1。
第二記憶庫陣列320至第八記憶庫陣列380中的每一者皆可具有與圖13所示第一記憶庫陣列310a實質上相同的配置。因此，半導體記憶體裝置200可使用記憶體胞元陣列300的一部分來構建錯誤資訊暫存器500。
如上所述，半導體記憶體裝置200採用能夠修正單個錯誤位元的ECC引擎400，且當在一個碼字中偵測到第一錯誤位元時，半導體記憶體裝置200將與第一錯誤位元相關聯的第一校驗子儲存於錯誤資訊暫存器中。當所述一個碼字被再次自記憶體胞元陣列讀取且所述一個碼字包括與第一錯誤位元不同的第二錯誤位元時，ECC引擎400可利用儲存於錯誤資訊暫存器中的第一校驗子來恢復與第二錯誤位元相關聯的第二校驗子，且可利用經恢復的第二校驗子來修正第二錯誤位元。因此，即使當ECC引擎400能夠修正單個錯誤位元時，ECC引擎400仍可依序修正第一錯誤位元及第二錯誤位元而不會增大執行ECC解碼的開銷，且因此半導體記憶體裝置200可提高效能。
圖14是示出根據示例性實施例的半導體記憶體裝置的方塊圖。
參照圖14，半導體記憶體裝置600可包括呈堆疊式晶片結構的第一組晶粒610與第二組晶粒620，第一組晶粒610與第二組晶粒620提供軟錯誤分析及修正功能。
第一組晶粒610可包括至少一個緩衝器晶粒。第二組晶 粒620可包括多個記憶體晶粒620-1至620-p，所述多個記憶體晶粒620-1至620-p堆疊於第一組晶粒610上且經由多條矽穿孔(through silicon via，TSV)線傳送資料。
記憶體晶粒620-1至620-p中的至少一者可包括第一類型ECC引擎622，第一類型ECC引擎622基於欲被發送至第一組晶粒610及錯誤資訊暫存器(error information register,EIR)623的傳輸資料而產生傳輸同位位元(即，傳輸同位資料)。第一類型ECC引擎622可被稱為「胞元核ECC引擎(cell core ECC engine)」。第一類型ECC引擎622可採用圖7所示ECC引擎。
緩衝器晶粒610可包括第二類型ECC引擎612，第二類型ECC引擎612在自經由TSV線接收到的傳輸資料偵測到傳輸錯誤時使用傳輸同位位元修正傳輸錯誤並產生經錯誤修正的資料。第二類型ECC引擎612可被稱為「通孔ECC引擎(via ECC engine)」。
半導體記憶體裝置600可為經由TSV線傳送資料及控制訊號的堆疊晶片型記憶體裝置或堆疊式記憶體裝置。TSV線亦可被稱為「貫穿電極(through electrode)」。
如上所述，第一類型ECC引擎622可當在一個碼字中依序產生第一錯誤位元及第二錯誤位元時，將與第一錯誤位元相關聯的第一校驗子儲存於錯誤資訊暫存器623中，且可利用儲存於錯誤資訊暫存器623中的第一校驗子來恢復與第二錯誤位元相關聯的第二校驗子。
第一類型ECC引擎622可在發送傳輸資料之前對自記憶體晶粒620-p輸出的資料執行錯誤修正。
在傳輸資料中出現的傳輸錯誤可能是因在TSV線處出現的雜訊而引起。由於因TSV線處出現的雜訊而引起的資料故障可能與因記憶體晶粒的誤操作而引起的資料故障有所區別，因此因TSV線處出現的雜訊而引起的資料故障可被視為軟資料故障(或軟錯誤)。軟資料故障可能因傳輸路徑上的傳輸故障而產生，且可藉由ECC操作進行偵測及補救。
舉例而言，當傳輸資料是128位元資料時，傳輸同位位元可被設定成8位元。然而，示例性實施例並非僅限於此。傳輸同位位元的數目會增大或減小。
藉由以上說明，形成於一個記憶體晶粒620-p處的TSV線群組632可包括64條TSV線L1至Lp，且同位TSV線群組634可包括8條TSV線L10至Lq。
資料TSV線群組632的TSV線L1至Lp及同位TSV線群組634的同位TSV線L10至Lq可連接至在記憶體晶粒620-1至620-p中對應地形成的微凸塊MCB。
記憶體晶粒620-1至620-p中的至少一者可包括DRAM胞元，各DRAM胞元分別包括至少一個存取晶體管及一個儲存電容器。
半導體記憶體裝置600可具有三維(three-dimensional，3D)晶片結構或2.5維晶片結構以經由資料匯流排B10與主機進 行通訊。緩衝器晶粒610可經由資料匯流排B10與主機進行連接。
被表示為胞元核ECC引擎的第一類型ECC引擎622可分別經由同位TSV線群組634及資料TSV線群組632輸出傳輸同位位元以及傳輸資料。所輸出的傳輸資料可為藉由第一類型ECC引擎622進行錯誤修正的資料。
被表示為通孔ECC引擎的第二類型ECC引擎612可基於經由同位TSV線群組634接收的傳輸同位位元來判斷在經由資料TSV線群組632接收的傳輸資料中是否出現傳輸錯誤。當偵測到傳輸錯誤時，第二類型ECC引擎612可利用傳輸同位位元來修正傳輸資料上的傳輸錯誤。當傳輸錯誤無法修正時，第二類型ECC引擎612可輸出指示出現無法修正的資料錯誤的資訊。
當自高頻寬記憶體(high bandwidth memory，HBM)或堆疊式記憶體結構中的讀取資料偵測到錯誤時，所述錯誤是在資料經由TSV傳輸時因雜訊而出現的錯誤。
根據示例性實施例，如圖14所示，胞元核ECC引擎622可包括於記憶體晶粒中，通孔ECC引擎612可包括於緩衝器晶粒中。因此，可偵測並修正軟資料故障。軟資料故障可包括因在經由TSV線傳輸資料時的雜訊而產生的傳輸錯誤。
圖15是示意性地示出圖14中的ECC引擎之間的連接的圖。
參照圖15，胞元核ECC引擎622與通孔ECC引擎612可經由資料TSV線群組632及同位TSV線群組634進行連接。
更具體而言，一個記憶體晶粒可包括記憶體胞元陣列，且記憶體胞元陣列可包括儲存主資料MD的資料區625及儲存同位位元PRT的同位區626。
在讀取資料的情形中，碼字628可包括來自資料區625的主資料MD以及來自同位區626的同位位元PRT。胞元核ECC引擎622可經由內部資料匯流排IB10接收主資料MD以及經由內部同位匯流排IB12接收同位位元PRT。胞元核ECC引擎622可利用同位位元PRT核對主資料MD上的資料錯誤且可基於所述核對結果來執行錯誤修正。
胞元核ECC引擎622可經由資料匯流排B20輸出經錯誤修正的資料作為傳輸資料且可經由同位匯流排B22輸出傳輸同位資料。此處，傳輸同位資料可為與同位位元PRT相同的資訊。
通孔ECC引擎612可經由資料匯流排B30接收傳輸資料並經由同位匯流排B32接收傳輸同位資料。資料匯流排B20及資料匯流排B30可利用參照圖14闡述的資料TSV線群組632來構建。同位匯流排B22及同位匯流排B32可利用參照圖14闡述的同位TSV線群組634來構建。
通孔ECC引擎612可基於經由同位TSV線群組634接收的傳輸同位資料來對經由資料TSV線群組632接收的傳輸資料執行錯誤核對。當藉由錯誤核對偵測到傳輸錯誤時，第二類型ECC引擎612可基於傳輸同位資料來修正傳輸資料上的傳輸錯誤。舉例而言，在其中可修正資料位元的數目是一的情形中，當出現包 括二或更多個錯誤位元的傳輸錯誤時便可能無法進行錯誤修正。在此種情形中，第二類型ECC引擎612可將指示出現資料錯誤的資訊輸出至資料匯流排B10。
在示例性實施例中，通孔ECC引擎612可採用圖7所示ECC引擎400。
圖16是示出根據示例性實施例的操作半導體記憶體裝置的方法的流程圖。
參照圖1至圖16，在操作半導體記憶體裝置200(其包括具有多個動態記憶體胞元的記憶體胞元陣列300)的方法中，ECC引擎400對自記憶體胞元陣列300的記憶體位置讀取的第一碼字CW1執行ECC解碼(S510)，且第一碼字CW1對應於自記憶體控制器100接收的存取位址ADDR。
當在第一碼字CW1中偵測到第一錯誤位元EB1時，ECC引擎400將與第一錯誤位元EB1相關聯的第一校驗子SDR1及錯誤位址EADDR儲存於錯誤資訊暫存器500中(S520)。ECC引擎400再次從記憶體位置讀取第一碼字CW1，並對第一碼字CW1執行ECC解碼(S530)。
當在被再次自記憶體胞元陣列300的記憶體位置讀取的第一碼字CW1中偵測到與第一錯誤位元EB1不同的第二錯誤位元EB2時，ECC引擎400利用儲存於錯誤資訊暫存器500中的第一校驗子SDR1恢復與第二錯誤位元EB2相關聯的第二校驗子SDR2(S540)。
ECC引擎400利用第一校驗子SDR1及第二校驗子來修正第一錯誤位元EB1及第二錯誤位元EB2(S550)。在示例性實施例中，ECC引擎400可利用第一校驗子SDR1及第二校驗子來依序修正第一錯誤位元EB1及第二錯誤位元EB2。
亦即，ECC引擎400可將在第一碼字CW1中產生的第一錯誤位元EB1與第二錯誤位元EB2隔開，且可依序修正第一錯誤位元EB1及第二錯誤位元EB2。
圖17是採用根據示例性實施例的圖14所示半導體記憶體裝置的三維晶片結構的剖視圖。
圖17示出其中主機與HBM直接連接而不存在中介層的三維晶片結構700。
參照圖17，主機晶粒710(例如系統晶片(system-on-chip，SoC)、中央處理單元(central processing unit，CPU)或圖形處理單元(graphic processing unit，GPU))可利用倒裝晶片凸塊FB設置於印刷電路板(printed circuit board，PCB)720上。記憶體晶粒D11至D14可堆疊於主機晶粒710上以構建HBM結構。在圖17中，省略了圖14所示緩衝器晶粒610或邏輯晶粒。然而，緩衝器晶粒610或邏輯晶粒可設置於記憶體晶粒D11與主機晶粒720之間。為構建HBM結構620，可在記憶體晶粒D11及D14處形成TSV線。TSV線可與被置於記憶體晶粒之間的微凸塊MCB電性連接。
圖18是示出採用根據示例性實施例的半導體記憶體裝置 的智慧型電話的方塊圖。
參照圖18，智慧型電話800可利用行動計算裝置來構建。應用處理器(application processor，AP)(例如，行動應用處理器810)可控制智慧型電話800的部件815、820、841及850。
行動應用處理器810可使用行動DRAM 815作為工作記憶體。記憶體裝置821可用作基頻處理器820的工作及程式記憶體。
在圖18中，行動DRAM 815可利用圖2所示半導體記憶體裝置200來構建。包括於應用處理器810中的記憶體控制器(memory controller，MCT)811可控制對行動DRAM 815的存取。包括於應用處理器810中的顯示驅動器813可控制顯示器850。
基頻處理器820可使資料能夠在無線收發器830與應用處理器810之間交換。由基頻處理器820處理的資料可被發送至應用處理器810或者可被儲存於記憶體裝置821處。記憶體裝置821可利用揮發性記憶體或非揮發性記憶體來構建。
藉由天線ANT接收到的無線資料可藉由無線收發器830被傳輸至基頻處理器820，且自基頻處理器820輸出的資料可藉由無線收發器830被轉換成無線資料。經轉換的無線資料可藉由天線ANT輸出。
影像訊號處理器841可對來自照相機(或影像感測器)840的訊號進行處理，且可將經處理的資料傳遞至應用處理器810。
如上所述，根據示例性實施例，半導體記憶體裝置採用 ECC引擎，且當在一個碼字中偵測到第一錯誤位元時ECC引擎將與第一錯誤位元相關聯的第一校驗子儲存於錯誤資訊暫存器中。當所述一個碼字被再次自記憶體胞元陣列讀取且所述一個碼字包括與第一錯誤位元不同的第二錯誤位元時，ECC引擎可利用儲存於錯誤資訊暫存器中的第一校驗子來恢復與第二錯誤位元相關聯的第二校驗子，且可利用經恢復的第二校驗子來修正第二錯誤位元。因此，即使當ECC引擎能夠修正單個錯誤位元時，ECC引擎仍可依序修正第一錯誤位元及第二錯誤位元而不會增大執行ECC解碼的開銷，且因此半導體記憶體裝置效能可得到提高。
本揭露的態樣可應用於利用採用ECC引擎的半導體記憶體裝置的系統。
按照所述領域中的傳統，在圖式中採用功能區塊、單元及/或模組來部分地闡述及示出示例性實施例。熟習此項技術者應理解，該些區塊、單元及/或模組是由例如邏輯電路、分立部件、微處理器、硬接線電路(hard-wired circuit)、記憶體裝置、配線連接件等可利用基於半導體的製作技術或其他製造技術形成的電子(或光學)電路以實體方式構建。在所述區塊、單元及/或模組由微處理器或類似裝置構建的情形中，所述區塊、單元及/或模組可利用軟體(例如，微代碼)進行程式化以執行本文所論述的各種功能且可視需要由韌體及/或軟體來驅動。作為另外一種選擇，每一區塊、單元及/或模組皆可由專用硬體來構建，或者作為用於執行一些功能的專用硬體與用於執行其他功能的處理器(例如， 一或多個經過程式化的微處理器及相關聯的電路系統)的組合來構建。另外，實施例的每一區塊、單元及/或模組皆可在不背離本發明概念的範圍的條件下在實體上分成二或更多個交互作用且分立的區塊、單元及/或模組。另外，實施例的區塊、單元及/或模組可在不背離本發明概念的範圍的條件下在實體上組合成更複雜的區塊、單元及/或模組。
以上是對示例性實施例的例示，而不應被視為對示例性實施例的限制。儘管已闡述了幾個示例性實施例，但是熟習此項技術者將容易地理解，在不實質上背離本揭露的新穎教示及優點的條件下，在示例性實施例中可進行許多潤飾。因此，所有該些潤飾皆旨在包含於由申請專利範圍所界定的本揭露的範圍內。
200:半導體記憶體裝置
210:控制邏輯電路
211:命令解碼器
212:模式暫存器
220:位址暫存器
230:記憶庫控制邏輯
240:列位址多工器
245:再新計數器
250:行位址鎖存器
260:列解碼器
260a、260h:記憶庫列解碼器
270:行解碼器
270a、270h:記憶庫行解碼器
285:感測放大器
285a、285h:記憶庫感測放大器
290:輸入/輸出閘控電路
295:資料輸入/輸出緩衝器
300:記憶體胞元陣列
310、380:記憶庫陣列
400:錯誤修正碼引擎
500:錯誤資訊暫存器
ADDR:位址訊號/位址/存取位址
BANK_ADDR:記憶庫位址
BTL:位線
CLK:時脈訊號
CMD:命令
COL_ADDR:行位址
CTL1:第一控制訊號
CTL2:第二控制訊號
CTL3:第三控制訊號
CW:碼字
EADDR:錯誤位址
EGS:錯誤產生訊號
MC:記憶體胞元
MD:主資料
RA、ROW_ADDR:列位址
REF_ADDR:再新列位址
SDR1:第一校驗子
WL:字線

Claims (20)

  1. 一種半導體記憶體裝置，包括： 記憶體胞元陣列，包括多個動態記憶體胞元； 錯誤修正碼引擎（ECC引擎）； 輸入/輸出閘控電路（I/O閘控電路），連接於所述錯誤修正碼引擎與所述記憶體胞元陣列之間； 錯誤資訊暫存器，被配置成儲存錯誤位址及第一校驗子，所述錯誤位址及所述第一校驗子與儲存於所述記憶體胞元陣列的第一頁中的第一碼字中的第一錯誤位元相關聯；以及 控制邏輯電路，被配置成基於來自外部記憶體控制器的位址及命令來控制所述錯誤修正碼引擎、所述輸入/輸出閘控電路及所述錯誤資訊暫存器， 其中所述控制邏輯電路更被配置成：基於所述第一碼字被再次讀取且包括與所述第一錯誤位元不同的第二錯誤位元，利用儲存於所述錯誤資訊暫存器中的所述第一校驗子來恢復與所述第二錯誤位元相關聯的第二校驗子，並依序修正所述第一錯誤位元及所述第二錯誤位元。
  2. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述錯誤修正碼引擎更被配置成基於所述第一校驗子及所述第二校驗子來依序修正所述第一錯誤位元及所述第二錯誤位元。
  3. 如申請專利範圍第2項所述的半導體記憶體裝置，其中所述控制邏輯電路更被配置成藉由基於所述第一校驗子及第三校驗子執行互斥或運算來控制所述錯誤碼引擎以恢復所述第二校驗子，且 其中所述第三校驗子與因所述第一錯誤位元及所述第二錯誤位元而被誤修正的第三錯誤位元相關聯。
  4. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述錯誤修正碼引擎更被配置成修正單個錯誤位元。
  5. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述錯誤資訊暫存器更被配置成儲存與所述第一碼字相關聯的列位址及行位址。
  6. 如申請專利範圍第5項所述的半導體記憶體裝置，其中所述控制邏輯電路更被配置成基於新的寫入資料被儲存於所述第一頁中而重設所述錯誤資訊暫存器的其中儲存有與所述第一錯誤位元相關聯的所述錯誤位址及所述第一校驗子的列。
  7. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述錯誤資訊暫存器包括： 錯誤資訊表，被配置成與所述第一碼字相關聯地儲存列位址、行位址及所述第一校驗子； 表指針，被配置成基於所述位址而提供與所述錯誤資訊表對應的表指示訊號；以及 重設器，被配置成基於自所述控制邏輯電路接收到控制訊號而對儲存於所述錯誤資訊表中的內容進行重設。
  8. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述錯誤修正碼引擎包括： 錯誤修正碼編碼器，被配置成對來自所述外部記憶體控制器的主資料執行錯誤修正碼編碼，以產生欲被儲存於所述第一頁中的同位位元；以及 錯誤修正碼解碼器，被配置成利用所述同位位元對自所述第一頁讀取的所述第一碼字中的所述主資料執行錯誤修正碼解碼以產生所述第一校驗子，並利用所述第一校驗子來恢復所述第二校驗子。
  9. 如申請專利範圍第8項所述的半導體記憶體裝置，其中所述錯誤修正碼解碼器包括： 校驗子產生電路，被配置成利用自所述第一頁讀取的所述第一碼字產生校驗子； 錯誤定位器，被配置成基於所述校驗子或經恢復的校驗子來產生指示所述第一錯誤位元或所述第二錯誤位元的位置的錯誤位置訊號； 資料修正器，被配置成基於所述錯誤位置訊號來修正所述第一錯誤位元或所述第二錯誤位元以輸出經修正的主資料； 選擇電路，被配置成基於選擇訊號來選擇所述第一校驗子及地電壓中的一者作為所選擇輸出；以及 互斥或閘，對所述校驗子及所述所選擇輸出執行互斥或運算，以向所述錯誤定位器提供所述校驗子或所述經恢復的校驗子。
  10. 如申請專利範圍第9項所述的半導體記憶體裝置，其中所述錯誤定位器更被配置成基於所述校驗子包括所述第一錯誤位元而將錯誤產生訊號提供至所述控制邏輯電路，且 其中所述控制邏輯電路更被配置成將與所述第一錯誤位元相關聯的所述第一碼字的列位址及行位址作為所述錯誤位址儲存於所述錯誤資訊暫存器中。
  11. 如申請專利範圍第9項所述的半導體記憶體裝置，其中所述資料修正器更被配置成當所述校驗子包括所述第一錯誤位元時將所述校驗子作為所述第一校驗子儲存於所述錯誤資訊暫存器中。
  12. 如申請專利範圍第9項所述的半導體記憶體裝置，其中所述校驗子產生電路包括： 核對位元產生器，被配置成基於自所述第一頁讀取的所述第一碼字中的所述主資料來產生核對位元；以及 校驗子產生器，被配置成藉由將所述第一碼字中的所述同位位元與所述核對位元的對應位元進行比較來產生所述校驗子。
  13. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述控制邏輯電路更被配置成將所述錯誤位址及所述第一校驗子儲存於所述記憶體胞元陣列的一部分中。
  14. 如申請專利範圍第1項所述的半導體記憶體裝置，包括： 第一組晶粒，包括至少一個緩衝器晶粒；以及 第二組晶粒，包括多個記憶體晶粒，所述多個記憶體晶粒堆疊於所述第一組晶粒上且經由多條矽穿孔線（多條TSV線）傳送資料， 其中所述多個記憶體晶粒中的至少一者包括所述記憶體胞元陣列及所述錯誤修正碼引擎，且所述錯誤修正碼引擎更被配置成利用欲被發送至所述第一組晶粒的傳輸資料產生傳輸同位位元，且 其中所述至少一個緩衝器晶粒包括通孔錯誤修正碼引擎，所述通孔錯誤修正碼引擎被配置成當自經由所述多條矽穿孔線接收的所述傳輸資料偵測到傳輸錯誤時，利用所述傳輸同位位元來修正所述傳輸錯誤。
  15. 如申請專利範圍第14項所述的半導體記憶體裝置，其中所述半導體記憶體裝置是高頻寬記憶體（HBM）。
  16. 如申請專利範圍第14項所述的半導體記憶體裝置，其中所述錯誤修正碼引擎更被配置成在所述傳輸資料被發送至所述至少一個緩衝器晶粒之前修正自所述多個記憶體晶粒輸出的錯誤。
  17. 一種記憶體系統，包括： 至少一個半導體記憶體裝置；以及 記憶體控制器，被配置成控制所述至少一個半導體記憶體裝置，其中所述至少一個半導體記憶體裝置包括： 記憶體胞元陣列，包括多個動態記憶體胞元； 錯誤修正碼引擎（ECC引擎）； 輸入/輸出閘控電路（I/O閘控電路），連接於所述錯誤修正碼引擎與所述記憶體胞元陣列之間； 錯誤資訊暫存器，被配置成儲存錯誤位址及第一校驗子，所述錯誤位址及所述第一校驗子與儲存於所述記憶體胞元陣列的第一頁中的第一碼字中的第一錯誤位元相關聯；以及 控制邏輯電路，被配置成基於來自所述記憶體控制器的位址及命令來控制所述錯誤修正碼引擎、所述輸入/輸出閘控電路及所述錯誤資訊暫存器， 其中所述控制邏輯電路更被配置成：當所述第一碼字被再次自所述第一頁讀取且包括與所述第一錯誤位元不同的第二錯誤位元時，控制所述錯誤修正碼引擎利用儲存於所述錯誤資訊暫存器中的所述第一校驗子來恢復與所述第二錯誤位元相關聯的第二校驗子並依序修正所述第一錯誤位元及所述第二錯誤位元。
  18. 如申請專利範圍第17項所述的記憶體系統，其中所述錯誤修正碼引擎更被配置成基於所述第一校驗子及經恢復的所述第二校驗子來依序修正所述第一錯誤位元及所述第二錯誤位元。
  19. 一種操作半導體記憶體裝置的方法，所述半導體記憶體裝置包括記憶體胞元陣列，所述操作半導體記憶體裝置的方法包括： 在錯誤修正碼引擎（ECC引擎）中對自所述記憶體胞元陣列的記憶體位置讀取的第一碼字執行錯誤修正碼解碼，所述第一碼字對應於存取位址； 基於在所述第一碼字中偵測到第一錯誤位元而將錯誤位址及第一校驗子儲存於錯誤資訊暫存器中，所述錯誤位址及所述第一校驗子與所述第一錯誤位元相關聯； 基於所述第一碼字被再次自所述記憶體位置讀取且包括與所述第一錯誤位元不同的第二錯誤位元，在所述錯誤修正碼引擎中利用儲存於所述錯誤資訊暫存器中的所述第一校驗子來恢復與所述第二錯誤位元相關聯的第二校驗子；以及 在所述錯誤修正碼引擎中利用所述第一校驗子及所述第二校驗子修正所述第一錯誤位元及所述第二錯誤位元。
  20. 如申請專利範圍第19項所述的操作半導體記憶體裝置的方法，其中所述記憶體胞元陣列包括多個動態記憶體胞元，且 其中所述錯誤修正碼引擎更被配置成將在所述第一碼字中產生的所述第一錯誤位元與所述第二錯誤位元隔開一段時間且被配置成依序修正所述第一錯誤位元及所述第二錯誤位元。
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