CN110277116B - 半导体存储器装置 - Google Patents

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Abstract

一种根据一个实施例的半导体存储器装置包含：存储器胞元，所述存储器胞元包含铁电膜；和控制所述存储器胞元的控制电路。另外，所述控制电路判断写入处理或擦除处理在所述存储器胞元上的执行次数是否已达到一定次数；并且如果执行次数已达到所述一定次数，则执行将第一极性的第一电压和与所述第一极性相反的第二极性的第二电压施加到所述铁电膜的电压施加处理。

Description

半导体存储器装置
相关申请的交叉引用
本申请依据并且要求2018年3月15日提交的日本专利申请第2018-048241号的权益，所述专利的全部内容以引用的方式并入本文中。
技术领域
下文描述的实施例涉及半导体存储器装置。
背景技术
利用铁电膜的自发极化的半导体存储器装置已得到关注。在这种类别的半导体存储器装置中，存储器胞元包含铁电膜，并且通过将电压施加到所述铁电膜来控制所述铁电膜的自发极化的方向、极化率等，由此存储数据。
在这种类别的半导体存储器装置中，将正电压和负电压重复地施加到铁电膜以用于写入/擦除数据。然而，如此重复地施加电压，铁电膜的自发极化有时会逐渐减少。在下文种，这种现象将被称为“疲劳”。
发明内容
已鉴于此类问题而制作出根据下文实施例的本发明且其目的是提供一种抑制铁电膜的“疲劳”效应的长寿命的半导体存储器装置。
根据本发明的一个实施例的半导体存储器装置，其包含：存储器胞元，所述存储器胞元包含铁电膜；和控制电路，所述控制电路控制所述存储器胞元。另外，所述控制电路判断写入处理或擦除处理在所述存储器胞元上的执行次数是否已达到一定次数；并且如果所述执行次数已达到所述一定次数，则执行将第一极性的第一电压和与所述第一极性相反的第二极性的第二电压施加到所述铁电膜的电压施加处理。
根据本发明的另一个实施例的半导体存储器装置包含：多个存储器胞元，所述存储器胞元中的每一个包含铁电膜；和控制电路，所述控制电路控制所述多个存储器胞元。另外，所述控制电路判断从所述多个存储器胞元读取的数据的误码率是否为一定比率或更大；并且如果所述误码率为所述一定比率或更大，则执行将第一极性的第一电压和与所述第一极性相反的第二极性的第二电压施加到所述多个存储器胞元的所述铁电膜的电压施加处理。
附图说明
图1是展示根据第一实施例的半导体存储器装置的存储器胞元阵列的配置的示意性平面图。
图2是展示存储器块MBi的配置的等效电路图。
图3是展示存储器耙指MF的配置的示意性透视图。
图4是图3中所展示的配置的一部分的放大视图。
图5是用于解释存储器胞元MC的特征的示意性图式。
图6是用于解释存储器胞元MC的状态S1的示意性横截面图。
图7是用于解释存储器胞元MC的状态S2的示意性横截面图。
图8是用于解释存储器胞元MC的状态S3的示意性横截面图。
图9是用于解释存储器胞元MC的状态S5的示意性横截面图。
图10是用于解释存储器胞元MC的状态S6的示意性横截面图。
图11是用于解释关于存储器胞元MC的阈值分布的示意性直方图。
图12是用于解释由本发明人执行的第一个实验的结果的示意性图式。
图13是用于解释由本发明人执行的第二个实验的结果的示意性图式。
图14是展示根据第一实施例的半导体存储器装置的配置的功能框图。
图15是用于解释关于读取处理的等效电路图。
图16是用于解释关于写入处理的等效电路图。
图17是用于解释关于擦除序列的流程图。
图18是用于解释关于擦除处理的等效电路图。
图19是用于解释关于再唤醒处理(电压施加处理)的等效电路图。
图20是用于解释关于再唤醒处理(电压施加处理)的波形图。
图21是展示根据第二实施例的半导体存储器装置的配置的功能框图。
图22是用于解释关于擦除序列的流程图。
图23是展示根据第三实施例的半导体存储器装置的一部分的配置的等效电路图。
图24是展示存储器胞元MC的配置的示意性横截面图。
图25是展示根据第四实施例的半导体存储器装置的一部分的配置的等效电路图。
具体实施方式
接下来，将参考图式详细地描述根据实施例的半导体存储器装置。应注意以下实施例仅为实例，并且不以限制本发明的目的来展示。
举例来说，当在本说明书中提及“存储器胞元”时，假设这意指能够存储1位或更多位数据的存储元件。举例来说，“存储器胞元”可以包含铁电场效应晶体管(FeFET)，其包含铁电膜作为场效应晶体管(FET，场效应晶体管)的栅极绝缘膜；可以包含铁电电容器，其包含铁电膜作为一对电极之间的绝缘膜；或可以包含铁电隧道结(Ferroelectric TunnelJunction；FTJ)，其包含铁电膜作为一对电极之间的隧道绝缘膜。
此外，当在本说明书中提及“存储器胞元阵列”时，假设这意指包含多个“存储器胞元”、连接到这些“存储器胞元”的多条布线等的结构。举例来说，“存储器胞元阵列”可以是包含串联连接的多个FeFET的FeNAND，可以是包含FeFET作为动态随机存取存储器(DRAM)中的晶体管或包含铁电电容器作为电容器的铁电随机存取存储器(FeRAM)，或可以是包含交叉点型存储器胞元阵列结构且包含FTJ作为存储器胞元的存储器胞元阵列。
此外，尽管本说明书示范了将电压施加到铁电膜或类似物的方法，但这些方法可以恰当地改变。举例来说，在将第一极性的电压施加到铁电膜或类似物的情况下，有可能将第一极性的电压施加到与第一极性相对应的电极或类似物。另外，还有可能将与第一极性相反的第二极性的电压施加到与第二极性相对应的电极或类似物。
[第一实施例]
[存储器胞元阵列]
接下来，将参考图式描述根据第一实施例的存储器胞元阵列的配置。应注意本发明实施例描述其中包含FeFET作为存储器胞元并且包含FeNAND作为存储器胞元阵列的实例。
如图1中所示，存储器芯片100包含：存储器胞元阵列110；和设置于存储器胞元阵列110的周边的周边电路120。
存储器胞元阵列110包含沿Y方向布置的多个存储器块MB0-MBj(其中j是自然数)。这些存储器块MB0-MBj各自包含多个页面P。在本实施例中，数据的读取处理和写入处理在所述页面P中的每一个上执行，并且数据的擦除处理在存储器块MBi(其中i是在0与j之间的整数)中的每一个上执行。
周边电路120基于从外部接收的指令产生电压并将所述电压施加到存储器胞元阵列110以在指定页面P或存储器块MBi上执行对数据的读取处理、写入处理和擦除处理的类似处理。
图2是展示存储器块MBi的配置的等效电路图。应注意为方便解释在图2中省略了配置的一部分。
存储器块MBi经由位线BL、源极线SL、字线WL和选择栅极线(漏极选择线SGD和源极选择线SGS)连接到周边电路120。
存储器块MBi包含多个存储器耙指MF。这些存储器耙指MF中的每一个包含多个存储器单元MU。这些复数个存储器单元MU的一端对应地连接到位线BL。此外，这些复数个存储器单元MU的另一端经由共用布线LI对应地连接到源极线SL。
存储器单元MU包含在位线BL与布线LI之间串联连接的漏极选择晶体管STD、存储器串MS和源极选择晶体管STS。在下文，漏极选择晶体管STD和源极选择晶体管STS有时将简称为选择晶体管(STD，STS)。
存储器串MS包含串联连接的多个存储器胞元MC。根据本实施例的存储器胞元MC是包含以下的铁电晶体管：充当通道区的半导体层；包含铁电膜的栅极绝缘膜；和栅电极，并且存储2位(4数值)数据。存储器胞元MC的阈值电压根据铁电膜的自发极化状态而改变。应注意，一个存储器串MS中的多个存储器胞元MC中的每一个包含连接到字线WL中的每一条的栅电极。这些字线WL中的每一条通常连接到一个存储器耙指MF中的所有存储器串MS。此外，在一个存储器块MBi中，多个连接到一个存储器耙指MF的字线分别连接到多个连接到另一个存储器耙指MF的字线。应注意，通常连接到一个存储器耙指MF中的一条字线WL的多个存储器胞元MC配置了上文所提到的页面P。
选择晶体管(STD，STS)中的每一个是包含以下的场效应晶体管：充当通道区的半导体层；栅极绝缘膜；和栅电极。选择晶体管(STD，STS)中的每一个包含连接到选择栅极线(SGD，SGS)中的每一个的栅电极。这些选择栅极线(SGD，SGS)中的每一个通常连接到一个存储器耙指MF中的所有选择晶体管(STD，STS)。此外，一个存储器块MBi中的多个漏极选择线SGD分别连接到周边电路120。在另一方面，一个存储器块MBi中的多个源极选择线SGS通常彼此连接。
图3是展示存储器耙指MF的配置的示意性透视图。图4是图3中所展示的配置的一部分的放大视图。应注意，在图3和4中，省略了配置的一部分。
如图3中所示，存储器耙指MF设置在衬底201上方。存储器耙指MF包含：沿Z方向布置的多个导电层202；沿Z方向延伸并且面向多个导电层202的半导体层203；和设置在这些导电层202与半导体层203之间的栅极绝缘膜204。在这种配置中，导电层202和半导体层203的每一交叉部分充当存储器胞元MC。
衬底201是由例如单晶硅(Si)的类似物配置的半导体衬底。衬底201具有例如包含在半导体衬底的上表面上的n型杂质层且进一步包含在这种n型杂质层中的p型杂质层的双阱结构。
导电层202是沿X方向延伸的板状导电层，并且包含例如氮化钛(TiN)和钨(W)或高度掺杂的多晶硅的层压膜的类似物。导电层202中的每一层覆盖半导体层203沿X方向和Y方向的侧表面。导电层202中的每一个充当存储器胞元MC的字线WL和栅电极，或充当选择晶体管(STD，STS)的选择栅极线(SGD，SGS)和栅电极。导电层202中的每一个包含与沿Z方向延伸的接触件211连接的沿X方向的末端部分，并且经由这个接触件211连接到周边电路120(图2)。
半导体层203是沿Z方向延伸的大体上圆柱形(substantially circular columnshape/substantially cylindrical shape)的半导体层并且包含例如多晶硅(p-Si)的类似物。半导体层203充当存储器胞元MC与选择晶体管(STD，STS)的通道区。半导体层203包含经由接触件212连接到沿y方向延伸的位线BL的上部端。半导体层203包含经由衬底201的表面和沿Z方向及X方向延伸的布线LI连接到沿Y方向延伸的源极线SL的下部端。应注意，尽管半导体层203的下部端经由在示出例子中的衬底201的上表面连接到布线LI，但半导体层203的下部端可经由另一布线或类似物连接到布线LI。
如图4中所示，栅极绝缘膜204包含：设置在导电层202与半导体层203之间的铁电膜205；和设置在铁电膜205与半导体层203之间的界面绝缘膜206。
铁电膜205包含例如铪(Hf)和氧(O)作为主要组分。另外，铁电膜205还包含硅(Si)、镁(Mg)、铝(Al)、钡(Ba)、锆(Zr)、钆(Gd)、镧(La)、钐(Sm)、氮(N)和钇(Y)中的至少一种作为添加剂。举例来说，铁电膜205具有其主要组分的晶体结构是空间群Pbc 21(其为氟石型第三斜方晶系晶体)的特征。
界面绝缘膜206包含例如二氧化硅(SiO2)或硅酸铪(HfSiO)的类似物。
如图3中所示，沿Z方向布置的存储器胞元MC中的每一个包含栅极绝缘膜204。应注意，这些栅极绝缘膜204可以彼此连接或可以彼此分隔开。
[存储器胞元MC]
接下来，简要地描述存储器胞元MC的特征。
图5是用于解释存储器胞元MC的特征的示意性图式，其中横轴展示存储器胞元MC的栅极-源极电压VG，且纵轴展示铁电膜205的极化率P。图6-10是用于解释存储器胞元MC的状态的示意性横截面视图。
如图5中所示，当正极性的写入电压VWC和负极性的擦除电压Verase交替地施加在存储器胞元MC的栅极与源极之间时，观测到指示铁电膜205的铁电性的磁滞曲线。在附图中，状态S1-S7展示于这条曲线上。
状态S1为其中极化率P为负极化率PE且电压VG为零的状态。在这种状态下，如图6中所示，在铁电膜205的半导体层203侧面上的表面中激发负电荷。在这种状态下，半导体层203中不形成通道，并且存储器胞元MC处于断开(OFF)状态。
状态S2为其中电压VG已从状态S1增加到一定正极性电压的状态。在这种状态下，如图7中所示，铁电膜205的自发极化不会逆转，并且极化率P大体上不从PE改变。然而，由于来自导电层202的电场而在半导体层203中形成通道，并且存储器胞元MC达到接通(ON)状态。
状态S3为其中电压VG已从状态S2进一步增加到写入电压VWA的状态。在这种状态下，如图8中所示，铁电膜205的自发极化方向部分逆转，并且极化率P急剧增加。应注意，当自发极化逆转一旦发生时，即使电压VG返回到零也维持这种状态。举例来说，如图5中所示，如果电压VG从状态S3返回到零，则极化率P变成高于PE的负极化率PA。
状态S4为其中电压VG已从状态S3进一步增加到写入电压VWB的状态。在这种状态下，铁电膜205的自发极化逆转进一步进行，并且极化率P增加到正量值。如果电压VG在这种状态下返回到零，则极化率P变成比PA更高的正极化率PB。
状态S5为其中电压VG已从状态S4进一步增加到写入电压VWC的状态。在这种状态下，如图9中所示，铁电膜205的自发极化方向大体上完全逆转，并且极化率P进一步增加，进而饱和。
状态S6为其中电压VG已从状态S5返回到零的状态。在这种状态下，如图10中所示，在铁电膜205的半导体层203侧面上的表面中激发正电荷，并且由这种正电荷吸引半导体层203内部的电子。在这种状态下，在半导体层203中形成通道并且甚至在电压VG为零时，存储器胞元MC也达到接通状态。
状态S7为其中电压VG已从状态S6减少到负极性的擦除电压Verase的状态。在这种状态下，如图6中所示，铁电膜205的自发极化方向大体上完全地从正方向逆转到负方向，并且极化率P又减少到负极化率，进而饱和。
图11是用于解释关于存储器胞元MC的阈值分布的示意性直方图，其中横轴展示存储器胞元MC的栅极-源极电压VG，且纵轴展示存储器胞元MC的数量。
分布E是其中铁电膜205的极化率P对应于PE(图5)的存储器胞元MC的阈值电压的分布。极化率PE为负极化率。因此，如参考图6解释，在铁电膜205的半导体层203侧面上的表面中激发负电荷。因此，阈值电压具有正量值。应注意在本实施例中，分布E分配有数据“00”。
分布A是其中铁电膜205的极化率P对应于PA(图5)的存储器胞元MC的阈值电压的分布。极化率PA是高于极化率PE的负极化率(其具有比极化率PE更小的绝对值)，因此分布A中的阈值电压具有比分布E中的阈值电压的正量值更低的正量值。应注意在本实施例中，分布A分配有数据“01”。
分布B是其中铁电膜205的极化率P对应于PB(图5)的存储器胞元MC的阈值电压的分布。极化率PB是高于极化率PA的正极化率，因此分布B中的阈值电压具有比分布A中的阈值电压的负量值更低的负量值。应注意在本实施例中，分布B分配有数据“11”。
分布C是其中铁电膜205的极化率P对应于PC(图5)的存储器胞元MC的阈值电压的分布。极化率PC是高于极化率PB的正极化率，因此分布C中的阈值电压具有比分布B中的阈值电压的负量值更低的负量值(其具有比分布B中的阈值电压更大的绝对值)。应注意在本实施例中，分布C分配有数据“10”。
此外，图11展示读取电压VR1、VR2和VR3，读取传递电压Vread，和写入传递电压Vpass。将这些电压设置成铁电膜205的自发极化不改变的程度量值。
读取电压VR1是负极性电压，并且具有在属于分布C的存储器胞元MC的阈值电压与属于分布B的存储器胞元MC的阈值电压之间的量值。
读取电压VR2大体上为零，并且具有在属于分布B的存储器胞元MC的阈值电压与属于分布A的存储器胞元MC的阈值电压之间的量值。
读取电压VR3是正极性电压，并且具有在属于分布A的存储器胞元MC的阈值电压与属于分布E的存储器胞元MC的阈值电压之间的量值。
读取传递电压Vread和写入传递电压Vpass是正极性电压，并且均大于属于分布E的存储器胞元MC的阈值电压。
[铁电膜205的“疲劳”]
接下来，将描述铁电膜205的“疲劳”。如上文所提及，在利用铁电膜的半导体存储器装置中，正电压和负电压被重复地施加到铁电膜以用于写入/擦除数据。当重复地施加这类电压时，有时产生铁电膜的“疲劳”。
因此，本发明人执行两个实验以便研究铁电膜的“疲劳”。首先，作为第一个实验，将一定正电压V1和移动负电压-V1重复地施加到铁电膜同时测量所述铁电膜的极化率PF。接下来，作为第二个实验，将大于上文所描述的正电压V1的正电压V2和小于上文所描述的负电压-V1的负电压-V2重复地施加到其上已执行第一个实验的铁电膜，同时测量所述铁电膜的极化率PF。
图12是用于解释第一个实验的结果的示意性图式。
曲线l1和l2展示紧接在实验开始之后的铁电膜的特征。如所示，紧接在开始实验之后，观测到令人满意的磁滞回线。这表明已适宜地控制铁电膜的自发极化。
曲线l3及l4展示紧接在实验结束之前的铁电膜的特征。如所示，紧接在实验结束之前，极化率已降低，并且将观测到令人满意的磁滞回线已终止。这表明“疲劳”已发生在铁电膜中，由此铁电膜的自发极化已变得更小。
举例来说，当这种类别的“疲劳”发生在存储器胞元MC中的铁电膜205中时，有时难以将数据写入到存储器胞元MC。
应注意在第一个实验中，存在以下倾向：这种类别的铁电膜“疲劳”越明显地发生，则施加到铁电膜的电压V1、-V1就越小。
图13是用于解释第二个实验的结果的示意性图式。
曲线l5和l6展示紧接在实验开始之后的铁电膜的特征。如所示，紧接在实验开始之后，极化率类似于图12中的曲线l3和l4所展示的特征较低并且观测不到令人满意的磁滞回线。
曲线17及18展示紧接在实验结束之前的铁电膜的特征。如所示，紧接在实验结束之前，又将观测到出现令人满意的磁滞回线。这表明铁电膜的自发极化又变成可适宜地控制。
[再唤醒处理(电压施加处理)]
由于本发明人的实验，应理解即使铁电膜的“疲劳”已发生，但有可能通过将正极性的第一电压和负极性的第二电压施加到铁电膜来使铁电膜的自发极化又被适宜地控制。因此，在根据本实施例的半导体存储器装置中，由于将第一电压和第二电压施加到铁电膜而发生“疲劳”是一个问题，抑制“疲劳”的作用，进而实现半导体存储器装置的寿命的延长。在下文，将第一电压和第二电压施加到铁电膜的处理将被称为“再唤醒处理”或“电压施加处理”。
应注意，可以根据铁电膜205的材料、晶体结构或膜厚度，或“疲劳”模式等恰当地调节第一电压和第二电压的量值。举例来说，第一电压可以是与写入处理中施加的最大电压相等的电压，如参考图5描述的写入电压VWC，可以是铁电膜205的极化率饱和时的电压，或可以是比这些电压更大的电压。此外，第二电压的量值(绝对值)可以是与擦除处理中施加的最大电压相等的电压，如擦除电压Verase，可以是铁电膜205的极化率饱和时的电压，或可以是这些电压更大的电压。应注意，尽管在本实施例中的写入处理中采用三种类别的写入电压VWA、VWB、VWC，但有可能在写入处理中采用一种类型的写入电压。在这种情况下，第一电压可以大于写入电压。
此外，还可以恰当地调节施加第一电压和第二电压的次数。举例来说，这些电压可以各自施加一次，可以各自施加多次，或可以恰当地施加同时监测铁电膜205的特征变化。在多次施加第一电压和第二电压中的每一个的情况下，第一电压和第二电压可以交替地施加，或可以特定模式施加。此外，还可以恰当地调节电压的施加周期、脉冲宽度、波形等。
此外，还可以恰当地调节在其上共同执行再唤醒处理的存储器胞元阵列110中的范围。举例来说，这种范围可以是存储器胞元MC，可以是页面P，或可以是在其上共同执行数据的擦除处理的擦除单元块。应注意，尽管本实施例描述其中擦除单元块是存储器块MBi的实例，但擦除单元块可以是例如上文所提到的存储器耙指MF(图2和3)，或可以是其它范围。
此外，还可以恰当地调节执行再唤醒处理时的时点。举例来说，其可以在从存储器胞元MC擦除数据的擦除序列中执行，可以在将数据写入存储器胞元MC的写入序列中执行，或可以在已执行擦除序列之后并且在执行写入序列之前执行。在其在擦除序列中执行的情况下，其可以在擦除处理之前或之后执行，或可以代替擦除处理而被执行。在其在写入序列中执行的情况下，其可以在写入处理之前执行。
此外，还可以恰当地调节在其下在上文所描述的时点下执行再唤醒处理的条件。举例来说，这种条件可以根据写入处理或擦除处理的执行次数来判断，可以根据存储器胞元MC等的特征变化来判断，或可以根据其它信息来判断。举例来说，在其根据写入处理或擦除处理的执行次数来判断的情况下，可以判断这类次数是否已达到一定次数，并且可以每隔一定次数执行再唤醒处理。举例来说，在其根据存储器胞元MC等的特征变化来判断的情况下，可以在从存储器胞元MC读取数据的读取序列中检测到误码率，并且如果已达到一定比率或更大，则可以执行再唤醒处理。在写入处理或擦除处理中执行验证的情况下，如果错误出现一定次数或更多，则可以执行再唤醒处理。
此外，例如可以判断有效数据是否存储在存储器胞元MC等中。应注意，这些判断方法可以单独地使用，或可以组合使用。
[控制电路]
接下来，将描述用于实现上文所描述的再唤醒处理的控制电路的配置实例。应注意，以下说明描述针对每一存储器块MBi监测擦除处理的执行次数，并且每隔一定次数执行再唤醒处理的实例。此外，根据本实施例的控制电路包含在耗损均衡处理中采用的擦除次数保存部分303，并且将这种擦除次数保存部分303用作“执行次数保存部分”以用于监测。
如图14中所示，根据本实施例的控制电路包含：设置于存储器芯片100上的周边电路120；和控制器芯片300。控制器芯片300包含逻辑物理转换表301、文件分配表(FAT)302、擦除次数保存部分303、ECC电路304和微处理器单元(MPU)305。
逻辑物理转换表301保存从主机400接收的逻辑地址并且以相关方式将物理地址分配给存储器胞元阵列110的每一个页面P。
FAT 302保存指示每一个页面P的状态的FAT信息。如此FAT信息，存在指示例如“有效”、“无效”和“擦除完成”的信息。举例来说，“有效”的页面P存储根据主机400的指令读取的有效数据。另外，“无效”的页面P存储未根据主机400的指令读取的无效数据。此外，“擦除完成”的页面P是在执行擦除处理之后未写入数据的页面。
擦除次数保存部分303保存与存储器块MB0-MBj相对应的物理地址和已经以相关方式在存储器块MB0-MBj上执行的擦除操作次数。
ECC电路304检测从存储器芯片100读取的数据错误并且如果有可能则执行对数据的校正。
MPU 305参考逻辑物理转换表301、FAT 302、擦除次数保存部分303和ECC电路304执行对存储器芯片100的控制。
[操作]
接下来，将描述包含上文所描述的存储器芯片100和控制器芯片300的半导体存储器装置的操作。根据本实施例的半导体存储器装置响应于主机400的指令来执行读取序列、写入序列和擦除序列。应注意在擦除序列中执行上文所提到的再唤醒处理。
[读取序列]
举例来说，控制器芯片300的MPU 305(图14)响应于主机400的读取指令执行读取序列。举例来说，首先，通过参考逻辑物理转换表301来采集与从主机400接收的逻辑地址相对应的物理地址。接下来，将采集的物理地址和读取指令传输到存储器芯片100，进而执行读取处理。接下来，从存储器芯片100接收数据，传输到ECC电路304以执行错误的检测和数据的校正，并且传输到主机400。
在读取处理中，如图15中所示，选择与从控制器芯片300接收的物理地址相对应的页面P，并且将这个页面P中的存储器胞元MC连接到位线BL。举例来说，由未示出的块解码器选择存储器块MBi，通过将接通电压VON或断开电压VOFF施加到漏极选择线SGD来选择存储器耙指MF，并且将读取传递电压Vread施加到未选择的字线WL。此外，通过将接通电压VON施加到源极选择线SGS使页面P中的存储器胞元MC连接到源极线SL。接下来，例如将一定位线电压VBLR施加到位线BL，并且将接地电压VSS到源极线SL。接下来，将读取电压VR1、VR2和VR3依序施加到所选择的字线WL，进而检测到存储器胞元MC已达到接通状态的时点，例如位线BL的电压或电流已改变的时点。由此区分由存储器胞元MC存储的数据。接下来，将以这种方式区分的页面P的数据传输到控制器芯片300。
[写入序列]
举例来说，控制器芯片300的MPU 305(图14)响应于主机400的写入指令执行写入序列。举例来说，首先，通过将物理地址分配到所接收的逻辑地址来执行分配处理，并且采集物理地址。应注意在分配处理中，根据需要执行耗损均衡处理。接下来，将采集的物理地址、从主机400接收的写入指令和数据传输到存储器芯片100，进而执行写入处理。
举例来说，在分配处理中，首先，参考逻辑物理转换表301并且判断所接收到的逻辑地址是否被保存。如果被保存，则从逻辑物理转换表301擦除这个逻辑地址和其对应的物理地址。此外，参考FAT 302将与所擦除的物理地址相对应的FAT信息设置成“无效”。接下来，从FAT 302采集“经擦除完成”的页面P的物理地址，并且将物理地址连同所接收到的逻辑地址写入逻辑物理转换表301。
耗损均衡处理是一种用于抑止在存储器块MBi中的一些上的密集写入处理和擦除处理的处理。在耗损均衡处理中，例如参考擦除次数保存部分303采集存储器胞元阵列110中的存储器块MB0-MBj的擦除次数的平均值，检测到存储器块MBi的擦除次数小于这个平均值，并且采集与检测到的存储器块MBi中的页面P相对应的物理地址。
在写入处理中，如图16中所示，选择与从控制器芯片300接收的物理地址相对应的页面P，并且类似于在上文所描述的读取处理中，将这个页面P中的存储器胞元MC连接到位线BL。然而，在写入处理中，使未选择的字线WL施加有写入传递电压Vpass。接下来，例如使连接到与数据“00”相对应的存储器胞元MC的位线BL施加有一定位线电压VBLW，并且使连接到与数据“01”、“11”或“10”相对应的存储器胞元MC的位线BL施加有接地电压VSS。接下来，使所选择的字线WL施加有写入电压VWA、VWB或VWC(参考图5)，进而将存储器胞元MC的状态从“00”控制到“01”、“11”或“10”。
应注意在写入处理中，可以交替地执行写入电压VWA、VWB或VWC的施加和写入验证。在写入验证中，例如对上文所提到的读取处理执行类似处理，并且确认指定的存储器胞元MC的阈值电压是否改变成在分布A、B或C范围中的值(图11)。如果阈值电压不改变，则又施加写入电压VWA、VWB或VWC。如果阈值电压改变，则结束写入处理。应注意，在写入验证中施加到所选择字线WL的电压可以等于读取电压VR1、VR2和VR3，或可以大于读取电压VR1、VR2和VR3。此外，写入电压VWA、VWB和VWC可以根据写入验证次数增加。
[擦除序列]
在存储器块MBi的数量为预定数量或更小的情况下，在已从主机400接收到擦除指令或类似的情况下，控制器芯片300的MPU 305(图14)执行擦除序列。
图17是用于解释关于根据本实施例的擦除序列的流程图。在擦除序列中，例如参考FAT 302，检测到所有页面P的状态均“无效”的储器块MBi，进而采集与这个存储器块MBi相对应的物理地址(步骤S101)。接下来，将采集的物理地址和擦除指令传输到存储器芯片100，进而执行擦除处理(步骤S102)。接下来，参考擦除次数保存部分303，使与上文所描述的物理地址相对应的存储器块MBi的擦除次数Ncycle增加1(步骤S103)。接下来，判断这个存储器块MBi的擦除次数Ncycle是否已达到一定次数(步骤S104)。举例来说，判断擦除次数Ncycle是否为一定整数Nlimit的倍数。如果数量到达一定次数，例如如果数量是一定整数Nlimit的倍数，则将述物理地址和特定指令传输到存储器芯片100，进而执行上文所提到的再唤醒处理(步骤S105)。
在擦除(步骤S102)中，如图18中所展示，选择与从控制器芯片300接收的物理地址相对应第存储器块MBi，并且将这个存储器块MBi中的存储器串MS连接到源极线SL和位线BL。举例来说，由未示出的块解码器选择存储器块MBi，并且将接通电压VON施加到选择栅极线(SGD，SGS)。接下来，将擦除电压Verase(参考图5)施加到存储器块MBi中的所有字线WL，并且将接地电压VSS施加到位线BL和源极线SL，进而将存储器块MBi中的所有存储器胞元MC的状态控制为“00”。应注意在擦除处理时，表示载波的电洞可以通过例如栅极激发漏极泄漏(GIDL)的方法产生，或可以由源极线SL等来供应。
应注意在擦除处理中，可以交替地执行擦除电压Verase和擦除验证的施加。在擦除验证中，例如执行与上文所提到的读取处理类似的处理，并且确认存储器块MBi中的所有存储器胞元MC的阈值是否改变成在分布E范围中的值。如果阈值不改变，则再次施加擦除电压Verase。如果阈值改变，则擦除处理。应注意，在擦除验证中施加到字线WL的电压可以等于读取电压VR3，或可以小于读取电压VR3。此外，擦除电压Verase可以根据擦除验证的次数减小。
在再唤醒处理(步骤S105)中，如图19中所展示，选择与从控制器芯片300接收的物理地址相对应第存储器块MBi，并且类似于在上文所描述的擦除处理中，将这个存储器块MBi中的存储器串MS连接到源极线SL和位线BL。接下来，将接地电压VSS施加到位线BL和源极线SL，并且如图20中所展示，将正极性的第一电压VV1和负极性的VV2多次交替地施加到存储器块MBi中的所有字线WL。应注意，第一电压VV1为上文所描述的写入电压VWC(参考图5)的电压或更大，并且第二电压VV2为上文所描述的擦除电压Verase(参考图5)的电压或更小。应注意，在施加第二电压VV2时，电洞可以由GIDL产生，或电洞可以由源极线SL等供应。
[第二实施例]
接下来，将参考图21和22描述根据第二实施例的半导体存储器装置。
根据第二实施例的半导体存储器装置基本上类似于根据第一实施例的半导体存储器装置来配置。然而，执行再唤醒处理的条件不同于在第一实施例中的条件。也就是说，在第二实施例中，在读取序列中检测到误码率，并且如果误码率变成一定比率或更大，则执行再唤醒处理。应注意，在以下解释，将省略与第一实施例中的部分类似的部分的描述。
如图21中所展示，根据本实施例的控制器芯片310包含除根据第一实施例的控制器芯片300(图14)中的配置以外的误码率保存部分311。误码率保存部分311保存与存储器块MB0-MBj相对应的物理地址和以相关方式与存储器块MB0-MBj相对应的误码率。应注意，例如保存的误码率可以是关于存储器块MBi中的页面P计算的误码率的平均值，或可以是最大值。
在读取序列中，MPU 305将从存储器芯片100接收的数据传输到ECC电路304，并且获取这类数据的误码率。也就是说，在本实施例中，ECC电路304充当计算误码率的误码率计算部分。接下来，将采集的误码率与适当物理地址相关联保存在误码率保存部分311中。
在擦除序列中，如图22中所展示，MPU 305执行擦除处理(步骤S102)，且接着参考误码率保存部分311并判断在其上执行擦除处理的存储器块MBi的误码率是否大于特定比率BERlimit(步骤S201)。如果比率较大，则将相对应的物理地址和特定指令传输到存储器芯片100，进而执行再唤醒处理(步骤S105)。应注意，还有可能提供一种用于保存片段的构件，所述片段通知再唤醒处理在存储器芯片100、控制器芯片300或类似物的部分中是必需的。在这种情况下，例如有可能借助于来自操作系统或应用程序的软件在适当的时点将再唤醒处理的指令传送到控制器芯片300。
[第三实施例]
接下来，将参考图23和24描述根据第三实施例的半导体存储器装置。在本实施例中，将描述其中存储器胞元包含场效应晶体管和铁电电容器的FeRAM。应注意，尽管在以下说明中将省略控制电路等的详细操作，但可以将第一实施例中描述的方法等应用到本实施例。
如图23中所展示，，根据本实施例的存储器芯片包含：存储器胞元阵列130；和设置在存储器胞元阵列130的周边的周边电路140。
存储器胞元阵列130包含：多个字线WL和板线PL；与这些字线WL和板线PL相交的多个位线BL；和连接到这些布线的多个存储器胞元MC。应注意，连接到一条字线WL的多个存储器胞元MC配置一个页面P。
存储器胞元MC包含场效应晶体管(FET)131和铁电电容器132。场效应晶体管131包含连接到位线BL的漏极端子、连接到铁电电容器132的一端的源极端子，和连接到字线WL的栅极端子。铁电电容器132的另一端连接到板线PL。
如图24中所展示，铁电电容器132包含：第一电极133；第二电极134；和设置在第一电极133与第二电极134之间的铁电膜135。应注意，铁电膜135由类似于参考图4所描述的铁电膜205的材料的类似物配置。
周边电路140(图23)基于从外部接收的指令产生电压并将所述电压施加到存储器胞元阵列130以在指定页面P上执行数据的写入处理、读取处理、擦除处理和再唤醒处理的类似处理等。
在写入处理中，例如选择与所接收的物理地址对应的页面P，并且将这个页面P中的铁电电容器132连接到位线BL(图24)。举例来说，将接通电压施加到所选择的字线WL，并且将断开电压施加到未选择的字线WL。接下来，基于待写入对应铁电电容器132的数据将写入电压施加到位线BL，并将接地电压施加到板线PL。因此，将电压施加到铁电电容器132的铁电膜135并写入数据。
在读取处理中，例如选择与所接收的物理地址相对应的页面P，并且类似于在上文所描述的写入处理中，将这个页面P中的铁电电容器132连接到位线BL。接下来，例如将一定读取电压施加到板线PL，并且将接地电压施加到位线BL。接下来，检测到位线BL的电流或电压，进而区分由存储器胞元MC存储的数据。
在擦除处理中，例如选择所有页面P作为擦除处理的目标，并将这些页面P中的铁电电容器132连接到位线BL。接下来，例如将一定擦除电压施加到板线PL，并且将接地电压施加到位线BL。
在再唤醒处理中，例如选择所有页面P作为目标，并且类似于在擦除处理中，将这些页面P中的铁电电容器132连接到位线BL。接下来，例如控制板线PL和位线BL中的至少一种的电压，进而将上文所描述的第一电压和第二电压施加到铁电膜135。
如上文所描述，即使在其存储器胞元MC包含铁电电容器132的FeRAM中执行再唤醒处理也是可能的。应注意，虽然根据第一实施例的配置是非破坏性读取存储器，但根据本实施例的配置是破坏性读取。在擦除处理的次数在这类配置中被监测的情况下，除普通擦除处理以外，还可以随擦除处理监测读取处理的次数。
[第四实施例]
接下来，将参考图25描述根据第四实施例的半导体存储器装置。在本实施例中，将描述含FTJ作为存储器胞元的交叉点型存储器胞元阵列。应注意，尽管在以下说明中将省略控制电路等的详细操作，但可以将第一实施例中描述的方法等应用到本实施例。
如图25中所展示，根据本实施例的存储器芯片包含：存储器胞元阵列150；和设置在存储器胞元阵列150的周边的周边电路160。
存储器胞元阵列150包含：多个字线WL；与这多个字线WL相交的多个位线BL；和连接到这些布线的多个存储器胞元MC。应注意，连接到一条字线WL的多个存储器胞元MC配置一个页面P。
存储器胞元MC包含FTJ 151。FTJ 151具有大体上与参考图24描述的铁电电容器132的配置相同的配置。然而，在FTJ 151中，铁电膜135被配置成隧道绝缘膜，并且具有穿隧电流流动程度的膜厚度。应注意，存储器胞元MC可以包含除FTJ以外的整流器元件，例如二极管。
周边电路160(图25)基于从外部接收的指令产生电压并将所述电压施加到存储器胞元阵列150以在指定页面P上执行数据的写入处理、读取处理、擦除处理和再唤醒处理的类似处理等。
[其它]
虽然已描述某些实施例，但这些实施例仅作为实例而呈现，且其并不意欲限制本发明的范围。实际上，本文中所描述的新颖方法和系统可以多种其它形式体现；此外，可作出呈本文中所描述的方法和系统的形式的各种省略、替代和改变而不脱离本发明的精神。所附权利要求书和其等效物意欲涵盖可能属于本发明的范围和精神之内的形式或修改。

Claims (13)

1.一种半导体存储器装置，其包括：
存储器胞元，其包含：半导体层、面向所述半导体层的栅电极、以及设置在所述半导体层与所述栅电极之间、且包含铁电膜的栅极绝缘膜；和
控制电路，其控制所述存储器胞元；并且
所述铁电膜包含铪(Hf)和氧(O)作为主要组分，并且包含硅(Si)、镁(Mg)、铝(Al)、钡(Ba)、锆(Zr)和钇(Y)中的至少一种作为添加剂；
所述控制电路能够执行：
写入处理，将第一极性的电压施加到所述铁电膜；和
擦除处理，将与所述第一极性相反的第二极性的电压施加到所述铁电膜；并且
判断对所述存储器胞元的所述写入处理或所述擦除处理的执行次数是否已达到一定次数；
如果所述执行次数已达到所述一定次数，则执行将所述第一极性的第一电压和所述第二极性的第二电压施加到所述铁电膜的电压施加处理；
所述第一电压的量值大于在所述写入处理中施加到所述铁电膜的最大电压的量值；
所述第二电压的量值大于在所述擦除处理中施加到所述铁电膜的最大电压的量值。
2.根据权利要求1所述的半导体存储器装置，
所述控制电路
判断所述执行次数是否为在判断所述执行次数时的一定整数的倍数，并且
如果所述执行次数是所述一定整数的倍数，则执行所述电压施加处理。
3.根据权利要求1所述的半导体存储器装置，
所述控制电路包括保存所述执行次数的执行次数保存部分，
所述控制电路
响应于所述写入处理或所述擦除处理的执行在所述执行次数保存部分中更新所述执行次数，并且
在判断所述执行次数时参考所述执行次数保存部分。
4.根据权利要求1所述的半导体存储器装置，
所述控制电路
能够执行从所述存储器胞元擦除数据的擦除序列，并且
在所述擦除序列中，除所述擦除处理以外或代替所述擦除处理执行所述电压施加处理。
5.根据权利要求1所述的半导体存储器装置，
所述控制电路在执行所述擦除处理之后并且在执行所述写入处理之前执行所述电压施加处理。
6.根据权利要求1所述的半导体存储器装置，
所述控制电路在所述电压施加处理中将所述第一电压和所述第二电压多次施加到所述铁电膜。
7.根据权利要求6所述的半导体存储器装置，
所述控制电路在所述电压施加处理中交替地施加所述第一电压和所述第二电压。
8.一种半导体存储器装置，其包括：
多个存储器胞元，其包含：半导体层、面向所述半导体层的栅电极、以及设置在所述半导体层与所述栅电极之间、且包含铁电膜的栅极绝缘膜；和
控制电路，其控制所述多个存储器胞元；并且
所述铁电膜包含铪(Hf)和氧(O)作为主要组分，并且包含硅(Si)、镁(Mg)、铝(Al)、钡(Ba)、锆(Zr)和钇(Y)中的至少一种作为添加剂；
所述控制电路能够执行：
写入处理，将第一极性的电压施加到所述铁电膜；和
擦除处理，将与所述第一极性相反的第二极性的电压施加到所述铁电膜；并且
判断从所述多个存储器胞元读取的数据的误码率是否为一定比率或更大；
如果所述误码率为所述一定比率或更大，则执行将所述第一极性的第一电压和所述第二极性的第二电压施加到所述多个存储器胞元的所述铁电膜的电压施加处理；
所述第一电压的量值大于在所述写入处理中施加到所述铁电膜的最大电压的量值；
所述第二电压的量值大于在所述擦除处理中施加到所述铁电膜的最大电压的量值。
9.根据权利要求8所述的半导体存储器装置，
所述控制电路包括：
误码率计算部分，其计算所述误码率；和
误码率保存部分，其保存所计算的误码率，并且
所述控制电路
将从所述多个存储器胞元读取的所述数据传输到所述误码率计算部分并采集所述误码率，
将所采集的误码率保存在所述误码率保存部分中，并且
在判断所述误码率时参考所述误码率保存部分。
10.根据权利要求8所述的半导体存储器装置，
所述控制电路
能够执行从所述存储器胞元擦除数据的擦除序列，并且
在所述擦除序列中，除所述擦除处理以外或代替所述擦除处理执行所述电压施加处理。
11.根据权利要求8所述的半导体存储器装置，
所述控制电路在执行所述擦除处理之后并且在执行所述写入处理之前执行所述电压施加处理。
12.根据权利要求8所述的半导体存储器装置，
所述控制电路在所述电压施加处理中将所述第一电压和所述第二电压多次施加到所述铁电膜。
13.根据权利要求12所述的半导体存储器装置，
所述控制电路在所述电压施加处理中交替地施加所述第一电压和所述第二电压。
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