JP2024000412A - メモリシステム - Google Patents

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Abstract

【課題】メモリシステムの読み出し動作及び書き込み動作の低消費電力化を実現すること。【解決手段】メモリシステムは、ビット線と、ソース線と、前記ビット線と前記ソース線との間に設けられ、直列に接続された第１メモリセル及び第２メモリセルと、前記第１メモリセルに接続された第１ワード線と、前記第２メモリセルに接続された第２ワード線と、制御回路と、を有する。前記制御回路は、前記第１メモリセルに対して読み出し動作を実行する際に、前記ソース線に対してソース電圧を供給し、前記第１ワード線に対して第１電圧を供給し、前記第２ワード線に対して第２電圧を供給し、前記ソース電圧と前記第２電圧との差は、前記ソース電圧と前記第１電圧との差よりも小さい。【選択図】図７

Description

本開示の実施形態は半導体記憶装置を備えたメモリシステムに関する。
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するコントローラと、を備えるメモリシステムが知られている。
米国特許出願公開第２００９／００５９６６９号明細書 特開２０１４－０８６５７１号公報
メモリシステムの読み出し動作及び書き込み動作の低消費電力化を実現すること。
一実施形態に係るメモリシステムは、ビット線と、ソース線と、前記ビット線と前記ソース線との間に設けられ、直列に接続された第１メモリセル及び第２メモリセルと、前記第１メモリセルに接続された第１ワード線と、前記第２メモリセルに接続された第２ワード線と、制御回路と、を有する。前記制御回路は、前記第１メモリセルに対して読み出し動作を実行する際に、前記ソース線に対してソース電圧を供給し、前記第１ワード線に対して第１電圧を供給し、前記第２ワード線に対して第２電圧を供給し、前記ソース電圧と前記第２電圧との差は、前記ソース電圧と前記第１電圧との差よりも小さい。
一実施形態に係るメモリシステムの構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置のメモリセルアレイの回路構成を示す図である。 一実施形態に係る半導体記憶装置の断面図である。 一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。 一実施形態に係るメモリセルトランジスタの閾値電圧分布を示す図である。 一実施形態に係る半導体記憶装置に読み出し動作を説明する図である。 一実施形態に係るメモリセルトランジスタの閾値電圧分布を示す図である。 一実施形態に係る半導体記憶装置に読み出し動作を説明する図である。 一実施形態に係るメモリセルトランジスタの閾値電圧分布を示す図である。
以下、本実施形態にかかるメモリシステムを図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに限定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
［１．第１実施形態］
図１～図８を用いて、第１実施形態に係るメモリシステムについて説明する。
［１－１．メモリシステムの全体構成］
図１は、一実施形態に係るメモリシステムの構成を説明するためのブロック図である。図１に示すように、第１実施形態に係るメモリシステム１は、メモリコントローラ２及び半導体記憶装置５～８を含む。メモリコントローラ２は、バスによって半導体記憶装置５～８に接続される。半導体記憶装置５～８として、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリが用いられる。メモリコントローラ２は半導体記憶装置５～８の動作を制御する。
メモリコントローラ２は、例えば、外部の図示しないホスト機器と通信する。メモリコントローラ２は、当該ホスト機器から受信した書き込み要求及び読み出し要求に応じて、半導体記憶装置５～８に対して書き込み動作及び読み出し動作を実行する。読み出し動作が実行された場合、メモリコントローラ２は、半導体記憶装置５～８に格納されたデータを、上記ホスト機器に送信する。
半導体記憶装置５～８は、複数のメモリセルを備え、データを不揮発に記憶する。半導体記憶装置５～８は、個体を識別可能な半導体チップである。例えば、半導体記憶装置５～８は、個別のチップイネーブル信号によって識別される。又は、半導体記憶装置５～８は、それぞれの半導体記憶装置に個別のチップアドレスが予め割り当てられることで識別される。したがって、半導体記憶装置５～８は、メモリコントローラ２の指示によって独立に制御される。
メモリコントローラ２は、バスを介して、半導体記憶装置５～８に各種信号を送信し、半導体記憶装置５～８から各種信号を受信する。バスは、複数の信号線を含み、メモリコントローラ２から送信された指示に従って信号の送受信を行う。バスを介して送受信される信号は、例えば、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、ライトイネーブル信号、リードイネーブル信号、出力指示信号、ライトプロテクト信号、データ信号（データストローブ信号を含む）、及びレディビジー信号である。
図１に示すように、メモリコントローラ２は、プロセッサ６１（processor）、内蔵メモリ６２（built-in memory）、ＮＡＮＤインタフェース回路６３（NAND interface）、バッファメモリ６４（buffer memory）、及びホストインタフェース回路６５（host interface）を備えている。
プロセッサ６１は、例えば中央演算処理装置（ＣＰＵ：Central Processing Unit）であり、メモリコントローラ２全体の動作を制御する。プロセッサ６１は、例えば、外部から受信したデータの書き込み要求に応じて、ＮＡＮＤインタフェース回路６３を介して半導体記憶装置５～８に対する書き込み指示を発行する。この機能は、上記の書き込み動作だけでなく、読み出し動作、消去動作、及び校正動作等に共通する機能である。
内蔵メモリ６２は、例えば、ＲＡＭ（Random Access Memory）、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ６１の作業領域として使用される。内蔵メモリ６２は、半導体記憶装置５～８を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
ＮＡＮＤインタフェース回路６３は、上述のバスを介して半導体記憶装置５～８と接続され、半導体記憶装置５～８との通信を実行する。ＮＡＮＤインタフェース回路６３は、プロセッサ６１の指示により、コマンド、アドレス、及び書き込みデータを半導体記憶装置５～８に送信する。ＮＡＮＤインタフェース回路６３は、半導体記憶装置５～８からステータス、及び読み出しデータを受信する。
バッファメモリ６４は、メモリコントローラ２が半導体記憶装置５～８及び外部から受信したデータ等を一時的に保持する。
ホストインタフェース回路６５は、外部の図示しないホスト機器に接続され、ホスト機器との通信を実行する。ホストインタフェース回路６５は、例えば、ホスト機器から受信した指示及びデータを、それぞれプロセッサ６１及びバッファメモリ６４に転送する。
［１－２．半導体記憶装置の構成］
第１実施形態に係る半導体記憶装置の構成例について、図２を用いて説明する。半導体記憶装置５～８は、例えば、同等の構成を有する。このため、以下の説明では、半導体記憶装置５～８のうち、半導体記憶装置５の構成について説明し、半導体記憶装置６～８の構成については、その説明を省略する。
図２に示すように、半導体記憶装置５は、メモリセルアレイ２１（memory）、入出力回路２２（i/o）、ロジック制御回路２４（logic control）、レジスタ２６（register）、シーケンサ２７（sequencer）、電圧生成回路２８（voltage generation）、ロウデコーダ３０（row decoder）、センスアンプ３１（SA）、入出力用パッド群３２、及びロジック制御用パッド群３４を備えている。
詳細は後述するが、メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。
入出力回路２２は、メモリコントローラ２に対するデータ信号の送受信を行う。入出力回路２２は、データ信号内のコマンド及びアドレスをレジスタ２６に転送する。入出力回路２２は、センスアンプ３１に対する書き込みデータ及び読み出しデータの送受信を行う。
ロジック制御回路２４は、メモリコントローラ２から、例えば、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、ライトイネーブル信号、リードイネーブル信号、出力指示信号、及びライトプロテクト信号を受信する。ロジック制御回路２４は、レディビジー信号をメモリコントローラ２に送信して半導体記憶装置５の状態をメモリコントローラ２に通知する。
レジスタ２６は、コマンド及びアドレスを保持する。レジスタ２６は、アドレスをロウデコーダ３０及びセンスアンプ３１に転送すると共に、コマンドをシーケンサ２７に転送する。シーケンサ２７は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置５の全体を制御する。シーケンサ２７を「制御回路」という場合がある。
電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書き込み動作、読み出し動作、及び消去動作等に必要な電圧を生成する。電圧生成回路２８は、複数のドライバを含み、シーケンサ２７による制御に従って、生成した電圧をロウデコーダ３０及びセンスアンプ３１に供給する。電圧生成回路２８は、例えば、指示されたアドレスに含まれるロウアドレスに基づき、該当するロウデコーダ３０に生成した電圧を供給する。
ロウデコーダ３０は、シーケンサ２７による制御に従って、指示されたアドレスに含まれるロウアドレスに対応するメモリセルを選択する。選択された行のメモリセルには、ロウデコーダ３０を介してドライバセット２９から供給された電圧が印加される。
センスアンプ３１は、データの読み出し動作時に、メモリセルからビット線に読み出された読み出しデータを検知し、検知した読み出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書き込み動作時には、ビット線を介して書き込まれる書き込みデータをメモリセルに転送する。センスアンプ３１は、シーケンサ２７による制御に従って、指示されたアドレスに含まれるカラムアドレスに対応するデータを入出力回路２２に転送する。
入出力用パッド群３２は、メモリコントローラ２から受信したデータ信号を入出力回路２２に転送する。入出力用パッド群３２は、入出力回路２２から受信したデータ信号をメモリコントローラ２に転送する。ロジック制御用パッド群３４は、メモリコントローラ２から受信した各種信号をロジック制御回路２４に転送する。
［１－３．メモリセルアレイの構成］
メモリセルアレイ２１の回路構成について、図３を用いて説明する。図３は、ブロックＢＬＫの等価回路図である。図示するように、ブロックＢＬＫは複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、・・・）を含む。メモリグループＭＧは、複数のストリング５０を含む。
本実施形態では、ストリング５０は、８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び選択トランジスタＳＴ（ＳＴ１、ＳＴ２）を含む。８個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。本実施形態において、メモリセルトランジスタＭＴ及び選択トランジスタＳＴとして、「デプレッション型」のトランジスタが用いられる。デプレッション型とは、トランジスタのソース電圧を基準とした場合のゲート電圧（以下、「ソース電圧に対するゲート電圧」という）が０Ｖの場合に、当該トランジスタが導通状態（オン状態）であることを意味する。
例えば、デプレッション型かつＮ型トランジスタにおいて、ソース電圧に０Ｖが供給（印加）され、かつ、ゲート電圧に０Ｖが供給（印加）された場合、当該トランジスタはオン状態になる。ソース電圧に対するゲート電圧が負の電圧（トランジスタの閾値電圧以下）である場合、デプレッション型かつＮ型トランジスタは非導通状態（オフ状態）になる。例えば、ソース電圧に０Ｖが供給（印加）され、かつ、ゲート電圧に－５Ｖが供給（印加）された場合（トランジスタの閾値電圧は－５Ｖ以上である場合）に、当該トランジスタはオフ状態になる。
デプレッション型かつＰ型トランジスタにおいて、ソース電圧に０Ｖが供給（印加）され、かつ、ゲート電圧に０Ｖが供給（印加）された場合、当該トランジスタはＮ型トランジスタと同様にオン状態になる。一方、ソース電圧に対するゲート電圧が正の電圧（トランジスタの閾値電圧以上）である場合、デプレッション型かつＰ型トランジスタはオフ状態になる。例えば、ソース電圧に０Ｖが供給（印加）され、かつ、ゲート電圧に５Ｖが供給（印加）された場合（トランジスタの閾値電圧は５Ｖ以下である場合）に、当該トランジスタはオフ状態になる。
なお、本実施形態では、ストリング５０に含まれるメモリセルトランジスタＭＴの数が８個である構成を例示したが、この構成に限定されない。例えば、ストリング５０に含まれるメモリセルトランジスタＭＴの数は７個以下であってもよく、９個以上であってもよい。また、選択トランジスタＳＴの数も上記の構成に限定されない。
詳細は後述するが、メモリセルトランジスタＭＴは、トランジスタのオン状態とオフ状態とを制御するゲート電極ＧＥと、書き込み動作によって注入された電荷を保持する電荷蓄積層ＣＴと、を備える（図５参照）。メモリセルトランジスタＭＴは、電荷蓄積層が保持する電荷量に応じた閾値電圧を有しており、ゲート電極ＧＥに閾値電圧以上の電圧が印加されるとオン状態になる。メモリセルトランジスタＭＴに対する書き込み動作、すなわち、メモリセルトランジスタＭＴの電荷蓄積層ＣＴへの電子の注入が行われると、メモリセルトランジスタＭＴの閾値電圧は変化する。電荷蓄積層ＣＴに電子が注入された状態におけるメモリセルトランジスタＭＴの閾値電圧は、電荷蓄積層ＣＴに電子が注入されていない状態におけるメモリセルトランジスタＭＴの閾値電圧よりも高い。メモリセルトランジスタＭＴは、電荷蓄積層ＣＴに電子が注入されることによる閾値電圧の変化によって、データを不揮発に保持する。
メモリグループＭＧにおける選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、・・・）に接続される。セレクトゲート線ＳＧＤは、ロウデコーダ３０によって独立に制御される。
同一メモリグループＭＧに含まれ、異なるビット線ＢＬに属するメモリセルトランジスタＭＴ０～ＭＴ７のゲート電極ＧＥは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ワード線ＷＬ（ＷＬ０～ＷＬ７）は、ロウデコーダ３０によって独立に制御される。
ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴが保持するデータは、一括して消去される。メモリセルトランジスタがデプレッション型かつＮ型トランジスタの場合、データが消去された状態（消去状態）のメモリセルトランジスタＭＴの閾値電圧は、データが書き込まれた状態（書込状態）のメモリセルトランジスタＭＴの閾値電圧より低い。
メモリセルアレイ２１内において、同一列に設けられた複数のストリング５０の選択トランジスタＳＴ１のドレインは、共通のビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）（Ｌは３以上の自然数）に接続される。メモリセルアレイ２１内において、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。
［１－４．メモリセルアレイの断面構造］
図４を用いて、メモリセルアレイ２１の任意の断面構造について説明する。メモリセルアレイ２１は、配線層１０～１２、半導体基板１３、コンタクトプラグ１６、メモリピラーＭＰ、及びビット線ＢＬを備える。
図４に示すように、半導体基板１３の上方には、セレクトゲート線ＳＧＳとして機能する配線層１２が設けられる。配線層１２の上方には、ワード線ＷＬ０～ＷＬ７として機能する８層の配線層１１が設けられる。８層の配線層１１はＺ方向に沿って積層される。配線層１１の上方には、セレクトゲート線ＳＧＤとして機能する配線層１０が設けられる。
メモリピラーＭＰは、半導体層、電荷蓄積層ＣＴ、及びゲート電極ＧＥを備える（図５参照）。半導体層は、トランジスタのチャネルとして機能するため、半導体層をチャネル部ＣＨ（図５参照）という場合がある。電荷蓄積層ＣＴは、チャネル部ＣＨとゲート電極ＧＥとの間に設けられ、絶縁層を介してチャネル部ＣＨ及びゲート電極ＧＥの各々と対向している。ゲート電極ＧＥはワード線ＷＬに接続されている。チャネル部ＣＨの半導体層として、例えば、単結晶又は多結晶のシリコンが用いられる。ただし、半導体層として、シリコン以外の材料が用いられてもよい。半導体層は、非結晶であってもよく、非結晶と多結晶の混層であってもよい。
半導体基板１３のうちメモリピラーＭＰのチャネル部ＣＨに接続された領域を「ソース電極ＳＥ」という場合がある。コンタクトプラグ１６を「ドレイン電極ＤＥ」という場合がある（図５参照）。
Ｙ方向において、メモリピラーＭＰは配線層１０（セレクトゲート線ＳＧＤ）、配線層１１（ワード線ＷＬ）、及び配線層１２（セレクトゲート線ＳＧＳ）の各々によって挟まれている。メモリピラーＭＰは、Ｘ方向においてもこれらの配線層によって挟まれている。つまり、ＸＹ平面において、メモリピラーＭＰは、その周囲を上記配線層によって囲まれている。ただし、本実施形態はこの構成に限定されず、配線層１０～１２がメモリピラーＭＰと対向していればよい。
メモリピラーＭＰがセレクトゲート線ＳＧＤと対向する領域に選択トランジスタＳＴ１が設けられる。メモリピラーＭＰがワード線ＷＬと対向する領域にメモリセルトランジスタＭＴが設けられる。メモリピラーＭＰがセレクトゲート線ＳＧＳと対向する領域に選択トランジスタＳＴ２が設けられる。
Ｙ方向に隣接するブロックＢＬＫ間にはスリットＳＬＴが設けられる。スリットＳＬＴには絶縁層が設けられている。ただし、半導体基板１３内に設けられた領域に電圧を供給（印加）するためのコンタクトプラグ等がスリットＳＬＴ内に設けられてもよい。例えば、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグ又は溝形状の導体がスリットＳＬＴ内に設けられてもよい。
メモリピラーＭＰ上には、ビット線ＢＬが設けられている。メモリピラーＭＰとビット線ＢＬとの間には、両者を接続するコンタクトプラグ１６が設けられている。
［１－５．等価回路］
図５は、一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。図５に示すように、１つのメモリピラーＭＰに、１つのストリング５０が設けられている。図５では、２つのメモリピラーＭＰ１、ＭＰ２が示されている。メモリピラーＭＰ１に属するメモリセルトランジスタＭＴ及び選択トランジスタＳＴは符号の後に「－１」が付されており、メモリピラーＭＰ２に属するメモリセルトランジスタＭＴ及び選択トランジスタは符号の後に「－２」が付されている。以下の説明において、メモリピラーＭＰ１とＭＰ２とに属するメモリセルトランジスタＭＴ及び選択トランジスタＳＴを特に区別する必要がない場合は、「－１」、「－２」を付けずに説明する。
ストリング５０は、ビット線ＢＬとソース線ＳＬとの間に設けられ、直列に接続された選択トランジスタＳＴ１、ｉ個（ｉは、２以上の整数で、本実施形態では８である。）のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ２を有する。本実施形態では、ｉは８なので、メモリセルトランジスタＭＴ０～ＭＴ７が設けられている。ｉ個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、直列に接続されている。ｉ個のメモリセルトランジスタＭＴは、Ｚ方向に沿って配置されている。
ｉ個のメモリセルトランジスタＭＴのうち、読み出し動作の対象であるメモリセルトランジスタＭＴを「第１メモリセル」という場合がある。読み出し動作の対象ではないメモリセルトランジスタＭＴを「第２メモリセル」という場合がある。例えば、メモリセルトランジスタＭＴ３－１が読み出し動作の対象である場合、メモリセルトランジスタＭＴ３－１が「第１メモリセル」であり、ストリング５０－１に属するその他のメモリセルトランジスタＭＴ０－１～ＭＴ２－１、ＭＴ４－１～ＭＴ７－１が「第２メモリセル」である。読み出し動作の対象である第１メモリセルを含むストリング５０を「第１メモリストリング」という場合がある。当該第１メモリセルを含まないストリング５０を「第２メモリストリング」という場合がある。上記の例の場合、ストリング５０－１が「第１メモリストリング」であり、ストリング５０－２が「第２メモリストリング」である。
第２メモリストリングにも複数のメモリセルが設けられている。第１メモリストリングに含まれる選択トランジスタＳＴ１を「第１選択トランジスタ」といい、選択トランジスタＳＴ２を「第２選択トランジスタ」という。同様に、第２メモリストリングに含まれる選択トランジスタＳＴ１を「第３選択トランジスタ」といい、選択トランジスタＳＴ２を「第４選択トランジスタ」という。上記の例の場合、選択トランジスタＳＴ１－１が「第１選択トランジスタ」であり、選択トランジスタＳＴ２－１が「第２選択トランジスタ」であり、選択トランジスタＳＴ１－２が「第３選択トランジスタ」であり、選択トランジスタＳＴ２－２が「第４選択トランジスタ」である。
ソース線ＳＬは、半導体基板１３（図４参照）の主面上に設けられている。ソース線ＳＬは、パターニングされていない導電層がメモリセルアレイ２１の領域に広がった構成であってもよく、線状にパターニングされた導電層が当該領域に広がった構成であってもよい。換言すると、ソース線ＳＬは、Ｘ方向とＹ方向とに広がっている。ソース線ＳＬは、半導体基板１３の一部が導電性を備えた導電性半導体によって形成されていてもよく、半導体基板１３の上に形成された金属材料であってもよい。
ｉ層（ｉは２以上の整数）のワード線ＷＬは、それぞれソース線ＳＬの上方（Ｚ方向）に設けられている。ｉ層のワード線ＷＬは、それぞれｉ個のメモリセルトランジスタＭＴと、Ｚ方向における位置が同じである（図４参照）。つまり、ソース線ＳＬを基準として、ｉ番目のワード線ＷＬとｉ番目のメモリセルトランジスタＭＴとは、それぞれのＺ方向における位置が同じである。ｉ層のワード線ＷＬのうち、上記の第１メモリセルに接続されたワード線ＷＬを「第１ワード線」という場合があり、第２メモリセルに接続されたワード線ＷＬを「第２ワード線」という場合がある。上記の例の場合、ワード線ＷＬ３－１が「第１ワード線」であり、ワード線ＷＬ０－１～ＷＬ２－１、ＷＬ４－１～ＷＬ７－１が「第２ワード線」である。
選択トランジスタＳＴ１は、セレクトゲート線ＳＧＤ１に接続されている。選択トランジスタＳＴ２は、セレクトゲート線ＳＧＳ１に接続されている。第１選択トランジスタに接続されたセレクトゲート線ＳＧＤ１を「第１ゲート線」という場合がある。第２選択トランジスタに接続されたセレクトゲート線ＳＧＳ１を「第２ゲート線」という場合がある。第３選択トランジスタに接続されたセレクトゲート線ＳＧＤ１を「第３ゲート線」という場合がある。第４選択トランジスタに接続されたセレクトゲート線ＳＧＳ１を「第４ゲート線」という場合がある。上記の例の場合、セレクトゲート線ＳＧＤ１－１が「第１ゲート線」であり、セレクトゲート線ＳＧＳ１－１が「第２ゲート線」であり、セレクトゲート線ＳＧＤ１－２が「第３ゲート線」であり、セレクトゲート線ＳＧＳ１－３が「第４ゲート線」である。
ストリング５０－１及び５０－２は、それぞれ共通のビット線ＢＬ及び共通のソース線ＳＬに接続されている。ワード線ＷＬ０－１～ＷＬ７－１は、それぞれワード線ＷＬ０－２～ＷＬ７－２とは独立して制御される。セレクトゲート線ＳＧＤ１－１、ＳＧＳ１－１は、セレクトゲート線ＳＧＤ１－２、ＳＧＳ１－２とは独立して制御される。
図５において、メモリセルトランジスタＭＴは、チャネル部ＣＨ、電荷蓄積層ＣＴ、及びゲート電極ＧＥを含む。チャネル部ＣＨは、メモリセルトランジスタＭＴのチャネルとして機能する部分である。電荷蓄積層ＣＴは、書き込み動作によって注入された電荷を保持する。電荷蓄積層ＣＴに保持された電荷量に応じてメモリセルトランジスタＭＴの閾値電圧が変動する。ゲート電極ＧＥはワード線ＷＬに接続されている。チャネル部ＣＨ、電荷蓄積層ＣＴ、及びゲート電極ＧＥは、互いに絶縁層によって絶縁されている。選択トランジスタＳＴは、チャネル部ＣＨ及びゲート電極ＧＥを含む。選択トランジスタＳＴには、電荷蓄積層ＣＴは設けられていない。電荷蓄積層ＣＴは、例えば、金属層などのフローティングゲートであってもよく、窒化シリコン層などのチャージトラップ層であってもよい。電荷蓄積層ＣＴに保持された電荷量に応じて、以下の書き込みレベルが決定する。なお、メモリセルトランジスタＭＴが強誘電性絶縁層を備えたメモリセルであってもよい。その場合、チャネル部ＣＨとゲート電極ＧＥとの間に、強誘電性絶縁膜が設けられており、誘電率が変化することによってメモリセルトランジスタＭＴのしきい値が変わる。ストリング５０は、ソース電極ＳＥを介してソース線ＳＬに接続されており、ドレイン電極ＤＥを介してビット線ＢＬに接続されている。
［１－６．メモリセルトランジスタの閾値電圧分布］
図６は、一実施形態に係るメモリセルとして用いられるメモリセルトランジスタの閾値電圧分布を示す図である。図６では、閾値電圧分布の一例として、Triple Level Cell（ＴＬＣ）について説明する。ただし、メモリシステム１においてQuad Level Cell（ＱＬＣ）、Multi Level Cell（ＭＬＣ）、Single Level Cell（ＳＬＣ）が用いられてもよい。
図６は、それぞれメモリセルトランジスタの閾値電圧分布、データの割り付け、及び読み出し電圧の一例を示す。閾値電圧分布の縦軸はメモリセルトランジスタの個数（Number of cells）に対応し、横軸はメモリセルトランジスタの閾値電圧Ｖｔｈ（Threshold voltage）に対応する。
ＴＬＣ方式において複数のメモリセルトランジスタは、８つの閾値電圧分布を備える。この８個の閾値電圧分布を書き込みレベルという場合がある。当該書き込みレベルを、閾値電圧の低い方から順に“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルという。これらの書き込みレベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられる。この３ビットデータを下位ビット（Ｌｏｗｅｒ）、中位ビット（Ｍｉｄｄｌｅ）、上位ビット（Ｕｐｐｅｒ）という。
本実施形態において、書き込みレベルと３ビットデータとは、それぞれ下記のように対応している。
“Ｅｒ”レベル：“１１１”データ
“Ａ”レベル：“１１０”データ
“Ｂ”レベル：“１００”データ
“Ｃ”レベル：“０００”データ
“Ｄ”レベル：“０１０”データ
“Ｅ”レベル：“０１１”データ
“Ｆ”レベル：“００１”データ
“Ｇ”レベル：“１０１”データ
なお、上記のデータは、Ｕｐｐｅｒ、Ｍｉｄｄｌｅ、Ｌｏｗｅｒの順で表記されている。
同一ワード線に接続されたメモリセルトランジスタが保持するＬｏｗｅｒビットの集合をＬｏｗｅｒページといい、Ｍｉｄｄｌｅビットの集合をＭｉｄｄｌｅページといい、Ｕｐｐｅｒビットの集合をＵｐｐｅｒページという。データの書き込み動作及び読み出し動作は、上記のページ単位で行われる。
隣接する閾値電圧分布の間には、それぞれの読み出し動作で使用される読み出し電圧が設定される。例えば、メモリセルトランジスタの閾値電圧が“Ｅｒ”レベルに含まれるのか、“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＡＲは、“Ｅｒ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。
その他の読み出し電圧ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲも読み出し電圧ＡＲと同様に、隣接するレベル間に設定される。例えば、読み出し電圧ＢＲは、“Ａ”レベルと“Ｂ”レベルとの間に設定される。読み出し電圧ＣＲは、“Ｂ”レベルと“Ｃ”レベルとの間に設定される。読み出し電圧ＤＲは、“Ｃ”レベルと“Ｄ”レベルとの間に設定される。読み出し電圧ＥＲは、“Ｄ”レベルと“Ｅ”レベルとの間に設定される。読み出し電圧ＦＲは、“Ｅ”レベルと“Ｆ”レベルとの間に設定される。読み出し電圧ＧＲは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。読み出し電圧ＡＲ～ＧＲは、例えば、Ｎ型のメモリセルトランジスタＭＴであれば－９Ｖ～－２Ｖの範囲で、Ｐ型のメモリセルトランジスタＭＴであれば２Ｖ～９Ｖの範囲で、適宜、段階的に設定されてもよい。
読み出し動作時において、非選択ＷＬに対応するメモリセルトランジスタＭＴを強制的にオン状態にする電圧Ｖｒｅａｄが当該非選択ＷＬに供給（印加）される。メモリセルトランジスタＭＴがＮ型トランジスタの場合、電圧Ｖｒｅａｄ［Ｎ］は、最も高い閾値電圧分布（例えば“Ｇ”レベル）の最大の閾値電圧よりも高い電圧値に設定される。メモリセルトランジスタＭＴがＰ型トランジスタの場合、電圧Ｖｒｅａｄ［Ｐ］は、最も低い閾値電圧分布（例えば“Ｅｒ”レベル）の最小の閾値電圧よりも低い電圧値に設定される。いずれの場合であっても、Ｖｒｅａｄがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
上記のデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（Ｌｏｗｅｒページのデータ）は、読み出し電圧ＡＲ及びＥＲを用いた読み出し結果によって確定する。中位ビットの１ページデータ（Ｍｉｄｄｌｅページのデータ）は、読み出し電圧ＢＲ、ＤＲ、及びＦＲを用いた読み出し結果によって確定する。上位ビットの１ページデータ（Ｕｐｐｅｒページのデータ）は、読み出し電圧ＣＲ及びＧＲを用いた読み出し結果によって確定する。このように、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、及びＵｐｐｅｒページのデータが、それぞれ２回、３回、及び２回の読み出し動作によって確定するため、このデータの割り付けは“２－３－２コード”という。
［１－７．読み出し動作］
図７を用いて、メモリセルアレイ２１に対する読み出し動作について説明する。図７では、メモリピラーＭＰのチャネル部ＣＨとして、Ｎ型のドーパントが注入された単結晶シリコン又は多結晶シリコンが用いられた構成について説明する。チャネル部ＣＨのＮ型ドーパントの濃度は１×１０１８［ｃｍ－３］以下である。ドーパントとは、半導体の極性を決める不純物を意味する。Ｎ型のドーパントは、例えばリン又はヒ素である。つまり、Ｎ型のドーパント濃度は、半導体層における単位体積当たりのリン又はヒ素の濃度を意味する。本実施形態では、ソース電極ＳＥ及びドレイン電極ＤＥとして、Ｎ型のドーパントが注入された単結晶シリコン又は多結晶シリコンが用いられる。ソース電極ＳＥ及びドレイン電極ＤＥのＮ型ドーパントの濃度は１×１０２０［ｃｍ－３］以上である。
図７では、ストリング５０－１に含まれるメモリセルトランジスタＭＴ３－１に対して読み出し動作を実行する場合について、説明する。つまり、本実施形態において、ストリング５０－１は、読み出し動作の対象のメモリストリング（第１メモリストリング）である。メモリセルトランジスタＭＴ３－１は、読み出し動作の対象のメモリセル（第１メモリセル）である。メモリセルトランジスタＭＴ０－１～ＭＴ２－１、ＭＴ４－１～ＭＴ７－１は、読み出し動作の対称ではないメモリセル（第２メモリセル）である。ストリング５０－２は、読み出し動作の対称ではないメモリストリング（第２メモリストリング）である。
図７に示すように、ソース線ＳＬにソース電圧として［０Ｖ］が供給（印加）されている。ビット線ＢＬにビット電圧として［０．５Ｖ］が供給（印加）されている。セレクトゲート線ＳＧＤ１－１（第１ゲート線）に第１ゲート電圧として［０Ｖ］が供給（印加）され、セレクトゲート線ＳＧＳ１－１（第２ゲート線）に第２ゲート電圧として［０Ｖ］が供給（印加）されることによって、それぞれ選択トランジスタＳＴ１－１及びＳＴ２－１がオン状態に制御される。ワード線ＷＬ０－１～ＷＬ２－１、ＷＬ４－１～ＷＬ７－１（第２ワード線）に、第２電圧として［０Ｖ］（電圧Ｖｒｅａｄ）が供給（印加）されることによって、メモリセルトランジスタＭＴ０－１～ＭＴ２－１、ＭＴ４－１～ＭＴ７－１は、これらの書き込みレベルに寄らず、オン状態に制御される。この状態で、読み出し動作の対象であるメモリセルトランジスタＭＴ３－１に読み出し電圧（図６参照）として［－９Ｖ］～［－２Ｖ］が供給（印加）される。
上記のように、読み出し動作において、ソース電圧と第２電圧との差（０Ｖ）は、ソース電圧と第１電圧との差（－９Ｖ～－２Ｖ）よりも小さい。従来は、メモリセルトランジスタＭＴとしてエンハンスメント型トランジスタが用いられていたため、読み出し動作の対象ではないメモリセルトランジスタＭＴに、電圧Ｖｒｅａｄとして例えば［９Ｖ］という高電圧を供給（印加）する必要があった。つまり、従来は、ソース電圧と第２電圧との差は、ソース電圧と第１電圧との差よりも大きかった。その結果、読み出し動作において大きな電力が消費されていた。一方、本実施形態では、上記のように、ソース電圧と第２電圧との差がソース電圧と第１電圧との差よりも小さいため、読み出し動作における消費電力を抑制することができる。
上記の効果を得るためには、ソース電圧と第２電圧との差は２Ｖ以内であることが好ましい。本実施形態では、その差はゼロであり、ソース電圧及び第２電圧として接地と等価の電圧（又は、接地電圧）［０Ｖ］が供給（印加）される。なお、「接地と等価の電圧」又は「接地電圧」は、例えば半導体基板１３に供給（印加）される電圧である。
ストリング５０－２では、セレクトゲート線ＳＧＤ１－２に第３ゲート電圧として［－５Ｖ］が供給（印加）され、セレクトゲート線ＳＧＳ１－２に第４ゲート電圧として［－５Ｖ］が供給（印加）されることによって、それぞれ選択トランジスタＳＴ１－２及びＳＴ２－２がオフ状態に制御される。上記のように、ソース電圧と第１ゲート電圧との差（０Ｖ）は、ソース電圧と第３ゲート電圧との差（５Ｖ）より小さい。同様に、ソース電圧と第２ゲート電圧との差（０Ｖ）は、ソース電圧と第４ゲート電圧との差（５Ｖ）より小さい。なお、ストリング５０－２に属するワード線ＷＬ０－２～ＷＬ７－２には、電圧が供給（印加）されず、フローティングとなる。
ソース電圧と第１ゲート電圧との差、及びソース電圧と第２ゲート電圧との差は２Ｖ以内であることが好ましい。本実施形態では、これらの差はゼロであり、ソース電圧、第１ゲート電圧、及び第２ゲート電圧として接地と等価の電圧［０Ｖ］が供給（印加）される。
図８は、一実施形態に係るメモリセルトランジスタの閾値電圧分布を示す図である。図８に示すように、本実施形態におけるメモリセルトランジスタＭＴは、デプレッション型かつＮ型トランジスタなので、０Ｖよりも小さい電圧範囲に書き込みレベルを有している。また、本実施形態における電圧Ｖｒｅａｄは０Ｖである。したがって、メモリセルトランジスタＭＴがとり得る複数の書き込みレベルのうち、最も高電圧である閾値電圧分布（“Ｇ”レベル）は、ソース電圧以下である、ということができる。さらに、読み出し動作の対象のメモリセルトランジスタＭＴに対して読み出し動作が実行される際に、当該メモリセルトランジスタＭＴの書き込みレベルが“Ｅｒ”レベル～“Ｇ”レベルのどのレベルであったとしても、当該メモリセルトランジスタＭＴに接続されたワード線ＷＬは０Ｖ以下である。
［２．第２実施形態］
以下、第２実施形態に係るメモリシステムについて説明する。第２実施形態に係るメモリシステムの構成及び読み出し動作は第１実施形態のメモリシステムと同様なので、図１～図８を参照して第２実施形態に係るメモリシステムについて説明する。なお、本実施形態の説明において、第１実施形態と同様の構成及び動作については説明を省略する。
本実施形態では、メモリピラーＭＰのチャネル部ＣＨとして、第１実施形態よりも多い量のＮ型のドーパントが注入された単結晶シリコン又は多結晶シリコンが用いられた構成について説明する。チャネル部ＣＨのＮ型ドーパントの濃度は１×１０１８［ｃｍ－３］以上１×１０２０［ｃｍ－３］以下である。ドーパント濃度を上記の範囲にすることで、以下のようにソース電極ＳＥ及びドレイン電極ＤＥとして金属材料が用いられた場合に、ソース電極ＳＥ及びドレイン電極ＤＥとチャネル部ＣＨとの接触をオーミックコンタクトにすることができる。
ソース電極ＳＥ及びドレイン電極ＤＥとして、Ｎ型のドーパントが注入された単結晶シリコン又は多結晶シリコンが用いられる。ソース電極ＳＥ及びドレイン電極ＤＥのＮ型ドーパントの濃度は１×１０２０［ｃｍ－３］以上である。又は、ソース電極ＳＥ及びドレイン電極ＤＥとして、例えば、タングステン又は窒化チタンなどの金属材料が用いられてもよい。
以上のように、第２実施形態に係るメモリシステム１によって、第１実施形態に係るメモリシステム１と同様の効果を得ることができる。
［３．第３実施形態］
図９及び図１０を用いて、第３実施形態に係るメモリシステムについて説明する。第３実施形態に係るメモリシステムの構成は、チャネル部ＣＨの極性を除き、第１実施形態のメモリシステムと同様なので、図１～図６を参照して第３実施形態に係るメモリシステムについて説明する。なお、本実施形態の説明において、第１実施形態と同様の構成及び動作については説明を省略する。
本実施形態では、第１実施形態及び第２実施形態と同様に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴとして、デプレッション型のトランジスタが用いられる。一方、第１実施形態及び第２実施形態とは異なり、上記トランジスタとしてＰ型トランジスタが用いられる。
［３－１．読み出し動作］
図９を用いて、メモリセルアレイ２１に対する読み出し動作について説明する。図９では、メモリピラーＭＰのチャネル部ＣＨとして、Ｐ型のドーパントが注入された単結晶シリコン又は多結晶シリコンが用いられた構成について説明する。チャネル部ＣＨのＰ型ドーパントの濃度は１×１０１８［ｃｍ－３］以上１×１０２０［ｃｍ－３］以下である。Ｐ型のドーパントは、例えばボロンである。つまり、Ｐ型のドーパント濃度は、半導体層における単位体積当たりのボロンの濃度を意味する。本実施形態では、ソース電極ＳＥ及びドレイン電極ＤＥとして、Ｐ型のドーパントが注入された単結晶シリコン又は多結晶シリコンが用いられる。ソース電極ＳＥ及びドレイン電極ＤＥのＰ型ドーパントの濃度は１×１０２０［ｃｍ－３］以上である。又は、ソース電極ＳＥ及びドレイン電極ＤＥとして、例えば、タングステン又は窒化チタンなどの金属材料が用いられてもよい。
図９では、ストリング５０－１に含まれるメモリセルトランジスタＭＴ３－１に対して読み出し動作を実行する場合について、説明する。つまり、本実施形態において、ストリング５０－１は、読み出し動作の対象のメモリストリング（第１メモリストリング）である。メモリセルトランジスタＭＴ３－１は、読み出し動作の対象のメモリセル（第１メモリセル）である。メモリセルトランジスタＭＴ０－１～ＭＴ２－１、ＭＴ４－１～ＭＴ７－１は、読み出し動作の対称ではないメモリセル（第２メモリセル）である。ストリング５０－２は、読み出し動作の対称ではないメモリストリング（第２メモリストリング）である。
図９に示すように、ソース線ＳＬにソース電圧として［０Ｖ］が供給（印加）されている。ビット線ＢＬにビット電圧として［０．５Ｖ］が供給（印加）されている。セレクトゲート線ＳＧＤ１－１（第１ゲート線）に第１ゲート電圧として［０Ｖ］が供給（印加）され、セレクトゲート線ＳＧＳ１－１（第２ゲート線）に第２ゲート電圧として［０Ｖ］が供給（印加）されることによって、それぞれ選択トランジスタＳＴ１－１及びＳＴ２－１がオン状態に制御される。ワード線ＷＬ０－１～ＷＬ２－１、ＷＬ４－１～ＷＬ７－１（第２ワード線）に、第２電圧として［０Ｖ］（電圧Ｖｒｅａｄ）が供給（印加）されることによって、メモリセルトランジスタＭＴ０－１～ＭＴ２－１、ＭＴ４－１～ＭＴ７－１は、これらの書き込みレベルに寄らず、オン状態に制御される。この状態で、読み出し動作の対象であるメモリセルトランジスタＭＴ３－１に読み出し電圧（図６参照）として［２Ｖ］～［９Ｖ］が供給（印加）される。
第１実施形態及び第２実施形態と同様の効果を得るため、ソース電圧と第２電圧との差は２Ｖ以内であることが好ましい。本実施形態では、その差はゼロであり、ソース電圧及び第２電圧として接地と等価の電圧［０Ｖ］が供給（印加）される。
ストリング５０－２では、セレクトゲート線ＳＧＤ１－２に第３ゲート電圧として［５Ｖ］が供給（印加）され、セレクトゲート線ＳＧＳ１－２に第４ゲート電圧として［５Ｖ］が供給（印加）されることによって、それぞれ選択トランジスタＳＴ１－２及びＳＴ２－２がオフ状態に制御される。上記のように、ソース電圧と第１ゲート電圧との差（０Ｖ）は、ソース電圧と第３ゲート電圧との差（５Ｖ）より小さい。同様に、ソース電圧と第２ゲート電圧との差（０Ｖ）は、ソース電圧と第４ゲート電圧との差（５Ｖ）より小さい。なお、ストリング５０－２に属するワード線ＷＬ０－２～ＷＬ７－２は、電圧が供給（印加）されず、フローティングとなる。
ソース電圧と第１ゲート電圧との差、及びソース電圧と第２ゲート電圧との差は２Ｖ以内であることが好ましい。本実施形態では、これらの差はゼロであり、ソース電圧、第１ゲート電圧、及び第２ゲート電圧として接地と等価の電圧［０Ｖ］が供給（印加）される。
図１０は、一実施形態に係るメモリセルトランジスタの閾値電圧分布を示す図である。図１０に示すように、本実施形態におけるメモリセルトランジスタＭＴは、デプレッション型かつＰ型トランジスタなので、０Ｖよりも大きい電圧範囲に書き込みレベルを有している。また、本実施形態における電圧Ｖｒｅａｄは０Ｖである。したがって、メモリセルトランジスタＭＴがとり得る複数の書き込みレベルのうち、最も低電圧である閾値電圧分布（“Ｅｒ”レベル）は、ソース電圧以上である、ということができる。さらに、読み出し動作の対象のメモリセルトランジスタＭＴに対して読み出し動作が実行される際に、当該メモリセルトランジスタＭＴの書き込みレベルが“Ｅｒ”レベル～“Ｇ”レベルのどのレベルであったとしても、当該メモリセルトランジスタＭＴに接続されたワード線ＷＬは０Ｖ以上である。
以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態のメモリシステムを基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１：メモリシステム、 ２：メモリコントローラ、 ５～８：半導体記憶装置、 １０～１２：配線層、 １３：半導体基板、 １６：コンタクトプラグ、 ２１：メモリセルアレイ、 ２２：入出力回路、 ２４：ロジック制御回路、 ２６：レジスタ、 ２７：シーケンサ、 ２８：電圧生成回路、 ２９：ドライバセット、 ３０：ロウデコーダ、 ３１：センスアンプ、 ３２：入出力用パッド群、 ３３：補正用パッド、 ３４：ロジック制御用パッド群、 ５０：ストリング、 ６１：プロセッサ、 ６２：内蔵メモリ、 ６３：インタフェース回路、 ６４：バッファメモリ、 ６５：ホストインタフェース回路、 ＢＬ：ビット線、 ＢＬＫ：ブロック、 ＣＨ：チャネル部、 ＣＴ：電荷蓄積層、 ＤＥ：ドレイン電極、 ＧＥ：ゲート電極、 ＭＧ：メモリグループ、 ＭＰ：メモリピラー、 ＭＴ：メモリセルトランジスタ、 ＳＥ：ソース電極、 ＳＧＤ、ＳＧＳ：セレクトゲート線、 ＳＬ：ソース線、 ＳＬＴ：スリット、 ＳＴ：選択トランジスタ、 ＷＬ：ワード線、 ＺＱ：入出力用パッド群

Claims (17)

  1. ビット線と、
    ソース線と、
    前記ビット線と前記ソース線との間に設けられ、直列に接続された第１メモリセル及び第２メモリセルと、
    前記第１メモリセルに接続された第１ワード線と、
    前記第２メモリセルに接続された第２ワード線と、
    制御回路と、を有し、
    前記制御回路は、前記第１メモリセルに対して読み出し動作を実行する際に、
    前記ソース線に対してソース電圧を供給し、
    前記第１ワード線に対して第１電圧を供給し、
    前記第２ワード線に対して第２電圧を供給し、
    前記ソース電圧と前記第２電圧との差は、前記ソース電圧と前記第１電圧との差よりも小さい、メモリシステム。
  2. 前記ソース電圧と前記第２電圧との差は２Ｖ以内である、請求項１に記載のメモリシステム。
  3. 前記ソース電圧及び前記第２電圧には接地と等価の電圧が供給される、請求項１に記載のメモリシステム。
  4. 前記ビット線と前記ソース線との間に設けられ、前記第１メモリセル、前記第２メモリセル、前記ビット線に接続された第１選択トランジスタ、及び前記ソース線に接続された第２選択トランジスタを含む第１メモリストリングと、
    前記第１選択トランジスタに接続された第１ゲート線と、
    前記第２選択トランジスタに接続された第２ゲート線と、
    前記ビット線と前記ソース線との間に設けられ、複数のメモリセル、前記ビット線に接続された第３選択トランジスタ、及び前記ソース線に接続された第４選択トランジスタを含む第２メモリストリングと、
    前記第３選択トランジスタに接続された第３ゲート線と、
    前記第４選択トランジスタに接続された第４ゲート線と、をさらに有し、
    前記制御回路は、前記第１メモリセルに対して読み出し動作を実行する際に、
    前記第１ゲート線に対して第１ゲート電圧を供給し、
    前記第２ゲート線に対して第２ゲート電圧を供給し、
    前記第３ゲート線に対して第３ゲート電圧を供給し、
    前記第４ゲート線に対して第４ゲート電圧を供給し、
    前記ソース電圧と前記第１ゲート電圧との差は、前記ソース電圧と前記第３ゲート電圧との差よりも小さく、
    前記ソース電圧と前記第２ゲート電圧との差は、前記ソース電圧と前記第４ゲート電圧との差よりも小さい、請求項１に記載のメモリシステム。
  5. 前記ソース電圧と前記第１ゲート電圧との差、及び前記ソース電圧と前記第２ゲート電圧との差は２Ｖ以内である、請求項４に記載のメモリシステム。
  6. 前記ソース電圧、前記第１ゲート電圧、及び前記第２ゲート電圧には接地と等価の電圧が供給される、請求項４に記載のメモリシステム。
  7. 前記第１メモリセル及び前記第２メモリセルの各々は、Ｎ型トランジスタの特性を有し、異なる閾値電圧分布に属する複数の書き込みレベルを備え、
    前記複数の書き込みレベルのうち最も高電圧である閾値電圧分布は、前記ソース電圧以下である、請求項１乃至６のいずれか一に記載のメモリシステム。
  8. 前記制御回路が前記第１メモリセルに対して読み出し動作を実行する際に、前記第１メモリセルのレベルが前記複数の書き込みレベルのうちどのレベルであっても、前記第１電圧は０Ｖ以下である、請求項７に記載のメモリシステム。
  9. 前記第１メモリセル及び前記第２メモリセルの各々は、Ｐ型トランジスタの特性を有し、異なる閾値電圧分布に属する複数の書き込みレベルを備え、
    前記複数の書き込みレベルのうち最も低電圧である閾値電圧分布は、前記ソース電圧以上である、請求項１乃至６のいずれか一に記載のメモリシステム。
  10. 前記制御回路が前記第１メモリセルに対して読み出し動作を実行する際に、前記第１メモリセルのレベルが前記複数の書き込みレベルのうちどのレベルであっても、前記第１電圧は０Ｖ以上である、請求項９に記載のメモリシステム。
  11. 前記第１メモリセル及び前記第２メモリセルの各々は、
    Ｎ型トランジスタの特性を有し、
    チャネル部、ソース電極、及びドレイン電極を含み、
    前記チャネル部は、半導体の極性を決める不純物濃度が１×１０１８［ｃｍ－３］以下の単結晶シリコン又は多結晶シリコンを含む、請求項１乃至６のいずれか一に記載のメモリシステム。
  12. 前記第１メモリセル及び前記第２メモリセルの各々は、
    Ｎ型トランジスタの特性を有し、
    チャネル部、ソース電極、及びドレイン電極を含み、
    前記チャネル部は、１×１０１８以上１×１０２０以下［ｃｍ－３］のリン又はヒ素を含む単結晶シリコン又は多結晶シリコンを含み、
    前記ソース電極及び前記ドレイン電極は、１×１０２０以上［ｃｍ－３］のリン又はヒ素を含む単結晶シリコン又は多結晶シリコンを含む、請求項１乃至６のいずれか一に記載のメモリシステム。
  13. 前記第１メモリセル及び前記第２メモリセルの各々は、
    Ｎ型トランジスタの特性を有し、
    チャネル部、ソース電極、及びドレイン電極を含み、
    前記チャネル部は、１×１０１８以上１×１０２０以下［ｃｍ－３］のリン又はヒ素を含む単結晶シリコン又は多結晶シリコンを含み、
    前記ソース電極及び前記ドレイン電極は、タングステン又は窒化チタンを含む金属層である、請求項１乃至６のいずれか一に記載のメモリシステム。
  14. 前記第１メモリセル及び前記第２メモリセルの各々は、
    Ｐ型トランジスタの特性を有し、
    チャネル部、ソース電極、及びドレイン電極を含み、
    前記チャネル部は、１×１０１８以上１×１０２０以下［ｃｍ－３］のボロンを含む単結晶シリコン又は多結晶シリコンを含み、
    前記ソース電極及び前記ドレイン電極は、１×１０２０以上［ｃｍ－３］のボロンを含む単結晶シリコン又は多結晶シリコンを含み、請求項１乃至６のいずれか一に記載のメモリシステム。
  15. 前記第１メモリセル及び前記第２メモリセルの各々は、
    Ｐ型トランジスタの特性を有し、
    チャネル部、ソース電極、及びドレイン電極を含み、
    前記チャネル部は、１×１０１８以上１×１０２０以下［ｃｍ－３］のボロンを含む単結晶シリコン又は多結晶シリコンを含み、
    前記ソース電極及び前記ドレイン電極は、タングステン又は窒化チタンを含む金属層である、請求項１乃至６のいずれか一に記載のメモリシステム。
  16. 前記第１メモリセル及び前記第２メモリセルの各々は、フローティングゲート又はチャージトラップ層を備え、前記フローティングゲート又は前記チャージトラップ層に保持される電荷に応じて異なる閾値電圧分布に属する複数の書き込みレベルを備える、請求項１乃至６のいずれか一に記載のメモリシステム。
  17. 前記第１メモリセル及び前記第２メモリセルの各々は、強誘電性絶縁層を備えたメモリセルであり、異なる閾値電圧分布に属する複数の書き込みレベルを備える、請求項１乃至６のいずれか一に記載のメモリシステム。
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