TW202401439A - 半導體儲存裝置 - Google Patents

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Abstract

根據一個實施例，一種半導體儲存裝置具有：位元線；源極線；第一記憶胞元及第二記憶胞元，設置於所述位元線與所述源極線之間且串聯連接；第一字元線，連接至所述第一記憶胞元；第二字元線，連接至所述第二記憶胞元；以及控制電路。所述控制電路在對所述第一記憶胞元執行讀取操作時將源極電壓供應至所述源極線，將第一電壓供應至所述第一字元線，且將第二電壓供應至所述第二字元線，且所述源極電壓與所述第二電壓之間的差小於所述源極電壓與所述第一電壓之間的差。

Description

半導體儲存裝置
[相關申請案的交叉參考] 本申請案基於2022年6月20日提出申請的日本專利申請案第2022-099173號及2023年3月2日提出申請的美國專利申請案第18/177115號且主張上述兩個專利申請案的優先權權益，上述兩個專利申請案的全部內容併入本案供參考。
本文中所述的實施例大體而言是有關於一種半導體儲存裝置。
包括反及（NAND）型快閃記憶體作為半導體儲存裝置且包括對所述NAND型快閃記憶體進行控制的控制器的記憶體系統已為人們所知。
各實施例達成記憶體系統的寫入操作及讀取操作所消耗的能量的減少。
一般而言，根據一個實施例，一種半導體儲存裝置包括：位元線；源極線；第一記憶胞元及第二記憶胞元，設置於所述位元線與所述源極線之間且串聯連接；第一字元線，連接至所述第一記憶胞元；第二字元線，連接至所述第二記憶胞元；以及控制電路。所述控制電路在對所述第一記憶胞元執行讀取操作時將源極電壓供應至所述源極線，將第一電壓供應至所述第一字元線，且將第二電壓供應至所述第二字元線，且所述源極電壓與所述第二電壓之間的差小於所述源極電壓與所述第一電壓之間的差。
在下文，將參考圖式具體闡述包括根據實施例的半導體儲存裝置的記憶體系統。在以下闡述中，為具有近似相同的功能及配置的組件指派相同的參考符號，且僅在必要時給出重複的闡述。下文所示的每一實施例示出用於體現此實施例的技術理念的裝置或方法作為實例。所述實施例的技術理念使得組件的材料、形式、結構、設置等並不僅限於下文所述的材料、形式、結構、設置等。所述實施例的技術理念可使得將各種改變添加至專利的申請專利範圍的範疇。 1.第一實施例
將使用圖1至圖8闡述包括根據第一實施例的半導體儲存裝置的記憶體系統。 1-1.記憶體系統總體配置
圖1是說明包括根據一個實施例的半導體儲存裝置的記憶體系統1的配置的方塊圖。如圖1中所示，記憶體系統1包括記憶體控制器2及根據一個實施例的半導體儲存裝置，即半導體儲存裝置5至8。記憶體控制器2藉由匯流排連接至半導體儲存裝置5至8。非揮發性記憶體晶片（例如NAND快閃記憶體晶片）用作半導體儲存裝置5至8。記憶體控制器2控制半導體儲存裝置5至8的操作。
記憶體控制器2與例如未示出的外部主機裝置進行通訊。記憶體控制器2根據自主機裝置接收到的寫入請求或讀取請求對半導體儲存裝置5至8執行寫入操作或讀取操作。當執行讀取操作時，記憶體控制器2將儲存於半導體儲存裝置5至8中的資料傳輸至主機裝置。
半導體儲存裝置5至8包括多個記憶胞元，且非揮發性地儲存資料。半導體儲存裝置5至8是可個別區分的半導體晶片。舉例而言，半導體儲存裝置5至8是藉由個別晶片啟用訊號來區分。作為另外一種選擇，半導體儲存裝置5至8是藉由提前分配給每一半導體儲存裝置的個別晶片位址來區分。因此，根據來自記憶體控制器2的指令獨立地控制半導體儲存裝置5至8。
記憶體控制器2經由匯流排將各種訊號傳輸至半導體儲存裝置5至8且自半導體儲存裝置5至8接收各種訊號。所述匯流排包括多條訊號線，且根據自記憶體控制器2傳輸的指令實行訊號的傳輸或接收。經由匯流排傳輸或接收的訊號是例如晶片啟用訊號、命令鎖存啟用訊號、位址鎖存啟用訊號、寫入啟用訊號、讀取啟用訊號、輸出指令訊號、寫入保護訊號、資料訊號（包括資料選通訊號）或就緒/佔線訊號。
如圖1中所示，記憶體控制器2包括處理器61、內建記憶體62、NAND介面電路63（NAND介面）、緩衝記憶體64及主機介面電路65（主機介面）。
處理器61是例如中央處理單元（central processing unit，CPU）且控制記憶體控制器2的操作。處理器61例如因應於自外部（例如，自主機裝置）接收到的資料寫入請求而經由NAND介面電路63向半導體儲存裝置5至8發出寫入指令。處理器61以類似的方式操作以進行讀取操作、刪除操作、校正操作等。
內建記憶體62是例如半導體記憶體（例如隨機存取記憶體（random-access memory，RAM）或動態RAM（dynamic RAM，DRAM）），且用作處理器61的工作空間。內建記憶體62儲存用於管理半導體儲存裝置5至8的韌體、各種管理表等。
NAND介面電路63經由前述匯流排連接至半導體儲存裝置5至8，且執行與半導體儲存裝置5至8的通訊。NAND介面電路63根據來自處理器61的指令將命令、位址或寫入資料傳輸至半導體儲存裝置5至8。NAND介面電路63自半導體儲存裝置5至8接收狀況及讀取資料。
緩衝記憶體64暫時地儲存由記憶體控制器2自半導體儲存裝置5至8或外部接收到的資料等。
主機介面電路65連接至外部主機裝置（未示出），且執行與主機裝置的通訊。主機介面電路65例如將自主機裝置接收到的指令及資料分別傳送至處理器61及緩衝記憶體64。 1-2.半導體儲存裝置配置
將使用圖2闡述根據第一實施例的半導體儲存裝置的配置的實例。半導體儲存裝置5至8具有例如等效配置。因此，下文將闡述半導體儲存裝置5至8中的半導體儲存裝置5的配置，且將省略對半導體儲存裝置6至8的配置的闡述。
如圖2中所示，半導體儲存裝置5包括記憶胞元陣列21（記憶體）、輸入/輸出（input/output，i/o）電路22、邏輯控制電路24（邏輯控制）、暫存器26、定序器27、電壓生成電路28（電壓生成）、列解碼器30、感測放大器（sense amplifier，SA）31、輸入/輸出接墊群組32及邏輯控制接墊群組34。
儘管下文將闡述細節，但記憶胞元陣列21包括與字元線及位元線相關的多個非揮發性記憶胞元（未示出）。
輸入/輸出電路22實行往來於記憶體控制器2的資料的傳輸及接收。輸入/輸出電路22以資料訊號的形式將命令及位址傳送至暫存器26。輸入/輸出電路22實行往來於感測放大器31的寫入資料及讀取資料的傳輸及接收。
邏輯控制電路24自記憶體控制器2接收例如晶片啟用訊號、命令鎖存啟用訊號、位址鎖存啟用訊號、寫入啟用訊號、讀取啟用訊號、輸出指令訊號或寫入保護訊號。邏輯控制電路24將就緒/佔線訊號傳輸至記憶體控制器2，藉此通知記憶體控制器2半導體儲存裝置5的狀態。
暫存器26儲存命令及位址。暫存器26將位址傳送至列解碼器30及感測放大器31，且將命令傳送至定序器27。定序器27接收命令，且基於接收到的命令根據一定順序控制整個的半導體儲存裝置5。定序器27在本文中被稱為「控制電路」。
電壓生成電路28基於來自定序器27的指令生成資料寫入操作、讀取操作、刪除操作等所需的電壓。電壓生成電路28包括多個驅動器，且根據定序器27的控制將所生成的電壓供應至列解碼器30及感測放大器31。電壓生成電路28例如基於指示的位址中所包括的列位址將所生成的電壓供應至相關列解碼器30。
列解碼器30根據定序器27的控制選擇與指示的位址中所包括的列位址對應的記憶胞元。將自驅動器組29供應的電壓經由列解碼器30施加至選定的一列記憶胞元。
當正在實行資料讀取操作時，感測放大器31偵測自記憶胞元讀取至位元線中的讀取資料，且將偵測到的讀取資料傳送至輸入/輸出電路22。當正在實行資料寫入操作時，感測放大器31將經由位元線寫入的寫入資料傳送至記憶胞元。感測放大器31根據定序器27的控制將與指示的位址中所包括的行位址對應的資料傳送至輸入/輸出電路22。
輸入/輸出接墊群組32將自記憶體控制器2接收到的資料訊號傳送至輸入/輸出電路22。輸入/輸出接墊群組32將自輸入/輸出電路22接收到的資料訊號傳送至記憶體控制器2。邏輯控制接墊群組34將自記憶體控制器2接收到的各種訊號傳送至邏輯控制電路24。 1-3.記憶胞元陣列配置
將使用圖3闡述記憶胞元陣列21的電路配置。圖3是區塊BLK的等效電路圖。如所示，區塊BLK包括多個記憶體群組MG（MG0、MG1、MG2等）。記憶體群組MG包括多個串50。
在本發明實施例中，串50包括八個記憶胞元電晶體MT（MT0至MT7）及選擇電晶體ST（ST1及ST2）。所述八個記憶胞元電晶體MT串聯連接於選擇電晶體ST1的源極與選擇電晶體ST2的汲極之間。在本發明實施例中，將空乏型電晶體用作記憶胞元電晶體MT及選擇電晶體ST。空乏型意指當在電晶體的源極電壓為參考的情形中閘極電壓（在下文被稱為「相對於源極電壓」的閘極電壓）是0伏特時，所述電晶體處於導電狀態（接通狀態）中。
舉例而言，空乏型的n型電晶體使得當供應（施加）0伏特作為源極電壓且供應（施加）0伏特作為閘極電壓時，電晶體處於接通狀態中。當閘極電壓相對於源極電壓是負電壓（等於或小於電晶體的臨限電壓）時，空乏型的n型電晶體處於非導電狀態（關斷狀態）中。舉例而言，當供應（施加）0伏特作為源極電壓且供應（施加）-5伏特作為閘極電壓時（當電晶體的臨限電壓是-5伏特或大於-5伏特時），電晶體處於關斷狀態中。
空乏型的p型電晶體使得當供應（施加）0伏特作為源極電壓且供應（施加）0伏特作為閘極電壓時，所述電晶體與n型電晶體一樣亦處於接通狀態中。與此同時，當閘極電壓相對於源極電壓是正電壓（等於或大於電晶體的臨限電壓）時，空乏型的p型電晶體處於關斷狀態中。舉例而言，當供應（施加）0伏特作為源極電壓且供應（施加）5伏特作為閘極電壓時（當電晶體的臨限電壓是5伏特或小於5伏特時），所述電晶體處於關斷狀態中。
在本發明實施例中，示出串50中的記憶胞元電晶體MT的數目為八個的配置作為實例，但此配置並不具限制性。舉例而言，串50中的記憶胞元電晶體MT的數目可以是七個或小於七個，或可以是九個或大於九個。並且，選擇電晶體ST的數目亦不僅限於前述配置。
儘管下文將闡述細節，但記憶胞元電晶體MT包括：閘極電極GE，控制電晶體的接通狀態及關斷狀態；以及電荷捕捉層CT，儲存由於寫入操作而注入的電荷（參考圖5）。記憶胞元電晶體MT具有根據儲存於電荷捕捉層中的電荷量的臨限電壓，且當將等於或大於臨限電壓的電壓施加至閘極電極GE時達到接通狀態。當對記憶胞元電晶體MT實行寫入操作（即，將電子注入至記憶胞元電晶體MT的電荷捕捉層CT中時），記憶胞元電晶體MT的臨限電壓改變。處於其中電子被注入至電荷捕捉層CT中的狀態中的記憶胞元電晶體MT的臨限電壓高於處於其中沒有電子被注入至電荷捕捉層CT中的狀態中的記憶胞元電晶體MT的臨限電壓。記憶胞元電晶體MT由於將電子注入至電荷捕捉層CT中所引起的臨限電壓的改變而非揮發性地儲存資料。
記憶體群組MG中的選擇電晶體ST1的閘極連接至選擇閘極線SGD（SGD0、SGD1等）。選擇閘極線SGD由列解碼器30獨立地控制。
在同一記憶體群組MG中且屬於不同的位元線BL的記憶胞元電晶體MT0至MT7的閘極電極GE分別連接至字元線WL0至WL7。字元線WL（WL0至WL7）由列解碼器30獨立地控制。
區塊BLK是例如資料刪除單元。即，儲存於記憶胞元電晶體MT中的資料在同一區塊BLK中被集體刪除。當記憶胞元電晶體是空乏型的n型電晶體時，處於刪除資料的狀態（刪除狀態）中的記憶胞元電晶體MT的臨限電壓低於處於寫入資料的狀態（寫入狀態）中的記憶胞元電晶體MT的臨限電壓。
設置於記憶胞元陣列21中的同一列中的所述多個串50的選擇電晶體ST1的汲極連接至共同的位元線BL（BL0至BL(L-1)）（L是等於或大於3的自然數）。在記憶胞元陣列21中，所述多個選擇電晶體ST2的源極連接至共同的源極線SL。 1-4.記憶胞元陣列剖面結構
將使用圖4闡述記憶胞元陣列21的某種剖面結構。記憶胞元陣列21包括配線層10至12、半導體基板13、接觸插塞16、記憶體柱MP及位元線BL。
如圖4中所示，配線層12設置於半導體基板13上方，配線層12充當選擇閘極線SGS。八個配線層11設置於配線層12上方，所述八個配線層11充當字元線WL0至WL7。所述八個配線層11堆疊於Z方向上。配線層10設置於配線層11上方，配線層10充當選擇閘極線SGD。
記憶體柱MP包括半導體層、電荷捕捉層CT及閘極電極GE（參考圖5）。由於半導體層充當電晶體通道，因此半導體層被繪示為通道部分CH（參考圖5）。電荷捕捉層CT設置於通道部分CH與閘極電極GE之間，且跨絕緣層與通道部分CH及閘極電極GE中的每一者相對。閘極電極GE連接至字元線WL。舉例而言，單晶矽或複晶矽用作通道部分CH的半導體層。注意，除了矽之外的材料亦可用作半導體層。半導體層亦可以是非晶質的，或可以是非晶質與複晶混合物層。
半導體基板13的連接至記憶體柱MP的通道部分CH的區在本文中可被稱為「源極電極SE」。接觸插塞16在本文中可被稱為「汲極電極DE」（參考圖5）。
在Y方向上，記憶體柱MP夾置於配線層10（選擇閘極線SGD）、配線層11（字元線WL）及配線層12（選擇閘極線SGS）中的每一者之間。記憶體柱MP在X方向上亦夾置於該些配線線之間。即，在XY平面中，記憶體柱MP的周邊被前述配線線包圍。注意，本發明實施例並不僅限於此配置，且配線層10至12與記憶體柱MP相對足矣。
選擇電晶體ST1設置於其中記憶體柱MP與選擇閘極線SGD相對的區中。記憶胞元電晶體MT設置於其中記憶體柱MP與字元線WL相對的區中。選擇電晶體ST2設置於其中記憶體柱MP與選擇閘極線SGS相對的區中。
在Y方向上鄰近的區塊BLK之間設置有狹縫SLT。絕緣層設置於所述狹縫SLT中。注意，用於將電壓供應（施加）至設置於半導體基板13內的區的接觸插塞等可設置於狹縫SLT內。舉例而言，用於將選擇電晶體ST2的源極連接至源極線的接觸插塞或槽形導體可設置於狹縫SLT內。
位元線BL設置於記憶體柱MP上。連接位元線BL與記憶體柱MP的接觸插塞16設置於記憶體柱MP與位元線BL之間。 1-5.等效電路
圖5是示出根據一個實施例的半導體儲存裝置中的鄰近串的等效電路的圖。如圖5中所示，一個記憶體柱MP中設置有一個串50。在圖5中，示出兩個記憶體柱MP1及MP2。在記憶胞元電晶體MT及選擇電晶體ST屬於記憶體柱MP1的情形中，參考符號後面附加「-1」，且在記憶胞元電晶體MT及選擇電晶體ST屬於記憶體柱MP2的情形中，參考符號後面附加「-2」。在以下闡述中，當沒有特殊需要在屬於記憶體柱MP1及記憶體柱MP2的記憶胞元電晶體MT及選擇電晶體ST之間做出區分時，在不附加「-1」或「-2」的情況下給出闡述。
串50設置於位元線BL與源極線SL之間，且具有串聯連接的選擇電晶體ST1、數量i（i是2或大於2的整數，在本發明實施例中是8）個記憶胞元電晶體MT及選擇電晶體ST2。由於在本發明實施例中i是8，因此設置記憶胞元電晶體MT0至MT7。所述數量i個記憶胞元電晶體MT串聯連接於選擇電晶體ST1與選擇電晶體ST2之間。所述數量i個記憶胞元電晶體MT設置於Z方向上。
所述數量i個記憶胞元電晶體MT當中作為讀取操作的目標的記憶胞元電晶體MT在本文中可被稱為「第一記憶胞元」。不是讀取操作的目標的記憶胞元電晶體MT在本文中可被稱為「第二記憶胞元」。舉例而言，當記憶胞元電晶體MT3-1是讀取操作的目標時，記憶胞元電晶體MT3-1是「第一記憶胞元」，且屬於串50-1的其他記憶胞元電晶體MT0-1至MT2-1及MT4-1至MT7-1是「第二記憶胞元」。包括作為讀取操作的目標的第一記憶胞元的串50在本文中可被稱為「第一記憶串」。不包括第一記憶胞元的串50在本文中可被稱為「第二記憶串」。在前述實例中，串50-1是「第一記憶串」且串50-2是「第二記憶串」。
第二記憶串中亦設置有多個記憶胞元。第一記憶串中的選擇電晶體ST1在本文中可被稱為「第一選擇電晶體」，且選擇電晶體ST2在本文中可被稱為「第二選擇電晶體」。同樣地，第二記憶串中的選擇電晶體ST1在本文中可被稱為「第三選擇電晶體」，且選擇電晶體ST2在本文中可被稱為「第四選擇電晶體」。在前述實例中，選擇電晶體ST1-1是「第一選擇電晶體」，選擇電晶體ST2-1是「第二選擇電晶體」，選擇電晶體ST1-2是「第三選擇電晶體」，且選擇電晶體ST2-2是「第四選擇電晶體」。
源極線SL設置於半導體基板13的正面上（參考圖4）。源極線SL可以是其中非圖案化導電層在記憶胞元陣列21的區中擴展的配置，或可以是其中線性圖案化導電層在所述區中擴展的配置。換言之，源極線SL在X方向及Y方向上擴展。源極線SL可由導電半導體形成或可以是形成於半導體基板13上的金屬材料，其中半導體基板13的一部分具有導電性。
數量i（i是2或大於2的整數）條字元線WL中的每一者設置於源極線SL上方（在Z方向上）。數量i條字元線WL在Z方向上與所述數量i個記憶胞元電晶體MT位於相同的位置中（參考圖4）。即，以源極線SL為參考，第i字元線WL與第i記憶胞元電晶體MT在Z方向上的位置相同。所述數量i條字元線WL中連接至第一記憶胞元的字元線WL在本文中可被稱為「第一字元線」，且連接至第二記憶胞元的字元線WL在本文中可被稱為「第二字元線」。在前述實例中，字元線WL3-1是「第一字元線」，且字元線WL0-1至WL2-1及WL4-1至WL7-1是「第二字元線」。
選擇電晶體ST1連接至選擇閘極線SGD1。選擇電晶體ST2連接至選擇閘極線SGS1。連接至第一選擇電晶體的選擇閘極線SGD1在本文中可被稱為「第一閘極線」。連接至第二選擇電晶體的選擇閘極線SGS1在本文中可被稱為「第二閘極線」。連接至第三選擇電晶體的選擇閘極線SGD1在本文中可被稱為「第三閘極線」。連接至第四選擇電晶體的選擇閘極線SGS1在本文中可被稱為「第四閘極線」。在前述實例中，選擇閘極線SGD1-1是「第一閘極線」，選擇閘極線SGS1-1是「第二閘極線」，選擇閘極線SGD1-2是「第三閘極線」，且選擇閘極線SGS1-3是「第四閘極線」。
串50-1及50-2連接至同一位元線BL及同一源極線SL。字元線WL0-1至WL7-1獨立於字元線WL0-2至WL7-2受控制。選擇閘極線SGD1-1及SGS1-1獨立於選擇閘極線SGD1-2及SGS1-2受控制。
在圖5中，記憶胞元電晶體MT包括通道部分CH、電荷捕捉層CT及閘極電極GE。通道部分CH是充當記憶胞元電晶體MT的通道的一部分。電荷捕捉層CT儲存在寫入操作期間注入的電荷。記憶胞元電晶體MT的臨限電壓根據儲存於電荷捕捉層CT中的電荷量而變化。閘極電極GE連接至字元線WL。通道部分CH、電荷捕捉層CT及閘極電極GE藉由絕緣層彼此隔離。選擇電晶體ST包括通道部分CH及閘極電極GE。電荷捕捉層CT不設置於選擇電晶體ST中。電荷捕捉層CT可以是浮置閘極（例如金屬層），或可以是例如氮化矽層等電荷捕捉層。以下寫入狀態是根據儲存於電荷捕捉層CT中的電荷量來確定。記憶胞元電晶體MT亦可以是包括鐵電絕緣層的記憶胞元。在此種情形中，通道部分CH與閘極電極GE之間設置有鐵電絕緣膜，且記憶胞元電晶體MT的臨限電壓由於電容率的改變而改變。串50經由源極電極SE連接至源極線SL，且經由汲極電極DE連接至位元線BL。 1-6.記憶胞元電晶體的臨限電壓分佈
圖6是示出根據一個實施例的用作記憶胞元的記憶胞元電晶體的臨限電壓分佈的圖。在圖6中，說明三位準胞元（triple-level cell，TLC）作為臨限電壓分佈的一個實例。注意，記憶體系統1中亦可使用四位準胞元（quad-level cell，QLC）、多位準胞元（multi-level cell，MLC）或單位準胞元（single-level cell，SLC）。
圖6示出記憶胞元電晶體臨限電壓分佈、資料分配及讀取操作電壓中的每一者的實例。臨限電壓分佈的垂直軸對應於記憶胞元電晶體的數目（胞元的數目），且水平軸對應於記憶胞元電晶體的臨限電壓Vth。
TLC類型使得多個記憶胞元電晶體包括八個臨限電壓分佈。所述八個臨限電壓分佈對應於記憶胞元的寫入狀態。所述寫入狀態按次序自最低臨限電壓開始包括「Er」狀態、「A」狀態、「B」狀態、「C」狀態、「D」狀態、「E」狀態、「F」狀態及「G」狀態。舉例而言，將彼此全部不同的以下所示的各種3位元資料分配給該些寫入狀態。所述3位元資料包括低位元（低）、中間位元（中間）及高位元（高）。
在本發明實施例中，寫入狀態與3位元資料對應，如下文所示。 「Er」狀態：「111」資料 「A」狀態：「110」資料 「B」狀態：「100」資料 「C」狀態：「000」資料 「D」狀態：「010」資料 「E」狀態：「011」資料 「F」狀態：「001」資料 「G」狀態：「101」資料 以上資料是按照低、中間及高的次序示出。
儲存於連接至同一字元線的各記憶胞元電晶體中的低位元集在本文中被稱為低頁（lower page），中間位元集被稱為中間頁（middle page），且高位元集被稱為高頁（upper page）。以前述頁面單位實行資料寫入操作及讀取操作。
每一讀取操作中所使用的讀取電壓設定於鄰近的臨限電壓分佈之間。舉例而言，判斷記憶胞元電晶體臨限電壓是包括於「Er」狀態中還是包括於「A」狀態中或包括於更高的狀態中的讀取電壓AR設定於「Er」狀態的最大臨限電壓與「A」狀態的最小臨限電壓之間。
與讀取電壓AR一樣，其他讀取電壓BR、CR、DR、ER、FR及GR亦設定於鄰近的狀態之間。舉例而言，讀取電壓BR設定於「A」狀態與「B」狀態之間。讀取電壓CR設定於「B」狀態與「C」狀態之間。讀取電壓DR設定於「C」狀態與「D」狀態之間。讀取電壓ER設定於「D」狀態與「E」狀態之間。讀取電壓FR設定於「E」狀態與「F」狀態之間。讀取電壓GR設定於「F」狀態與「G」狀態之間。讀取電壓AR至GR例如可視情況分級設定，在n型記憶胞元電晶體MT的情形中設定於-9伏特至-2伏特的範圍內，且在p型記憶胞元電晶體MT的情形中設定於2伏特至9伏特的範圍內。
當實行讀取操作時，將使與未選定字元線WL對應的記憶胞元電晶體MT強制切換至接通狀態的電壓Vread供應（施加）至未選定字元線WL。當記憶胞元電晶體MT是n型電晶體時，將電壓Vread（N）設定至高於最高臨限電壓分佈的最大臨限電壓（例如，「G」狀態）的值。當記憶胞元電晶體MT是p型電晶體時，將電壓Vread（P）設定至低於最低臨限電壓分佈的最小臨限電壓（例如，「E」狀態）的值。在任一情形中，無論儲存的資料如何，其閘極被施加Vread的記憶胞元電晶體MT皆處於接通狀態中。
當應用前述資料分配時，讀取操作使得根據使用讀取電壓AR及ER讀取的結果建立一頁低位元資料（快頁資料）。根據使用讀取電壓BR、DR及FR讀取的結果建立一頁中間位元資料（中間頁資料）。根據使用讀取電壓CR及GR讀取的結果建立一頁高位元資料（慢頁資料）。當以此方式根據兩次讀取操作、三次讀取操作及兩次讀取操作分別建立快頁、中間頁及慢頁資料時，此資料分配被稱為「2-3-2碼」。 1-7.讀取操作
將使用圖7闡述對記憶胞元陣列21的讀取操作。圖7中說明其中注入有n型摻雜物的單晶矽或複晶矽用作記憶體柱MP的通道部分CH的配置。通道部分CH的n型摻雜物濃度是1×10 18/立方公分或小於1×10 18/立方公分。摻雜物意指確定半導體的極性的雜質。n型摻雜物是例如磷或砷。即，n型摻雜物濃度意指半導體層中每單位體積的磷或砷的濃度。在本發明實施例中，其中注入有n型摻雜物的單晶矽或複晶矽用作源極電極SE及汲極電極DE。源極電極SE及汲極電極DE的n型摻雜物濃度是1×10 20/立方公分或大於1×10 20/立方公分。
圖7中說明對串50-1中的記憶胞元電晶體MT3-1執行讀取操作的情形。即，在本發明實施例中，串50-1是作為讀取操作的目標的記憶串。記憶胞元電晶體MT3-1是作為讀取操作的目標的記憶胞元。記憶胞元電晶體MT0-1至MT2-1及MT4-1至MT7-1是不作為讀取操作的目標的記憶胞元。串50-2是不作為讀取操作的目標的記憶串。
如圖7中所示，將0伏特作為源極電壓供應（施加）至源極線SL。將0.5伏特作為位元電壓供應（施加）至位元線BL。將0伏特作為第一閘極電壓供應（施加）至選擇閘極線SGD1-1，且將0伏特作為第二閘極電壓供應（施加）至選擇閘極線SGS1-1，藉此將選擇電晶體ST1-1及ST2-1中的每一者控制成處於接通狀態中。將0伏特（電壓Vread）作為第二電壓供應（施加）至字元線WL0-1至WL2-1及WL4-1至WL7-1，藉此將記憶胞元電晶體MT0-1至MT2-1及MT4-1至MT7-1控制成處於接通狀態中，而無論記憶胞元電晶體MT0-1至MT2-1及MT4-1至MT7-1的寫入狀態如何。在此狀態中，將-9伏特至-2伏特作為讀取電壓（參考圖6）供應（施加）至作為讀取操作的目標的記憶胞元電晶體MT3-1。
如先前所述，讀取操作使得源極電壓與第二電壓之間的差（0伏特）小於源極電壓與第一電壓之間的差（-9伏特至-2伏特）。在相關技術中，增強型電晶體用作記憶胞元電晶體MT，且必須將高電壓（例如9伏特）作為電壓Vread供應（施加）至不作為讀取操作的目標的記憶胞元電晶體。即，在相關技術中，源極電壓與第二電壓之間的差大於源極電壓與第一電壓之間的差。因此，在讀取操作期間消耗大量電力。相比之下，在本揭露中，如先前所述，源極電壓與第二電壓之間的差小於源極電壓與第一電壓之間的差。因此，可減少在讀取操作期間消耗的電力。
為了獲得前述優點，源極電壓與第二電壓之間的差較佳地在2伏特以內。在本發明實施例中，所述差是零，且供應（施加）等效於接地（或接地電壓（0伏特））的電壓作為源極電壓及第二電壓。等效於接地（或接地電壓）的電壓是供應（施加）至例如半導體基板13的電壓。
在串50-2中，將-5伏特作為第三閘極電壓供應（施加）至選擇閘極線SGD1-2，且將-5伏特作為第四閘極電壓供應（施加）至選擇閘極線SGS1-2，藉此將選擇電晶體ST1-2及ST2-2中的每一者控制成處於關斷狀態中。如先前所述，源極電壓與第一閘極電壓之間的差（0伏特）小於源極電壓與第三閘極電壓之間的差（5伏特）。同樣地，源極電壓與第二閘極電壓之間的差（0伏特）小於源極電壓與第四閘極電壓之間的差（5伏特）。由於沒有電壓被供應（施加）至屬於串50-2的字元線WL0-2至WL7-2，因此該些字元線處於電性浮置狀態中。
源極電壓與第一閘極電壓之間的差以及源極電壓與第二閘極電壓之間的差較佳地在2伏特以內。在本發明實施例中，該些差是零，且供應（施加）等效於接地電壓（0伏特）的電壓作為源極電壓、第一閘極電壓及第二閘極電壓。
圖8是示出根據一個實施例的記憶胞元電晶體的臨限電壓分佈的圖。如圖8中所示，本發明實施例中的記憶胞元電晶體MT是空乏型的n型電晶體，且因此具有在小於0伏特的電壓範圍內的寫入狀態。並且，本發明實施例中的電壓Vread是0伏特。因此可以是說，可用於記憶胞元電晶體MT的多種寫入狀態當中最高的臨限電壓分佈（「G」狀態）等於或小於源極電壓。此外，當對作為讀取操作的目標的記憶胞元電晶體MT執行讀取操作時，無論相關記憶胞元電晶體MT的寫入狀態處於「E」狀態至「G」狀態中的哪種狀態，連接至記憶胞元電晶體MT的字元線WL皆處於0伏特或小於0伏特。 2.第二實施例
在下文，將闡述根據第二實施例的半導體儲存裝置。由於根據第二實施例的半導體儲存裝置的配置及讀取操作與根據第一實施例的半導體儲存裝置的配置及讀取操作相同，因此將參考圖1至圖8闡述根據第二實施例的半導體儲存裝置。本發明實施例的闡述將省略對與第一實施例中相同的配置及操作的闡述。
本發明實施例中闡述其中相較於在第一實施例中注入有更大的n型摻雜物量的單晶矽或複晶矽用作記憶體柱MP的通道部分CH的配置。通道部分CH的n型摻雜物濃度是1×10 18/立方公分或大於1×10 18/立方公分且1×10 20/立方公分或小於1×10 20/立方公分。摻雜物濃度處於前述範圍內意指與下文的情形一樣，當金屬材料用作源極電極SE及汲極電極DE時，源極電極SE及汲極電極DE與通道部分CH之間的接觸可以是歐姆接觸。
其中注入有n型摻雜物的單晶矽或複晶矽用作源極電極SE及汲極電極DE。源極電極SE及汲極電極DE的n型摻雜物濃度是1×10 20/立方公分或大於1×10 20/立方公分。作為另外一種選擇，例如鎢或氮化鈦等金屬材料可用作源極電極SE及汲極電極DE。
如先前所述，可使用根據第二實施例的半導體儲存裝置1來獲得與根據第一實施例的半導體儲存裝置1相同的優點。 3.第三實施例
將使用圖9及圖10闡述根據第三實施例的半導體儲存裝置。由於除了通道部分CH的極性之外，根據第三實施例的半導體儲存裝置的配置與根據第一實施例的半導體儲存裝置的配置相同，因此將參考圖1至圖6闡述根據第三實施例的半導體儲存裝置。本發明實施例的闡述將省略對與第一實施例中相同的配置及操作的闡述。
在本發明實施例中，與在第一實施例及第二實施例中一樣，空乏型電晶體用作記憶胞元電晶體MT及選擇電晶體ST。與第一實施例及第二實施例形成對比，將p型電晶體用作前述電晶體。 3-1.讀取操作
將使用圖9闡述對記憶胞元陣列21的讀取操作。圖9中說明其中注入有p型摻雜物的單晶矽或複晶矽用作記憶體柱MP的通道部分CH的配置。通道部分CH的p型摻雜物濃度是1×10 18/立方公分或大於1×10 18/立方公分且1×10 20/立方公分或小於1×10 20/立方公分。p型摻雜物是例如硼。即，p型摻雜物濃度意指半導體層中每單位體積的硼的濃度。在本發明實施例中，其中注入有p型摻雜物的單晶矽或複晶矽用作源極電極SE及汲極電極DE。源極電極SE及汲極電極DE的p型摻雜物濃度是1×10 20/立方公分或大於1×10 20/立方公分。並且，例如鎢或氮化鈦等金屬材料亦可用作源極電極SE及汲極電極DE。
圖9中說明對串50-1中的記憶胞元電晶體MT3-1執行讀取操作的情形。即，在本發明實施例中，串50-1是作為讀取操作的目標的記憶串。記憶胞元電晶體MT3-1是作為讀取操作的目標的記憶胞元。記憶胞元電晶體MT0-1至MT2-1及MT4-1至MT7-1是不作為讀取操作的目標的記憶胞元。串50-2是不作為讀取操作的目標的記憶串。
如圖9中所示，將0伏特作為源極電壓供應（施加）至源極線SL。將0.5伏特作為位元電壓供應（施加）至位元線BL。將0伏特作為第一閘極電壓供應（施加）至選擇閘極線SGD1-1，且將0伏特作為第二閘極電壓供應（施加）至選擇閘極線SGS1-1，藉此將選擇電晶體ST1-1及ST2-1中的每一者控制成處於接通狀態中。將0伏特（電壓Vread）作為第二電壓供應（施加）至字元線WL0-1至WL2-1及WL4-1至WL7-1，藉此將記憶胞元電晶體MT0-1至MT2-1及MT4-1至MT7-1控制成處於接通狀態中，而無論記憶胞元電晶體MT0-1至MT2-1及MT4-1至MT7-1的寫入狀態如何。在此狀態中，將2伏特至9伏特作為讀取電壓（參考圖6）供應（施加）至作為讀取操作的目標的記憶胞元電晶體MT3-1。
為了獲得與第一實施例及第二實施例中相同的優點，源極電壓與第二電壓之間的差較佳地在2伏特以內。在本發明實施例中，所述差是零，且供應（施加）等效於接地電壓（0伏特）的電壓作為源極電壓及第二電壓。
在串50-2中，將5伏特作為第三閘極電壓供應（施加）至選擇閘極線SGD1-2，且將5伏特作為第四閘極電壓供應（施加）至選擇閘極線SGS1-2，藉此將選擇電晶體ST1-2及ST2-2中的每一者控制成處於關斷狀態中。如先前所述，源極電壓與第一閘極電壓之間的差（0伏特）小於源極電壓與第三閘極電壓之間的差（5伏特）。同樣地，源極電壓與第二閘極電壓之間的差（0伏特）小於源極電壓與第四閘極電壓之間的差（5伏特）。由於沒有電壓被供應（施加）至屬於串50-2的字元線WL0-2至WL7-2，因此該些字元線處於電性浮置狀態中。
源極電壓與第一閘極電壓之間的差以及源極電壓與第二閘極電壓之間的差較佳地在2伏特內。在本發明實施例中，所述差是零，且供應（施加）等效於接地電壓（0伏特）的電壓作為源極電壓、第一閘極電壓及第二閘極電壓。
圖10是示出根據一個實施例的記憶胞元電晶體的臨限電壓分佈的圖。如圖10中所示，本發明實施例中的記憶胞元電晶體MT是空乏型的p型電晶體，且因此具有在大於0伏特的電壓範圍內的寫入狀態。並且，本發明實施例中的電壓Vread是0伏特。因此可以是說，可用於記憶胞元電晶體MT的多種寫入狀態當中最低的臨限電壓分佈（「Er」狀態）等於或大於源極電壓。此外，當對作為讀取操作的目標的記憶胞元電晶體MT執行讀取操作時，無論相關記憶胞元電晶體MT的寫入狀態處於「E」狀態至「G」狀態中的哪種狀態，連接至記憶胞元電晶體MT的字元線WL皆處於0伏特或大於0伏特。
雖然已闡述某些實施例，但該些實施例已僅藉由實例呈現，且不旨在限制本揭露的範疇。實際上，本文中所述的新穎實施例可體現為各種其他形式；此外，可對本文中所述的實施例的形式做出各種省略、替代及改變，而此並不背離本揭露的精神。隨附申請專利範圍及其等效內容旨在涵蓋將落在本揭露的範疇及精神內的該些形式或修改。
1:記憶體系統 2:記憶體控制器 5、6、7、8:半導體儲存裝置 10、11、12:配線層 13:半導體基板 16:接觸插塞 21:記憶胞元陣列 22:輸入/輸出（i/o）電路 24:邏輯控制電路 26:暫存器 27:定序器 28:電壓生成電路 29:驅動器組 30:列解碼器 31:感測放大器 32:輸入/輸出接墊群組 34:邏輯控制接墊群組 50、50-1、50-2:串 61:處理器 62:內建記憶體 63:NAND介面電路 64:緩衝記憶體 65:主機介面電路 AR、BR、CR、DR、ER、FR、GR:讀取電壓 BL、BL0、BL1、BL(L-1):位元線 BLK:區塊 CH:通道部分 CT:電荷捕捉層 DE:汲極電極 GE:閘極電極 Er、A、B、C、D、E、F、G:狀態 MG0、MG1、MG2:記憶體群組 MP、MP1、MP2:記憶體柱 MT0、MT1、MT2、MT3、MT4、MT5、MT6、MT7、MT0-1、MT1-1、MT2-1、MT3-1、MT4-1、MT5-1、MT6-1、MT7-1:記憶胞元電晶體 SE:源極電極 SGD、SGD0、SGD1、SGD1-1、SGD1-2、SGS、SGS1、SGS1-1、SGS1-2:選擇閘極線 SL:源極線 SLT:狹縫 ST1、ST1-1、ST1-2、ST2、ST2-1、ST2-2:選擇電晶體 WL0、WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL0-1、WL1-1、WL2-1、WL3-1、WL4-1、WL5-1、WL6-1、WL7-1、WL0-2、WL1-2、WL2-2、WL3-2、WL4-2、WL5-2、WL6-2、WL7-2:字元線 Vread:電壓 X、Y、Z:方向
圖1是說明根據一個實施例的包括半導體儲存裝置的記憶體系統的配置的方塊圖。 圖2是說明根據一個實施例的半導體儲存裝置的配置的方塊圖。 圖3是示出根據一個實施例的半導體儲存裝置的記憶胞元陣列的電路配置的圖。 圖4是根據一個實施例的半導體儲存裝置的剖視圖。 圖5是示出根據一個實施例的半導體儲存裝置中的鄰近串的等效電路的圖。 圖6是示出根據一個實施例的半導體儲存裝置中的記憶胞元電晶體的臨限電壓分佈的圖。 圖7是說明根據一個實施例的半導體儲存裝置中的讀取操作的圖。 圖8是示出根據一個實施例的半導體儲存裝置中的記憶胞元電晶體的臨限電壓分佈的圖。 圖9是說明根據另一實施例的半導體儲存裝置中的讀取操作的圖。 圖10是示出根據另一實施例的半導體儲存裝置中的記憶胞元電晶體的臨限電壓分佈的圖。
50-1、50-2:串
BL:位元線
CH:通道部分
DE:汲極電極
GE:閘極電極
MT0-1、MT1-1、MT2-1、MT3-1、MT4-1、MT5-1、MT6-1、MT7-1、MT0-2、MT1-2、MT2-2、MT3-2、MT4-2、MT5-2、MT6-2、MT7-2:記憶胞元電晶體
MP:記憶體柱
SE:源極電極
SL:源極線
SGD1-1、SGD1-2、SGS1-1、SGS1-2:選擇閘極線
ST1-1、ST1-2、ST2-1、ST2-2:選擇電晶體
WL0-1、WL1-1、WL2-1、WL3-1、WL4-1、WL5-1、WL6-1、WL7-1、WL0-2、WL1-2、WL2-2、WL3-2、WL4-2、WL5-2、WL6-2、WL7-2:字元線

Claims (22)

  1. 一種半導體儲存裝置，包括： 位元線； 源極線； 第一記憶胞元及第二記憶胞元，設置於所述位元線與所述源極線之間且串聯連接； 第一字元線，連接至所述第一記憶胞元； 第二字元線，連接至所述第二記憶胞元；以及 控制電路，其中 所述控制電路在對所述第一記憶胞元執行讀取操作時， 將源極電壓供應至所述源極線， 將第一電壓供應至所述第一字元線，且 將第二電壓供應至所述第二字元線，且 所述源極電壓與所述第二電壓之間的差小於所述源極電壓與所述第一電壓之間的差。
  2. 如請求項1所述的半導體儲存裝置，其中所述源極電壓與所述第二電壓之間的所述差小於2伏特。
  3. 如請求項1所述的半導體儲存裝置，其中供應等效於接地電壓的電壓作為所述源極電壓及所述第二電壓。
  4. 如請求項1所述的半導體儲存裝置，更包括： 第一記憶串，設置於所述位元線與所述源極線之間，包括：第一選擇電晶體，連接於所述位元線與所述第一記憶胞元及所述第二記憶胞元之間；以及第二選擇電晶體，連接於所述第一記憶胞元及所述第二記憶胞元與所述源極線之間； 第一閘極線，連接至所述第一選擇電晶體； 第二閘極線，連接至所述第二選擇電晶體； 第二記憶串，設置於所述位元線與所述源極線之間，包括：第三選擇電晶體，連接於所述位元線與多個記憶胞元之間；以及第四選擇電晶體，連接於所述多個記憶胞元與所述源極線之間； 第三閘極線，連接至所述第三選擇電晶體；以及 第四閘極線，連接至所述第四選擇電晶體，其中 所述控制電路在對所述第一記憶胞元執行所述讀取操作時， 將第一閘極電壓供應至所述第一閘極線， 將第二閘極電壓供應至所述第二閘極線， 將第三閘極電壓供應至所述第三閘極線，且 將第四閘極電壓供應至所述第四閘極線， 所述源極電壓與所述第一閘極電壓之間的差小於所述源極電壓與所述第三閘極電壓之間的差，且 所述源極電壓與所述第二閘極電壓之間的差小於所述源極電壓與所述第四閘極電壓之間的差。
  5. 如請求項4所述的半導體儲存裝置，其中所述源極電壓與所述第一閘極電壓之間的所述差及所述源極電壓與所述第二閘極電壓之間的所述差各自小於2伏特。
  6. 如請求項4所述的半導體儲存裝置，其中供應等效於接地電壓的電壓作為所述源極電壓、所述第一閘極電壓及所述第二閘極電壓。
  7. 如請求項1所述的半導體儲存裝置，其中 所述第一記憶胞元及所述第二記憶胞元中的每一者具有n型電晶體的極性，且所述控制電路被配置成將所述第一記憶胞元或所述第二記憶胞元程式化成多種寫入狀態中的一者，所述多種寫入狀態中的每一者對應於多個臨限電壓分佈中的一者，且 所述多個臨限電壓分佈具有各自等於或小於所述源極電壓的電壓。
  8. 如請求項7所述的半導體儲存裝置，其中， 當所述控制電路對所述第一記憶胞元執行所述讀取操作時，所述第一電壓是0伏特或小於0伏特。
  9. 如請求項1所述的半導體儲存裝置，其中 所述第一記憶胞元及所述第二記憶胞元中的每一者具有p型電晶體的極性，且所述控制電路被配置成將所述第一記憶胞元或所述第二記憶胞元程式化成多種寫入狀態中的一者，所述多種寫入狀態中的每一者對應於多個臨限電壓分佈中的一者，且 所述多個臨限電壓分佈具有各自等於或大於所述源極電壓的電壓。
  10. 如請求項9所述的半導體儲存裝置，其中， 當所述控制電路對所述第一記憶胞元執行所述讀取操作時，所述第一電壓是0伏特或大於0伏特。
  11. 如請求項1所述的半導體儲存裝置，其中 所述第一記憶胞元及所述第二記憶胞元中的每一者具有n型電晶體的極性，且包括通道部分、源極電極及汲極電極，且 所述通道部分包含單晶矽或複晶矽，其中所述通道部分中的n型雜質的濃度是1×10 18/立方公分或小於1×10 18/立方公分。
  12. 如請求項1所述的半導體儲存裝置，其中 所述第一記憶胞元及所述第二記憶胞元中的每一者具有n型電晶體的極性，且包括通道部分、源極電極及汲極電極， 所述通道部分包含具有1×10 18/立方公分或大於1×10 18/立方公分且1×10 20/立方公分或小於1×10 20/立方公分的磷或砷的單晶矽或複晶矽，且 所述源極電極及所述汲極電極包含具有1×10 20/立方公分或大於1×10 20/立方公分的磷或砷的單晶矽或複晶矽。
  13. 如請求項1所述的半導體儲存裝置，其中 所述第一記憶胞元及所述第二記憶胞元中的每一者具有n型電晶體的極性，且包括通道部分、源極電極及汲極電極， 所述通道部分包含具有1×10 18/立方公分或大於1×10 18/立方公分且1×10 20/立方公分或小於1×10 20/立方公分的磷或砷的單晶矽或複晶矽，且 所述源極電極及所述汲極電極是包含鎢或氮化鈦的金屬層。
  14. 如請求項1所述的半導體儲存裝置，其中 所述第一記憶胞元及所述第二記憶胞元中的每一者具有p型電晶體的極性，且包括通道部分、源極電極及汲極電極， 所述通道部分包含具有1×10 18/立方公分或大於1×10 18/立方公分且1×10 20/立方公分或小於1×10 20/立方公分的硼的單晶矽或複晶矽，且 所述源極電極及所述汲極電極包含具有1×10 20/立方公分或大於1×10 20/立方公分的硼的單晶矽或複晶矽。
  15. 如請求項1所述的半導體儲存裝置，其中 所述第一記憶胞元及所述第二記憶胞元中的每一者具有p型電晶體的極性，且包括通道部分、源極電極及汲極電極， 所述通道部分包含具有1×10 18/立方公分或大於1×10 18/立方公分且1×10 20/立方公分或小於1×10 20/立方公分的硼的單晶矽或複晶矽，且 所述源極電極及所述汲極電極是包含鎢或氮化鈦的金屬層。
  16. 如請求項1所述的半導體儲存裝置，其中 所述第一記憶胞元及所述第二記憶胞元中的每一者包括浮置閘極或電荷捕捉層，且所述控制電路被配置成將所述第一記憶胞元或所述第二記憶胞元程式化成多種寫入狀態中的一者，所述多種寫入狀態中的每一者對應於多個臨限電壓分佈中的一者，所述多個臨限電壓分佈根據儲存於所述第一記憶胞元或所述第二記憶胞元的所述浮置閘極或所述電荷捕捉層中的電荷量而不同。
  17. 如請求項1所述的半導體儲存裝置，其中 所述第一記憶胞元及所述第二記憶胞元中的每一者是包括鐵電絕緣層的記憶胞元，且所述控制電路被配置成將所述第一記憶胞元或所述第二記憶胞元程式化成多種寫入狀態中的一者，所述多種寫入狀態中的每一者對應於多個臨限電壓分佈中的一者。
  18. 如請求項1所述的半導體儲存裝置，其中 所述控制電路被配置成因應於來自外部控制器的指令而將所述第一記憶胞元電晶體及所述第二記憶胞元電晶體程式化成多種寫入狀態中的一者，其中 所述多個臨限電壓分佈包括與所述寫入狀態中的一者對應的第一臨限電壓分佈及與所述寫入狀態中的另一者對應的第二臨限電壓分佈，且 所述第一臨限電壓分佈中的所有電壓皆小於0伏特或大於0伏特。
  19. 如請求項18所述的半導體儲存裝置，其中 所述第一記憶胞元及所述第二記憶胞元中的每一者具有n型電晶體的極性，且所述第一臨限電壓分佈中的所有電壓皆小於0伏特。
  20. 如請求項18所述的半導體儲存裝置，其中 所述第一記憶胞元及所述第二記憶胞元中的每一者具有p型電晶體的極性，且所述第一臨限電壓分佈中的所有電壓皆大於0伏特。
  21. 一種半導體儲存裝置，包括： 位元線； 源極線； 多個n型的空乏型記憶胞元電晶體，串聯連接於所述位元線與所述源極線之間；以及 控制電路，被配置成因應於來自外部控制器的指令而將所述記憶胞元電晶體程式化成多種寫入狀態中的一者，其中 所述多個臨限電壓分佈包括與所述寫入狀態中的一者對應的第一臨限電壓分佈及與所述寫入狀態中的另一者對應的第二臨限電壓分佈，且 所述第一臨限電壓分佈中的所有電壓皆小於0伏特。
  22. 一種半導體儲存裝置，包括： 位元線； 源極線； 多個p型的空乏型記憶胞元電晶體，串聯連接於所述位元線與所述源極線之間；以及 控制電路，被配置成因應於來自外部控制器的指令而將所述記憶胞元電晶體程式化成多種寫入狀態中的一者，其中 所述多個臨限電壓分佈包括與所述寫入狀態中的一者對應的第一臨限電壓分佈及與所述寫入狀態中的另一者對應的第二臨限電壓分佈，且 所述第一臨限電壓分佈中的所有電壓皆大於0伏特。
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