KR19990060302A - 비휘발성 메모리 장치의 동작방법, 그리고 상기 동작을 구현할수 있는 장치 및 그 제조방법 - Google Patents
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Abstract
일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인을 구비하고, 상기 비트라인과 워드라인이 교차하는 영역에 플로팅 게이트와 컨트롤 게이트의 적층 게이트 구조를 갖는 단위 셀이 위치하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 상기 셀의 소오스 액티브 영역들은 상기 비트라인에 평행한 복수개의 소오스 라인에 의해 연결되며, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 소오스 액티브 영역을 공유하고, 상기 소오스 액티브 영역은 소오스 라인과 워드라인의 중첩 영역에 형성되는 소오스 선택 트랜지스터에 의해 분리되는 비휘발성 메모리 장치의 동작 방법과 상기 동작을 구현할 수 있는 장치 및 그 제조 방법이 개시되어 있다. 셀의 플로팅 게이트에 전자를 주입하는 프로그램 동작시 선택 셀의 비트라인과 워드라인에 포지티브 전압을 인가하고 상기 소오스 라인을 비트라인 전압에 비해 낮은 기준 전압을 인가하여 셀 전류를 발생시키며, 상기 선택 셀과 소오스 액티브 영역을 공유하는 비선택 셀의 워드라인에는 다른 비선택 셀의 워드라인에 인가되는 기준 전압보다 낮은 전압을 인가한다. 따라서, 소오스 선택 트랜지스터를 사용하는 종래의 셀 어레이와 동일한 셀 면적을 유지하면서 과도 소거 문제를 해결할 수 있다.
Description
본 발명은 비휘발성 메모리 장치(non-volatile memory device)의 동작 방법 그리고 상기 동작을 구현할 수 있는 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)의 적층 게이트 구조를 갖는 NOR형 플래쉬(flash) 메모리 장치의 동작 방법, 그리고 상기 동작을 구현할 수 있는 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM), 및 EEPROM(electrically EPROM)으로 분류할 수 있든데, 이 중에서 전기적 방법으로 데이터를 프로그램 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다. 상기한 EEPROM 셀이나 일괄 소거 기능을 갖는 플래쉬 메모리 셀은 플로팅 게이트와 컨트롤 게이트의 적층 게이트 구조를 갖는다.
플래쉬 메모리 셀을 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. 상기 NAND형은 고집적화에 유리한 반면, NOR형은 고속 동작에 유리하다.
기본적인 NOR형 플래쉬 메모리 셀의 구조 및 그 동작 방식이 미합중국 특허 공보 제4,698,787호에 개시되어 있으며, 이를 도면을 참조하여 설명하고자 한다.
도 1은 상기 NOR형 플래쉬 메모리 장치에서 셀 어레이의 일부를 도시한 레이아웃도이다. 도 2는 상기 셀 어레이의 등가 회로도이고, 도 3은 단위 셀의 수직 단면도이다. 여기서, 참조 부호 10은 반도체 기판, 12는 터널 산화막, 14는 플로팅 게이트, 16은 층간 유전막, 18은 컨트롤 게이트, 20 및 22는 단위 셀의 소오스 및 드레인 영역, 그리고 24는 비트라인 콘택을 각각 나타낸다.
도 1 내지 도 3을 참조하면, 일정 간격으로 형성되는 다수의 비트라인(B/L), 워드라인(W/L) 및 소오스 라인(common source line; CSL)을 포함하는 다수의 셀 어레이에 있어서, 상기 워드라인(W/L)과 금속층으로 이루어진 비트라인(B/L)이 직교하는 영역에 플로팅 게이트(14)와 컨트롤 게이트(18)의 적층 게이트 구조로 단위 셀이 형성된다. 두 개의 셀은 하나의 비트라인 콘택(24)에 의해 비트라인(B/L)과 연결되며, 상기 워드라인(W/L)과 평행한 불순물 확산층으로 이루어진 각 셀의 소오스 영역들을 상기 비트라인(B/L)과 평행한 소오스 라인(CSL)이 수 비트마다 하나씩 위치하면서 연결한다.
단위 셀의 구조를 살펴보면, 플로팅 게이트(14)와 기판(10) 사이에 터널 산화막(12)이 형성되고, 상기 플로팅 게이트(14)와 워드라인(W/L)으로 제공되는 컨트롤 게이트(18)의 사이에 층간 유전막(16)이 형성된다. 또한, 상기 적층 게이트에 셀프-얼라인되어 소오스/드레인 영역(20,22)이 형성된다. 상기 플로팅 게이트(14)는 액티브 영역과 상기 액티브 영역 양측의 필드 영역 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀의 플로팅 게이트(14)와 격리된다. 상기 컨트롤 게이트(18)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(14)를 포함하여 이웃한 셀의 컨트롤 게이트(18)와 연결됨으로써 워드라인(W/L)을 형성한다.
인접한 셀들은 서로 반대 방향으로 형성되어 소오스/드레인 영역(20,22)을 공유한다. 단위 셀의 드레인 영역(22)은 동일 행의 인접한 셀의 드레인 영역(22)과 연결되며, 상기 드레인 영역(22)에는 비트라인 콘택(24)이 형성된다. 동일 행에 형성된 비트라인 콘택(24)들은 워드라인(W/L)에 대해 수직으로 배치되는 비트라인(B/L)에 의해 전기적으로 연결된다. 즉, 두 개의 셀은 하나의 비트라인 콘택(24)에 의해 비트라인(B/L)과 연결된다.
단위 셀의 소오스 영역(20)은 워드라인(W/L)과 평행한 불순물 확산층으로 이루어진 소오스 액티브 영역을 통해 동일 행의 인접한 셀의 소오스 영역(20)들과 연결된다. 또한, 소오스 라인의 저항을 감소시키기 위하여 워드라인(W/L)을 따라 평행하게 형성된 소오스 액티브 영역에 복수개의 비트라인(B/L)마다 하나씩 소오스 라인 콘택이 형성되며, 상기 비트라인(B/L)과 평행하게 형성된 소오스 라인(CSL)이 소오스 라인 콘택을 통해 상기 소오스 액티브 영역에 전기적으로 연결된다.
상기한 NOR형 플래쉬 메모리 셀의 동작은 채널 열전자(channel hot electron; CHE) 주입 방식을 이용하여 프로그램하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 이용하여 소오스나 벌크 기판을 통해 소거한다.
먼저, 프로그램 동작은 플로팅 게이트에 전자를 저장하여 셀의 문턱 전압(threshold voltage; Vth)을 초기 Vth 값인 2V 내외에서 7V 정도로 증가시키는 동작이다. 즉, 선택 비트라인에 6∼7V, 컨트롤 게이트로 사용되는 선택 워드라인에 10∼12V를 인가하고 소오스 및 기판에 0V를 인가하면, 채널 열전자 중에서 일부가 게이트 전계에 의해 터널 산화막을 통해 플로팅 게이트에 주입됨으로써 프로그램이 이루어진다.
소거 동작은 플로팅 게이트의 전자를 방전시켜 셀의 문턱 전압을 초기 Vth인 2V 내외로 낮추는 동작이다. 즉, 선택 비트라인을 플로팅시키고 소오스에 12∼15V를 인가하고 선택 워드라인에 0V를 인가하면, 플로팅 게이트와 소오스 접합 사이의 전압 차에 의해 100Å 내외의 터널 산화막을 통한 F-N 터널링 방식으로 플로팅 게이트 내의 전자가 소오스 접합으로 방전됨으로써 소거가 이루어진다. 소거 동작은 다수의 워드라인과 비트라인을 포함하는 수백 내지 수천 비트들을 하나의 블록으로 진행하는 일괄 블록 소거 방식을 채용한다.
판독 동작은 선택 비트라인에 1V 내외의 전압을 인가하고 워드라인에 4∼5V를 인가하여 소거 및 프로그램 셀을 통한 전류 경로의 발생 유·무를 감지한다.
여기서, 상기 소오스 라인의 역할은 프로그램 및 판독 동작시 셀을 통해 발생하는 다량의 전류를 그라운드 노드로 방출시키는 것으로, 채널 열전자 주입 방식을 사용하는 플래쉬 메모리 셀에서는 다량의 전류를 빠른 시간 내에 방출시키기 위하여 8∼16 개의 셀마다 하나의 소오스 라인을 형성하고 있다.
이러한 구조를 갖는 NOR형 플래쉬 메모리 장치에서 발생하는 문제점은 과도 소거(overerase)에 의한 외란(disturbance) 현상이다. 과도 소거란, 정상적인 소거 셀의 문턱 전압이 2V인데 반하여, 단위 셀의 공정상 결함이나 터널 산화막의 열화 현상에 의해 터널링 전계가 변화하여 특정 셀의 소거 문턱 전압이 0V 이하로 낮아지는 현상을 말한다. 통상적으로, 프로그램 동작시 6V의 프로그램 전압이 인가된 선택 비트라인과 12V가 인가된 선택 워드라인에 연결되어진 선택 셀만을 통한 전류 발생에 의하여 선택 셀이 프로그램되어야 한다. 그러나, 0V가 인가된 비선택 워드라인에 과도 소거 셀이 있을 경우에는, 0V 이하의 문턱 전압으로 인하여 비트라인 전압이 비선택 셀을 통해 방전됨으로써 선택 셀을 통한 전류 량이 감소된다. 이에 따라, 프로그램에 필요한 열전자의 발생이 억제되어 선택 셀이 프로그래밍되지 못하는 문제가 발생한다. 또한, 판독 동작시에도, 비선택 과도 소거 셀을 통한 비정상적인 전류 경로로 인하여 선택 셀이 프로그램 상태일 때에도 과도 소거 셀을 통한 전류 흐름이 상기 선택 셀을 소거 상태로 오독하는 문제가 발생한다.
따라서, 이러한 과도 소거 문제를 해결하기 위하여 소오스 라인과 소오스 액티브 영역 간에 소오스 선택 트랜지스터를 형성한 NOR형 플래쉬 메모리 셀이 미합중국 특허 공보 제4,888,734호에 개시되었다.
도 4는 상기 셀의 레이아웃도이고, 도 5는 도 4에 도시한 셀의 등가 회로도이다.
도 4 및 도 5를 참조하면, 셀의 소오스 액티브 영역(66)이 소오스 라인(CSL)과 워드라인(W/L)의 중첩 영역에 형성되는 소오스 선택 트랜지스터에 의해 분리되어 셀 면적의 증가없이 비선택 셀이 과도 소거되어 있을 경우에도 상기 소오스 선택 트랜지스터의 문턱 전압이 0V 이상이고 비선택 워드라인의 프로그램 및 소거 전압이 0V 이므로 과도 소거 셀에 의한 종래의 문제점이 어느 정도 감소된다.
그러나, 서로 다른 비트라인 콘택(64)으로 동일한 비트라인(B/L)에 연결되는 대칭된 두 개의 셀(도 5에서 셀-A와 셀-B)이 하나의 소오스 액티브 영역(66)을 공유하기 때문에, 선택 워드라인 셀과 소오스 액티브 영역(66)을 공유하는 대칭된 셀이 과도 소거되어 있을 경우에는 상기 과도 소거 셀을 통한 전류 경로가 전술한 바와 같은 문제를 발생시키게 된다.
이하, 상기한 구조를 갖는 셀의 소거, 프로그램 및 판독 동작을 도 5를 참조하여 보다 상세히 설명하고자 한다.
먼저, 소거 동작은 비트라인에 12V의 소거 전압을 인가하고 게이트를 0V로 하여 드레인과 플로팅 게이트 간의 전계에 의해 플로팅 게이트 내의 전자들이 드레인 영역으로 소거되어 셀의 문턱 전압이 2V 부근으로 낮아진다.
프로그램 동작은 셀-A를 예로 들면, 비트라인-A에 6V, 게이트에 12V를 인가하고 소오스와 벌크를 0V로 하여 셀-A를 통한 전류를 발생시키고 드레인 영역에서 수평 전계에 의해 발생된 열전자 중의 일부가 게이트와의 수직 전계에 의해 플로팅 게이트로 주입되는 채널 열전자 주입에 의해 셀의 문턱 전압이 7V 이상으로 증가한다. 이때, 셀-C가 과도 소거되었을 경우, 0V가 인가된 비선택 워드라인-C 전압에 의해 소오스 선택 트랜지스터-C가 턴-온되지 못하므로 셀-C를 통하여 그라운드 노드인 소오스 라인까지 전류 경로가 형성되지 않는다. 반면에, 셀-B가 과도 소거되었을 경우, 셀-B를 통과한 비트라인 전류는 0V가 인가된 워드라인-B의 소오스 선택 트랜지스터-B로는 전류 경로가 없지만 소오스 액티브 영역(66)을 공유하는 소오스 선택 트랜지스터-A를 통해 전류 경로가 발생한다. 따라서, 프로그램 동작시 선택 셀 이외에 원하지 않는 전류 경로가 발생함으로써, 선택 셀이 프로그램에 필요한 충분한 전류를 형성하지 못하여 프로그램되지 못한다.
판독 동작은 선택 비트라인에 1V 내외의 전압을 인가하고 선택 워드라인에 4∼5V를 인가하여 셀의 턴-온 및 턴-오프 전류에 의해 프로그램 및 소거 상태를 판독한다. 그러나, 프로그램된 셀-A를 판독할 때 셀-B가 과도 소거되었을 경우에는, 0V가 인가된 비선택 워드라인 전압에서도 셀-B를 통한 전류 경로가 발생하여 선택 셀이 소거 셀로 판독되는 오류가 발생한다.
상기 미합중국 특허 공보 4,888,734호에는 상기한 과도 소거 문제를 완전히 해결할 수 있는 또 다른 레이아웃 구조를 제시하였으며, 이를 도 6에 도시하였다.
도 6을 참조하면, 하나의 소오스 액티브 영역을 공유하는 서로 다른 비트라인 콘택(64)으로 동일한 비트라인(B/L)에 연결된 두 개의 셀을 분리하기 위하여 독립된 소오스 선택 게이트 라인(68)이 형성된다. 따라서, 상기 소오스 선택 게이트 라인(68)에 의하여 소오스 액티브 영역을 공유하는 다른 셀의 소오스 선택 트랜지스터를 통한 전류 경로가 발생하지 않으므로 상술한 과도 소거 문제를 해결할 수 있다. 그러나, 상기 소오스 선택 게이트 라인(68)에 의하여 전체 셀 면적이 커지게 되어 고집적 메모리 셀로 사용하기 어렵다는 문제가 있다.
또한, 상기 미합중국 특허 공보 제4,888,734호에 개시된 NOR형 플래쉬 메모리 셀은 플로팅 게이트(54)와 컨트롤 게이트(58)를 미스-얼라인없이 형성하기 위하여 일반적인 셀프-얼라인 식각 방법에 의한 적층 게이트 공정을 사용할 때 소오스 선택 트랜지스터 및 소오스 선택 게이트 라인에 의하여 도 7에 도시한 바와 같은 문제가 발생한다.
도 7a 내지 도 7c는 각각, 도 4의 a-a'선, b-b'선 및 c-c'선에 따른 수직 단면도이다.
도 7a 내지 도 7c를 참조하면, 필드 산화막(51)이 형성되어진 반도체 기판(50)의 상부에 터널 산화막(52)을 형성하고 그 위에 플로팅 게이트용 제1 폴리실리콘층(54)을 증착한다. 이어서, 사진식각 공정으로 필드 산화막(51) 상부의 제1 폴리실리콘층(54)을 식각해 냄으로써, 각 셀마다 플로팅 게이트를 독립시킨다. 다음에, 상기 결과물의 상부에 층간 유전막(56)을 형성하고 그 위에 컨트롤 게이트용 제2 폴리실리콘층(58)을 형성한다. 계속해서, 상기 제2 폴리실리콘층(58)의 상부에 워드라인 형성을 위한 포토레지스트 패턴(59)을 형성한 후, 상기 포토레지스트 패턴(59)을 식각 마스크로 사용하여 제2 폴리실리콘층(58), 층간 유전막(56) 및 제1 폴리실리콘층(54)을 순차적으로 식각함으로써, 적층 게이트를 형성한다. 이때, 플로팅 게이트(54)들 간의 스페이스 영역이 필드 산화막(51)의 일부분에 존재하므로 이곳에서는 플로팅 게이트(54)를 식각할 때 노출된 필드 산화막(51)이 식각될 수 있지만, 일반적인 건식 식각 공정에서는 폴리실리콘과 산화물 간의 선택비가 우수하므로 노출된 필드 산화막(51)이 거의 식각되지 않는다.
그러나, 적층 게이트 구조의 셀 어레이 내에 MOS형의 단층 게이트 구조를 갖는 소오스 선택 트랜지스터를 형성할 경우, 상기 소오스 선택 트랜지스터의 게이트는 컨트롤 게이트(58)만으로 구성되므로 소오스 액티브 영역의 상부에 플로팅 게이트용 제1 폴리실리콘층(54)이 형성되지 않는다. 따라서, 셀프-얼라인 식각 방법으로 컨트롤 게이트용 제2 폴리실리콘층(58) 및 층간 유전막(56)을 식각한 후 플로팅 게이트용 제1 폴리실리콘층(54)을 식각할 때, 노출된 소오스 선택 트랜지스터의 소오스/드레인 액티브 영역(60,62)이 동일한 식각율로 식각된다 (도 7c 참조).
또한, 상기 셀에 소오스 선택 게이트 라인을 형성하는 경우, 고전압 소오스 소거 방식(즉, 게이트에 0V를 인가하고 소오스에 소거 전압을 인가하는 방식)을 사용하면 선택 워드라인 전압이 0V로서 소오스 선택 트랜지스터의 문턱 전압보다 낮기 때문에 소오스 라인에 인가된 소거 전압이 소오스 액티브 영역으로 전달되지 못하는 문제가 발생한다. 따라서, 이를 해결하기 위하여 고전압 드레인 소거 방식(즉, 게이트에 0V를 인가하고 드레인에 소거 전압을 인가하는 방식)을 사용하며, 10V 이상의 높은 전압에서도 비트라인 접합이 파괴되지 않고 누설 전류를 억제할 수 있는 이중-확산 접합(double diffused junction; DD) 구조의 드레인을 형성한다. 그 결과, 채널 열전자 방식의 프로그램을 위해 셀의 드레인을 계단 접합(abrupt junction)으로 형성하는 통상적인 셀에 비하여 열전자의 발생이 억제되어 프로그램 효율이 감소하게 된다. 또한, 프로그램과 소거 접합이 모두 드레인으로 구성될 경우, 드레인 영역에서의 전자 입·출입에 따라 드레인 영역에서의 터널 산화막의 열화 현상이 급격히 진행될 수 있다.
따라서, 본 발명은 상술한 종래 방법의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 소오스 선택 트랜지스터를 적용하여 종래의 셀 어레이와 동일한 셀 면적을 유지하면서 과도 소거 문제를 해결할 수 있는 비휘발성 메모리 장치의 동작 방법을 제공하는데 있다.
본 발명의 다른 목적은 소오스 선택 트랜지스터를 적용하여 종래의 셀 어레이와 동일한 셀 면적을 유지하면서 과도 소거 문제를 해결할 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 또다른 목적은 상기 비휘발성 메모리 장치를 제조하는데 특히 적합한 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 NOR형 플래쉬 메모리 셀 어레이의 레이아웃도이다.
도 2는 도 1에 도시한 셀 어레이의 등가 회로도이다.
도 3은 도 1에 도시한 셀 어레이에 있어서, 단위 셀의 수직 단면도이다.
도 4는 종래의 다른 방법의 제1 실시예에 의한 NOR형 플래쉬 메모리 셀 어레이의 레이아웃도이다.
도 5는 도 4에 도시한 셀 어레이의 등가 회로도이다.
도 6은 종래의 다른 방법의 제2 실시예에 의한 NOR형 플래쉬 메모리 셀 어레이의 레이아웃도이다.
도 7a 내지 도 7c는 각각, 도 4의 a-a'선, b-b'선 및 c-c'선에 따른 수직 단면도이다.
도 8은 본 발명에 의한 NOR형 플래쉬 메모리 셀 어레이의 레이아웃도이다.
도 9는 도 8에 도시한 셀 어레이의 등가 회로도이다.
도 10은 본 발명에 의한 NOR형 플래쉬 메모리 셀 어레이에 있어서, 소오스 액티브 영역 및 소오스 라인의 레이아웃도이다.
도 11a 내지 도 16a는 도 8에 도시한 셀 어레이의 제조 방법을 설명하기 위한 수직 단면도 및 레이아웃도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : n형 웰
104 : 포켓 p형 웰 106 : 필드 산화막
108 : 제1 게이트 산화막 110 : 제1 도전층
112 : 층간 유전막 114 : 제2 도전층
115 : 캡핑층 116 : 제2 게이트 산화막
118 : 제3 게이트 산화막 120 : 제1 소오스/드레인 영역
122 : 제2 소오스/드레인 영역 124 : 절연층
125 : 금속 콘택 127 : 금속층
126 : 소오스 액티브 영역 128 : 비트라인 콘택
상기 목적을 달성하기 위하여 본 발명은, 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인을 구비하고, 상기 비트라인과 워드라인이 교차하는 영역에 플로팅 게이트와 컨트롤 게이트의 적층 게이트 구조를 갖는 단위 셀이 위치하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 상기 셀의 소오스 액티브 영역들은 상기 비트라인에 평행한 복수개의 소오스 라인에 의해 연결되며, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 소오스 액티브 영역을 공유하고, 상기 소오스 액티브 영역은 소오스 라인과 워드라인의 중첩 영역에 형성되는 소오스 선택 트랜지스터에 의해 분리되는 비휘발성 메모리 장치의 동작 방법에 있어서, 상기 셀의 플로팅 게이트에 전자를 주입하는 프로그램 동작시 선택 셀의 비트라인과 워드라인에 포지티브 전압을 인가하고 상기 소오스 라인을 비트라인 전압에 비해 낮은 기준 전압을 인가하여 셀 전류를 발생시키며, 상기 선택 셀과 소오스 액티브 영역을 공유하는 비선택 셀의 워드라인에는 다른 비선택 셀의 워드라인에 인가되는 기준 전압보다 낮은 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법을 제공한다.
바람직하게는, 상기 기준 전압은 0V 또는 그라운드 노드이고, 상기 기준 전압보다 낮은 전압은 네거티브 전압이다.
바람직하게는, 상기 프로그램 동작시 선택 셀의 워드라인에 상기 소오스 선택 트랜지스터의 문턱 전압보다 높은 전압을 인가한다.
바람직하게는, 상기 프로그램 동작시 상기 소오스 라인을 기충전하는(precharging) 단계를 더 구비한다.
바람직하게는, 상기 셀의 플로팅 게이트에 프로그램 동작보다 적은 전자를 주입하는 포스트 프로그램 동작을 더 구비하며, 상기 포스트 프로그램 동작시 상기 선택 셀과 소오스 액티브 영역을 공유하는 비선택 셀의 워드라인에 다른 비선택 셀의 워드라인에 인가하는 전압보다 낮은 네거티브 전압을 인가한다.
바람직하게는, 상기 소오스 선택 트랜지스터의 초기 문턱 전압을 셀의 초기 문턱 전압보다 낮게 한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인을 구비하고, 상기 비트라인과 워드라인이 교차하는 영역에 플로팅 게이트와 컨트롤 게이트의 적층 게이트 구조를 갖는 단위 셀이 위치하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 상기 셀의 소오스 액티브 영역들은 상기 비트라인에 평행한 복수개의 소오스 라인에 의해 연결되며, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 소오스 액티브 영역을 공유하고, 상기 소오스 액티브 영역은 소오스 라인과 워드라인의 중첩 영역에 형성되는 소오스 선택 트랜지스터에 의해 분리되는 비휘발성 메모리 장치의 동작 방법에 있어서, 상기 셀의 판독 동작시 선택 셀의 비트라인과 워드라인에 포지티브 전압을 인가하고 상기 소오스 라인을 비트라인 전압에 비해 낮은 기준 전압을 인가하며, 상기 선택 셀과 소오스 액티브 영역을 공유하는 비선택 셀의 워드라인에는 다른 비선택 셀의 워드라인에 인가되는 기준 전압보다 낮은 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법을 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인을 구비하고, 상기 비트라인과 워드라인이 교차하는 영역에 플로팅 게이트와 컨트롤 게이트의 적층 게이트 구조를 갖는 단위 셀이 위치하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 상기 셀의 소오스 액티브 영역들은 상기 비트라인에 평행한 복수개의 소오스 라인에 의해 연결되며, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 소오스 액티브 영역을 공유하고, 상기 소오스 액티브 영역은 소오스 라인과 워드라인의 중첩 영역에 형성된 소오스 선택 트랜지스터에 의해 분리되는 비휘발성 메모리 장치에 있어서, 상기 소오스 선택 트랜지스터는 단층 게이트 구조로 형성되고, 상기 단층 게이트의 하부에 형성되는 게이트 절연막이 상기 셀의 플로팅 게이트의 하부에 형성되는 게이트 절연막보다 동일하거나 두꺼운 두께를 갖는 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 소오스 선택 트랜지스터의 액티브 폭은 상기 셀의 액티브 폭보다 동일하거나 크다.
바람직하게는, 상기 소오스 선택 트랜지스터의 단층 게이트에 정렬되는 소오스 또는 드레인 접합이 상기 셀의 적층 게이트에 정렬되는 소오스 또는 드레인 접합과 적어도 하나가 다른 구조로 형성된다. 예를 들어, 상기 셀의 소오스/드레인 접합은 단일 접합 구조 또는 이중 확산 접합 구조로 형성되거나 상기 소오스 접합과 드레인 접합이 서로 다른 구조로 형성되며, 상기 소오스 선택 트랜지스터의 소오스/드레인 접합은 단일 접합 구조 또는 LDD 구조로 형성되거나 상기 소오스 접합과 드레인 접합이 서로 다른 구조로 형성된다. 또한, 상기 소오스 선택 트랜지스터의 소오스 또는 드레인 접합 중에서 적어도 하나는 상기 셀을 구동시키기 위한 주변 회로 트랜지스터의 소오스/드레인 접합과 동일한 구조로 형성될 수 있다.
바람직하게는, 상기 소오스 액티브 영역은 워드라인 방향으로 복수개의 셀들을 연결하면서 상기 셀의 개수보다는 적지만 입/출력단(I/O)의 개수보다는 많은 단위로 분리되는 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다.
상기 또다른 목적을 달성하기 위하여 본 발명은, 셀 어레이 내에 플로팅 게이트와 컨트롤 게이트의 적층 게이트 구조를 갖는 복수개의 셀과 상기 셀의 소오스 액티브 영역과 소오스 라인을 연결시키기 위한 단층 게이트 구조의 소오스 선택 트랜지스터가 형성되고, 상기 셀을 구동시키기 위한 주변 회로 영역을 구비하는 비휘발성 메모리 장치의 제조 방법에 있어서, 반도체 기판을 액티브 영역과 필드 영역으로 구분하는 단계; 상기 반도체 기판의 상부에 셀의 제1 게이트 절연막 및 제1 도전층을 순차적으로 형성하고, 상기 액티브 영역 사이의 필드 영역을 일부 노출시켜 상기 제1 도전층을 식각함으로써 셀의 플로팅 게이트를 이웃하는 셀과 분리시키는 단계; 상기 결과물의 상부에 층간 유전막을 형성하는 단계; 상기 주변 회로 영역과 상기 셀 어레이 내의 소오스 선택 트랜지스터의 액티브 영역을 한정하여 노출된 층간 유전막, 제1 도전층 및 제1 게이트 절연막을 식각한 후, 주변 회로 영역과 소오스 선택 트랜지스터의 제2 및 제3 게이트 절연막을 형성하는 단계; 상기 결과물의 상부에 제2 도전층을 형성하고, 상기 셀의 게이트 영역 및 주변 회로 영역의 게이트 영역을 한정하여 상기 제2 도전층을 식각하는 단계; 및 상기 주변 회로 영역과 상기 셀 어레이 내의 소오스 액티브 영역을 마스킹한 후 노출된 층간 유전막 및 제1 도전층을 식각함으로써, 제1 도전층으로 이루어진 플로팅 게이트와 제2 도전층으로 이루어진 컨트롤 게이트의 적층 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.
상기 반도체 기판을 액티브 영역과 필드 영역으로 구분하는 단계에서, 상기 소오스 선택 트랜지스터의 액티브 폭을 상기 셀의 액티브 폭보다 동일하거나 크게 형성한다.
상기 주변 회로 영역과 소오스 선택 트랜지스터의 제2 및 제3 게이트 절연막을 형성하는 단계에서, 상기 제2 및 제3 게이트 절연막은 두 번의 산화 공정으로 형성하며 상기 제1 게이트 절연막보다 두껍게 형성한다. 상기 주변 회로 영역의 제2 게이트 절연막은 다수의 두께로 형성할 수 있으며, 상기 소오스 선택 트랜지스터의 제3 게이트 절연막은 상기 주변 회로 영역의 다수의 두께를 갖는 제2 게이트 절연막 중에서 적어도 하나와 동일하게 형성한다.
상기 제2 도전층을 형성하고 상기 셀의 게이트 영역 및 주변 회로 영역의 게이트 영역을 한정하여 상기 제2 도전층을 식각하는 단계는, 주변 회로 영역 및 소오스 선택 트랜지스터의 제2 및 제3 게이트 절연막이 형성된 결과물의 상부에 제2 도전층 및 캡핑 절연막을 순차적으로 형성하는 단계; 상기 셀의 게이트 영역 및 주변 회로 영역의 게이트 영역을 포토레지스트 패턴으로 한정하여 노출된 캡핑 절연막을 식각하는 단계; 및 상기 포토레지스트 패턴을 제거한 후, 상기 캡핑 절연막을 식각 마스크로 사용하여 노출된 제2 도전층을 식각하는 단계를 포함한다.
또한, 상기 제2 도전층을 형성하고 상기 셀의 게이트 영역 및 주변 회로 영역의 게이트 영역을 한정하여 상기 제2 도전층을 식각하는 단계는, 주변 회로 영역 및 소오스 선택 트랜지스터의 제2 및 제3 게이트 절연막이 형성된 결과물의 상부에 제2 도전층 및 캡핑 절연막을 순차적으로 형성하는 단계; 상기 셀의 게이트 영역 및 주변 회로 영역의 게이트 영역을 포토레지스트 패턴으로 한정하여 노출된 캡핑 절연막 및 제2 도전층을 순차적으로 식각하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 포함할 수도 있다.
상기 적층 게이트를 형성하는 단계 후, 상기 주변 회로 영역과 소오스 액티브 영역이 마스킹된 상태에서 상기 셀의 소오스/드레인 영역을 형성하기 위한 불순물 이온주입을 실시하는 단계를 더 구비한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치에 의하면, 판독, 포스트 프로그램 및 프로그램 동작시 비선택 워드라인에 기준 전압(예컨대, 0V)을 인가하면서 상기 비선택 워드라인들 중에서 선택 셀과 소오스 액티브 영역을 공유하는 하나의 워드라인에 네거티브 전압을 인가한다. 즉, 선택 셀과 소오스 액티브 영역을 공유하지 않는 비선택 셀은 포지티브 문턱 전압(+ Vth)을 갖는 소오스 선택 트랜지스터를 이용하여 프로그램 동작시 0V의 워드라인 전압만으로 원하지 않는 전류 경로를 제거하고, 상기 선택 셀과 소오스 액티브 영역을 공유하는 비선택 셀의 워드라인에는 네거티브 전압을 인가하여 전류 경로를 제거한다.
따라서, 소오스 선택 트랜지스터를 사용하는 기존의 셀 어레이와 동일한 셀 면적을 유지하면서 과도 소거 문제를 해결할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 8은 본 발명에 의한 NOR형 플래쉬 메모리 셀 어레이의 레이아웃도이고, 도 9는 도 8에 도시한 셀 어레이의 등가 회로도이다.
도 8 및 도 9에 도시된 바와 같이, 본 발명에 의한 NOR형 플래쉬 메모리 셀 어레이의 레이아웃도 및 등가 회로도는 소오스 라인과 소오스 액티브 영역 사이에 소오스 선택 트랜지스터를 형성하는 종래의 NOR형 플래쉬 메모리 셀 어레이의 것(도 4 및 도 5 참조)과 동일하다.
즉, 도 8 및 도 9를 참조하면, 일정 간격으로 형성되는 다수의 비트라인(B/L), 워드라인(W/L) 및 소오스 라인(CSL)을 포함하는 다수의 셀 어레이에 있어서, 상기 워드라인(W/L)과 금속층으로 이루어진 비트라인(B/L)이 직교하는 영역에 플로팅 게이트(110)와 컨트롤 게이트(114)의 적층 게이트 구조로 단위 셀이 형성된다. 두 개의 셀은 하나의 비트라인 콘택(128)에 의해 비트라인(B/L)과 연결되며, 상기 워드라인(W/L)과 평행한 불순물 확산층으로 이루어진 각 셀의 소오스 액티브 영역(126)들을 상기 비트라인(B/L)과 평행한 소오스 라인(CSL)이 수 비트마다 하나씩 위치하면서 연결한다.
상기 소오스 액티브 영역(126)은 소오스 라인(CSL)과 워드라인(W/L)의 중첩 영역에 형성되는 소오스 선택 트랜지스터에 의해 분리된다. 서로 다른 비트라인 콘택(128)으로 동일한 비트라인(B/L)에 연결되는 대칭된 두 개의 셀(예컨대, 셀-A와 셀-B)은 하나의 소오스 액티브 영역(126)을 공유한다.
이하, 상기한 구조를 갖는 본 발명에 의한 NOR형 셀의 소거, 프로그램 및 판독 동작을 도 8 및 도 9를 참조하여 보다 상세히 설명하고자 한다.
먼저, 소거 동작은 종래의 드레인 소거 방식과는 달리 워드라인에 -10V를 인가하고 비트라인과 소오스 라인을 플로팅시킨 후 벌크 기판에 5∼7V를 인가하여 터널 산화막의 양단간 전압에 의해 플로팅 게이트 내에 저장된 전자들을 F-N 터널링에 의해 벌크 영역으로 소거시킴으로써 셀의 문턱 전압(Vth)을 초기값인 2V로 이동시킨다. 이러한 방식을 네거티브 게이트 벌크 소거(negative gate bulk erase) 방식이라 하는데, 기존의 고전압 드레인 소거 방식(즉, 워드라인에 0V를 인가하고 비트라인에 소거 전압을 인가하는 방식)에서는 10V 이상의 높은 전압에서도 드레인 접합이 파괴되지 않고 누설 전류를 억제할 수 있도록 드레인을 이중-확산 접합(DD) 구조로 형성하여야 한다. 이에 반하여, 벌크 소거 방식에서는 소오스 또는 드레인 접합에 높은 전압이 인가되지 않아 일반적인 단일 접합(single drain junction) 구조를 사용할 수 있으므로, 접합의 확산 길이를 줄여서 셀의 유효 채널 길이를 증가시킬 수 있다. 따라서, 상기 벌크 소거 방식은 셀의 동작 특성을 개선할 수 있고 셀 면적을 축소할 수 있어 고집적화에 유리하다. 그러나, 이러한 소거 동작시 모든 셀의 문턱 전압이 원하는 전압인 2V로 이동하지 않고 0V 부근으로 과도 소거된 셀이 존재하게 된다.
프로그램 동작은 셀-A를 예로 들면, 선택 워드라인-A에 10V, 비트라인에 5∼6V를 인가하고 소오스 라인과 벌크 기판에 0V를 인가하여 선택 셀-A를 통한 전류를 발생시키고 드레인 영역에서 수평 전계에 의해 발생된 열전자 중의 일부가 게이트와의 수직 전계에 의해 플로팅 게이트로 주입되는 채널 열전자 주입에 의해 셀의 문턱 전압을 7V 이상으로 증가시킨다. 이때, 도 4에 도시한 종래의 셀 어레이에서는 비선택 워드라인들에 모두 0V를 인가하기 때문에, 소오스 액티브 영역을 공유하는 셀-B가 과도 소거되었을 경우, 셀-B를 통해 프로그램에 필요한 전류 용량 중의 일부가 소모되어 선택 셀-A의 프로그램이 불충분하게 진행되거나 비선택 셀-B가 프로그램되는 문제가 발생한다. 이에 반하여, 본 발명에서는 프로그램 동작시 비선택 워드라인에 0V를 인가하면서 상기 비선택 워드라인들 중에서 선택 셀과 소오스 액티브 영역을 공유하는 하나의 워드라인에 네거티브 전압을 인가한다.
일반적으로, 네거티브 전압은 동작 전압(Vcc)을 네거티브 차아지 펌핑 구조(negative charge pumping scheme)로 만들어 사용하는데, 차아지 펌핑이란 캐패시터를 이용하여 인가된 전압에 의해 발생된 캐패시터 내의 전하를 축적하여 필요한 전압을 만드는 방식이다. 따라서, 상기 차아지 펌핑에 의하면, 만들어진 전압의 필요 전류 용량이 클수록 필요한 캐패시터의 면적이 증가된다. 그러므로, 프로그램 동작시 비선택된 모든 워드라인에 네거티브 전압을 인가하여 과도 소거된 셀의 문턱 전압보다 낮은 전압을 인가함으로써 비선택 셀을 통한 전류 경로를 방지하고자 하는 것은 필요한 캐패시터 면적의 증대로 인하여 고집적 메모리 장치에 적용하기가 불가능하다. 또한, 필요한 캐패시터 면적이 확보되더라도 모든 워드라인의 캐패시터를 원하는 전압으로 충전시키기 위해서 충전 시간이 길어지게 되므로 (즉, CV = it ), 실제 프로그램 시간 동안에 워드라인에 네거티브 전압을 인가하기가 매우 어렵게 된다.
따라서, 본 발명에서는 선택 셀과 소오스 액티브 영역을 공유하지 않는 비선택 셀은 포지티브 문턱 전압(+ Vth)을 갖는 소오스 선택 트랜지스터를 이용하여 프로그램 동작시 0V의 워드라인 전압만으로 원하지 않는 전류 경로를 제거하고, 상기 선택 셀과 소오스 액티브 영역을 공유하는 비선택 셀의 워드라인에만 차아지 펌핑 방법으로 -1V 내지 -5V의 전압을 인가함으로써 차아지 펌핑에 의한 전술한 어려움들을 제거할 수 있다. 그러므로, 선택 셀-A와 소오스 액티브 영역(126)을 공유하는 비선택 셀-B가 과도 소거되었을 경우, 네거티브 워드라인-B 전압에 의해 소오스 선택 트랜지스터-B가 턴-온되지 못하므로 비선택 셀-B를 통해 소오스 라인까지 전류 경로가 형성되지 않는다. 또한, 선택 셀-A와 소오스 액티브 영역(126)을 공유하지 않는 비선택 셀-C가 과도 소거되었을 경우에도, 0V가 인가된 비선택 워드라인-C 전압에 의해 전류 경로가 제거된다.
판독 동작은 선택 비트라인에 1V, 선택 워드라인-A에 5V, 비선택 워드라인 중 선택 셀-A와 소오스 액티브 영역(126)을 공유하는 비선택 워드라인-B에 -2V를 인가함으로써, 선택 셀-A의 문턱 전압에 따라 셀을 통한 전류 경로의 유·무로써 데이터 (즉, 프로그램 및 소거 상태)를 판독한다. 이 경우, 비선택 셀-B의 워드라인-B은 네거티브 전압이 인가되므로, 과도 소거 셀에 의한 선택 셀의 데이터 오독 분제를 해결할 수 있다.
여기서, 상기한 판독 동작시 과도 소거 셀이 없을 경우에는 하나의 비선택 워드라인에 인가되는 네거티브 전압을 제거할 수 있으므로, 셀의 소거 동작후 과도 소거된 셀을 찾아 초기 문턱 전압 수준까지 프로그래밍하는 포스트 프로그램(post program) 동작을 추가할 수 있다. 이러한 포스트 프로그램 동작은 선택 게이트가 없는 셀 어레이에서 과도 소거 문제를 해결하기 위한 통상적인 방법이다. 즉, 포스트 프로그램 동작은 소거 동작 후 모든 셀을 판독하여 과도 소거된 비트를 찾아내고, 프로그램 동작시 상기 비트에 프로그램 전압보다 낮은 전압을 인가하여 1∼2V 내외의 문턱 전압을 갖도록 소프트 프로그램(soft program)을 해주는 것으로, 선택 비트라인에 5∼6V를 인가하고 선택 워드라인에 2∼5V를 인가하여 셀을 통해 발생하는 낮은 프로그램 전류로써 일정 수준까지 프로그램이 진행된다. 그러나, 이러한 포스트 프로그램을 진행할 때에도, 선택 비트라인의 비선택 워드라인에 연결된 셀 중에서 과도 소거 셀이 있을 경우에는 상기 과도 소거 셀을 통한 전류 경로의 발생으로 포스트 프로그램이 원하는 수준까지 진행되지 못하거나 동작 속도가 감소하는 문제가 발생한다. 따라서, 본 발명에서는 상기한 포스트 프로그램 동작시에도 선택 셀과 소오스 액티브 영역을 공유하는 비선택 셀의 워드라인에 네거티브 전압을 인가함으로써 상술한 과도 소거 문제를 해결할 수 있다.
또한, 소오스 선택 트랜지스터를 사용하는 본 발명의 NOR형 플래쉬 메모리 셀 어레이에 있어서 상술한 동작 방식을 구현하기 위해서는 소오스 선택 트랜지스터의 문턱 전압이 0V 이상이어야 한다. 그리고, 상기 소오스 선택 트랜지스터가 판독, 프로그램 및 포스트 프로그램 동작시 셀 전류를 제한하지 않도록 하기 위하여, 상술한 동작들을 진행할 때 선택 워드라인에 인가되는 전압보다 소오스 선택 트랜지스터의 문턱 전압이 낮아야 한다.
또한, 본 발명의 NOR형 플래쉬 메모리 셀 어레이에 의하면, 셀 전류를 증가시키기 위하여 소오스 선택 트랜지스터의 액티브 폭을 셀의 액티브 폭보다 증가시키거나, 동일한 액티브 폭에서 셀의 채널 길이를 감소시킬 수 있다. 이를 위해서 셀의 워드라인 폭 (즉, 게이트 길이)을 감소시킬 수 있으나, 이 경우 소오스 선택 트랜지스터의 펀치쓰루우(punchthrough)를 유발할 수 있다. 따라서, 바람직하게는, 소오스 선택 트랜지스터의 액티브 폭을 셀의 액티브 폭보다 증가시키고 워드라인 폭을 증가시킨다. 또한, 바람직하게는, 선택 트랜지스터의 소오스/드레인 접합을 LDD(lightly doped drain) 구조와 같이 얕게 형성하여 펀치쓰루우 현상을 개선할 수 있다.
도 10은 본 발명에 의한 NOR형 플래쉬 메모리 셀 어레이에 있어서, 소오스 액티브 영역 및 소오스 라인을 도시한 레이아웃도이다.
종래의 NOR형 플래쉬 메모리 셀 어레이에서는 소오스 액티브 영역을 입/출력단(I/O)마다 분리하거나 셀 단위로 분리하였는데, 소오스 액티브 영역을 셀마다 분리할 경우 상기 소오스 액티브 영역이 각 셀마다 필요하므로 셀 면적이 증가하게 된다. 또한, 소오스 액티브 영역을 I/O마다 분리할 경우에는, 짧은 판독 시간 동안에 발생될 수 있는 충전이 문제시된다. 이에 따라, 본 발명에서는 상술한 문제들을 해결하기 위하여 도 10에 도시한 바와 같이, 수개 내지 수십 개의 셀마다 필드 영역(106)으로 소오스 액티브 영역(126)을 분리하였다. 따라서, 셀 어레이의 면적 증가없이 소오스 액티브 영역(126)을 분리할 수 있으므로, 판독, 프로그램 및 포스트 프로그램 동작시 비선택 소오스 액티브 영역을 충전하는 시간을 줄일 수 있다. 즉, 프로그램 동작시 선택된 셀과 소오스 액티브 영역(126)을 공유하는 비선택 셀이 과도 소거되었을 경우, 0V의 워드라인 전압에서 소오스 액티브 영역(126)이 충전될 때까지 일부 전류가 흐르게 되며 소오스 선택 트랜지스터로 인하여 상기 전류가 소오스 라인(CSL)까지 전달되지는 않지만 짧은 충전 시간이 소요된다. 상기 전류 및 시간은 CV = it 를 만족하므로, 소오스 액티브 영역(126)의 캐패시턴스가 클수록, 또한 과도 소거 셀의 문턱 전압이 감소할수록 상기 전류 및 시간이 증가한다. 따라서, 이를 감소시키기 위하여 소오스 액티브 영역(126)을 최소 비트라인 수보다는 많고 소오스 라인 수보다는 적거나 같은 단위로 분리하며, 종래의 I/O 단위보다는 적은 단위로 분리하는 것이 바람직하다.
또한, 상기 도 10에 도시한 레이아웃을 사용하지 않을 경우에는, 판독, 프로그램 및 포스트 프로그램 동작을 실시하기 전에 소오스 충전 시간을 임의로 설정할 수도 있다. 즉, 벌크 기판, 소오스 라인 및 비트라인 각각 또는 다수개와 워드라인을 바이어싱하여 셀의 소오스 액티브 영역을 일정 전압으로 기충전한 후, 판독, 프로그램 및 포스트 프로그램 동작을 실시함으로써 상술한 문제점을 해결할 수 있다.
이하, 상술한 동작을 구현할 수 있는 본 발명에 의한 NOR형 플래쉬 메모리 장치의 제조 방법을 도면을 참조하여 상세히 설명하고자 한다.
도 11a 내지 도 16a는 도 8에 도시한 셀 어레이의 제조 방법을 설명하기 위한 수직 단면도 및 레이아웃도이다. 여기서, 각 a도는 수직 단면도이고, 각 b도는 레이아웃도이다.
도 11a 및 도 11b는 플로팅 게이트(110)을 형성하는 단계를 도시한다. p형의 반도체 기판(100)의 표면에 사진 및 이온주입 공정을 사용하여 n형 불순물을 주입한 후 고온 열처리를 통해 상기 n형 불순물을 원하는 깊이까지 확산시킴으로써 n형 웰(102)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 n형 웰(102)을 제외한 기판 표면 및 상기 n형 웰(102) 내의 셀 어레이 영역에 p형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 p형 웰(104)을 형성한다. 통상적으로, 주변회로부의 NMOS 트랜지스터가 형성되어질 웰을 p형 웰이라 칭하고, 상기 n형 웰(102) 내의 셀 어레이 영역에 형성되어질 웰을 포켓 p형 웰(pocket p-well)(104)이라 칭한다.
이어서, 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 또는 버퍼 폴리실리콘 LOCOS(polysilicon buffered LOCOS; PBL) 공정을 실시하여 상기 기판(100)의 상부에 5000∼6000Å 정도의 두께를 갖는 필드 산화막(106)을 형성하여 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 다음에, 상기 액티브 영역과 필드 영역의 경계 부분에 생긴 불필요한 막들을 제거하기 위하여 희생 산화막을 형성한 후, 습식 식각 공정으로 상기 희생 산화막을 모두 제거한다.
여기서, 상기 소자분리 공정시, 셀의 액티브 폭과 소오스 선택 트랜지스터의 액티브 폭을 서로 다르게 형성하는 것이 바람직하다. 즉, 상기 소오스 선택 트랜지스터의 액티브 폭을 셀의 액티브 폭과 동일하거나 크게 형성함으로써, 셀 전류를 증대시킨다.
이어서, 상기 액티브 영역의 상부에 통상적으로 터널 산화막이라 불리우는 얇은 산화막 또는 산질화막을 100Å 두께로 얇게 성장시킴으로써 단위 셀의 제1 게이트 산화막(108)을 형성한다. 이때, 셀의 문턱 전압을 조절하기 위하여 상기 필드 산화막(106)을 형성한 후, 사진 공정으로 셀 영역을 한정하고 p형 불순물을 이온주입하는 단계를 추가할 수 있다. 또한, 상기 셀의 제1 게이트 산화막(108)은 전기적 소거를 실시하지 않는 EPROM의 경우 200Å 내외의 두께로 형성한다.
다음에, 상기 제1 게이트 산화막(108)이 형성된 결과물의 상부에 플로팅 게이트로 사용될 제1 도전층(110)으로, 예컨대 폴리실리콘층을 증착한 후, 인(P)을 다량 함유한 POCl3을 침적하여 상기 제1 도전층(110)을 n+형으로 도핑시킨다. 다음에, 사진식각 공정을 통해 셀 영역의 필드 산화막(106) 상부의 제1 도전층(110)을 이방성 식각으로 제거함으로써, 비트라인을 따라 이웃한 셀 간의 플로팅 게이트를 서로 분리시킨다. 즉, 상기 플로팅 게이트용 제1 도전층(110)은 도 11b에 도시한 바와 같이, 셀의 액티브 영역과 필드 영역의 일부 영역을 덮고 상기 필드 산화막(106)의 일부 영역에서 분리되어 비트라인 방향으로 신장되는 패턴으로 형성된다. 이때, 상기 제1 도전층(110)은 비트라인과 평행한 복수의 소오스 액티브 영역과 필드 영역의 일부에도 상기 셀과 동일한 패턴으로 형성된다. 또한, 주변 회로 영역에서는 상기 제1 도전층(110)을 포토레지스트 패턴(도시하지 않음)으로 마스킹하여 남기거나 전부 제거한다.
이어서, 상기 결과물의 상부에 플로팅 게이트와 컨트롤 게이트를 절연시키기 위한 층간 유전막(112)으로, 예컨대 ONO(oxide/nitride/oxide)막을 형성한다. 즉, 상기 제1 도전층(104)을 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후, 그 위에 약 130Å 두께의 질화막을 증착하고 상기 질화막을 산화시켜 40Å 정도의 두께의 제2 산화막을 성장시킴으로써, ONO로 이루어진 층간 유전막(112)을 형성한다. 바람직하게는, 상기 층간 유전막(112)은 산화막으로 환산하여 130∼180Å 정도의 두께를 갖도록 형성한다.
도 12a 및 도 12b는 주변 회로 영역의 층간 유전막(112) 및 제1 도전층(110)을 제거하는 단계를 도시한다. 상기와 같이 층간 유전막(112)이 형성된 결과물의 상부에 주변 회로 영역을 오픈시키도록 포토레지스트 패턴(113)을 형성한다. 이어서, 노출된 주변 회로 영역의 층간 유전막(112) 및 제1 도전층(110)을 건식 식각으로 차례로 제거한다. 그리고, 남아있는 절연막, 즉 셀의 제1 게이트 산화막(108)을 기판(100)의 손상을 고려하여 습식 식각으로 제거한다. 이때, 주변 회로 영역의 제1 도전층(110)을 상기 도 11의 단계에서 식각하였을 경우에는 상기 층간 유전막(112)을 제거할 때 그 하부의 절연막, 셀의 제1 게이트 산화막(108)이 제거된다.
일반적으로, 상기한 식각 공정을 진행할 때 셀 어레이 영역은 포토레지스트 패턴으로 마스킹하지만, 본 발명에서는 소오스 라인 영역을 한정하여 상기 소오스 라인 영역을 덮고 있는 층간 유전막(112), 제1 도전층(110) 및 제1 게이트 산화막(108)을 제거한다.
여기서, 상기 층간 유전막(112) 및 제1 도전층(110)을 식각하는 공정을 완료한 후, 주변 회로 트랜지스터나 셀 영역의 소오스 선택 트랜지스터의 문턱 전압을 조절하기 위하여 p형 불순물을 이온주입하는 단계를 더 실시할 수도 있다.
도 13a는 제2 및 제3 게이트 산화막(116, 118)과 제2 도전층(114)을 형성하는 단계를 도시한다. 상기와 같이 주변 회로 영역 및 소오스 라인 영역의 층간 유전막(112), 제1 도전층(110) 및 제1 게이트 산화막(108)을 제거한 후, 노출된 액티브 영역 (즉, 주변 회로 액티브 영역과 소오스 액티브 영역)에 산화막을 성장시킨다. 그 결과, 주변 회로 트랜지스터가 형성될 액티브 영역에는 제2 게이트 산화막(116)이 형성되고, 셀의 소오스 선택 트랜지스터가 형성될 액티브 영역에는 제3 게이트 산화막(118)이 형성된다.
여기서, 상기 제2 게이트 산화막(116)의 두께는 주변 회로 트랜지스터의 구동 능력에 따라 결정한다. 즉, 동작 전압이 5V 이하일 경우에는 100∼160Å 정도의 두께로 제2 게이트 산화막(116)을 형성하고, 동작 전압이 10V 이상일 경우에는 200∼400Å 정도의 두께로 제2 게이트 산화막(116)을 형성한다. 또한, 필요에 따라 상기한 전압들을 모두 사용할 경우에는, 적어도 두 번의 산화 공정을 이용하여 다수의 두께를 갖는 제2 게이트 산화막을 형성할 수 있다. 즉, 두꺼운 게이트 산화막을 형성하기 위하여 노출된 액티브 영역에 두꺼운 제1 산화막을 형성한 후, 얇은 게이트 산화막이 요구되는 주변 회로의 액티브 영역을 사진 공정으로 노출하여 성장된 제1 산화막을 제거한다. 다음에, 상기 제1 산화막보다 얇은 두께의 제2 산화막을 성장시키면, 제1 산화막과 제2 산화막이 합쳐진 두꺼운 게이트 산화막 영역과 제2 산화막으로 이루어진 얇은 게이트 산화막 영역이 완성된다. 이때, 소오스 선택 트랜지스터의 제3 게이트 산화막(118)은 셀의 터널 산화막으로 제공되는 제1 게이트 산화막(108)과 동일하거나 두꺼운 두께로 형성하는 것이 바람직하다. 이것은 셀의 프로그램 또는 소거 동작시 상기 셀에서 발생하는 F-N 터널링과 같은 전자의 입·출입이 소오스 라인 영역에서는 발생하지 않도록 하기 위함이다.
이어서, 상기 결과물의 상부에 컨트롤 게이트로 사용될 제2 도전층(114)으로, 예컨대 n+형으로 도핑된 폴리실리콘층과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층을 차례로 적층하여 폴리사이드층을 형성한다. 다음에, 상기 제2 도전층(114)의 상부에 산화막, 질화막 또는 상기 막들의 복합막으로 이루어진 절연막을 2000∼4000Å 정도의 두께로 증착하여 캡핑층(capping layer)(115)을 형성한다.
도 14a 및 도 14b는 셀의 컨트롤 게이트(114a) 및 주변 회로 영역의 게이트(114b)를 형성하는 단계를 도시한다. 상기와 같이 캡핑층(115)을 형성한 후, 사진 공정을 통해 셀 어레이의 워드라인 패턴 및 주변 회로 영역의 게이트 패턴을 형성하기 위한 포토레지스트 패턴(119)을 형성한다. 이어서, 상기 포토레지스트 패턴(119)을 식각 마스크로 이용하여 노출된 캡핑층(115) 및 제2 도전층(114)을 식각한다. 이때, 상기 포토레지스트 패턴(119)의 높이가 높아 패턴들이 밀집한 영역에 식각 가스가 균일하게 공급되지 못하는 문제를 해결하기 위하여, 노출된 캡핑층(115)을 식각한 후 상기 포토레지스트 패턴(119)을 제거하고 상기 포토레지스트 패턴(119)보다 얕은 두께의 캡핑층(115)을 식각 마스크로 사용하여 노출된 제2 도전층(114)을 식각할 수도 있다. 상기한 공정의 결과로, 셀 어레이 영역에는 컨트롤 게이트(114a)가 형성되고, 주변 회로 영역에는 제2 도전층으로 이루어진 단층 게이트(114b)가 형성된다. 그리고, 소오스 액티브 영역에는 제2 도전층으로 이루어진 단층 구조의 소오스 선택 게이트(114c)가 형성된다.
도 15a 및 도 15b는 셀의 적층 게이트를 형성하는 단계를 도시한다. 상기와 같이 주변 회로 영역의 게이트(114b)를 형성한 후, 사진 공정을 통해 주변 회로 영역과 셀 어레이 내의 소오스 액티브 영역을 포토레지스트 패턴(121)으로 마스킹한다. 이어서, 셀 어레이 내의 노출된 캡핑층(115)을 식각 마스크로 사용하여 층간 유전막(112) 및 제1 도전층(110)을 연속적으로 제거함으로써, 플로팅 게이트(110a)와 컨트롤 게이트(114a)로 이루어진 셀의 적층 게이트를 형성한다.
본 발명에서는 적층 게이트 구조의 셀 어레이 내에 MOS형의 단층 게이트 구조를 갖는 소오스 선택 트랜지스터를 형성하기 위한 식각 공정시, 상기 소오스 선택 트랜지스터의 액티브 영역이 노출되지 않는다. 따라서, 상기 소오스 선택 트랜지스터의 액티브 영역이 식각 공정에 의해 손상되지 않는다.
도 16a는 제1 및 제2 소오스/드레인 영역(120, 122)과 금속층(127)을 형성하는 단계를 도시한다. 상기와 같이 셀의 적층 게이트(110a, 114a) 및 소오스 선택 트랜지스터의 게이트(114c)를 형성한 후, n형 불순물의 이온주입 공정을 통해 셀 어레이의 제1 소오스/드레인 영역(120)을 통상적인 단일 접합(SD) 구조나 이중 확산 접합(DD) 구조로 형성한다. 또는, 상기 제1 소오스/드레인 영역(120) 중의 한 영역만을 DD 구조로 형성할 수도 있다.
이때, 소오스 액티브 영역은 상기한 이온주입 공정시 포토레지스트 패턴(121)으로 마스킹되어 있으므로, 상기 n형 불순물이 이온주입되지 못하고 이미 형성되어 있는 주변 회로 영역의 구조물 패턴에 의하여 소오스 선택 트랜지스터의 노출된 소오스/드레인 영역에 상기 셀과 다른 형태의 접합 구조, 예컨대 LDD 구조를 형성할 수있다. 또한, 상기 소오스 선택 트랜지스터의 소오스/드레인용 불순물 이온주입을 주변 회로 트랜지스터의 소오스/드레인(122)용 불순물 이온주입과 동시에 진행할 수도 있다.
상기와 같이 소오스/드레인 이온주입 공정을 실시한 후, 결과물의 상부에 절연층(124)으로서, 예컨대 고온 산화막(high temperature oxide; HTO)과 BPSG(borophosphosilicate glass)막을 각각 1000Å과 5000Å의 두께로 형성한다. 이어서, 900℃에서 리플로우(reflow) 공정을 진행하여 상기 BPSG막을 평탄화시킨 후, 사진식각 공정을 통해 상기 절연층(124)을 식각하여 금속 콘택(125)을 형성한다. 바람직하게는, 상기 금속 콘택(125)은 셀의 드레인 영역을 노출시키는 비트라인 콘택(도 8의 참조 부호 128)이다.
다음에, 상기 금속 콘택(125)이 형성된 결과물의 상부에 금속층(127)을 형성하고 사진식각 공정을 통해 상기 금속층(127)을 패터닝한다. 그 결과, 비트라인 콘택을 통해 셀의 드레인 영역에 연결되는 비트라인이 형성된다. 여기서, 상기 금속층(127)은 금속 실리사이드나 폴리사이드로 형성할 수 있다.
이어서, 다층 배선이 필요한 경우 금속 콘택 및 금속층의 형성 공정을 추가한 후, 결과물의 상부에 보호층(passivation layer)을 형성하여 NOR형 플래쉬 메모리 장치를 완성한다.
상술한 바와 같이 본 발명에 따른 NOR형 플래쉬 메모리 셀에 의하면, 판독, 포스트 프로그램 및 프로그램 동작시 비선택 워드라인에 기준 전압(예컨대, 0V)을 인가하면서 상기 비선택 워드라인들 중에서 선택 셀과 소오스 액티브 영역을 공유하는 하나의 워드라인에 네거티브 전압을 인가한다. 즉, 선택 셀과 소오스 액티브 영역을 공유하지 않는 비선택 셀은 포지티브 문턱 전압(+ Vth)을 갖는 소오스 선택 트랜지스터를 이용하여 프로그램 동작시 0V의 워드라인 전압만으로 원하지 않는 전류 경로를 제거하고, 상기 선택 셀과 소오스 액티브 영역을 공유하는 비선택 셀의 워드라인에는 네거티브 전압을 인가하여 전류 경로를 제거한다.
따라서, 소오스 선택 트랜지스터를 사용하는 기존의 셀 어레이와 동일한 셀 면적을 유지하면서 과도 소거 문제를 해결할 수 있다.
상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (25)
- 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인을 구비하고, 상기 비트라인과 워드라인이 교차하는 영역에 플로팅 게이트와 컨트롤 게이트의 적층 게이트 구조를 갖는 단위 셀이 위치하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 상기 셀의 소오스 액티브 영역들은 상기 비트라인에 평행한 복수개의 소오스 라인에 의해 연결되며, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 소오스 액티브 영역을 공유하고, 상기 소오스 액티브 영역은 소오스 라인과 워드라인의 중첩 영역에 형성되는 소오스 선택 트랜지스터에 의해 분리되는 비휘발성 메모리 장치의 동작 방법에 있어서,상기 셀의 플로팅 게이트에 전자를 주입하는 프로그램 동작시 선택 셀의 비트라인과 워드라인에 포지티브 전압을 인가하고 상기 소오스 라인을 비트라인 전압에 비해 낮은 기준 전압을 인가하여 셀 전류를 발생시키며,상기 선택 셀과 소오스 액티브 영역을 공유하는 비선택 셀의 워드라인에는 다른 비선택 셀의 워드라인에 인가되는 기준 전압보다 낮은 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
- 제1항에 있어서, 상기 기준 전압은 0V 또는 그라운드 노드이고, 상기 기준 전압보다 낮은 전압은 네거티브 전압인 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
- 제1항에 있어서, 상기 프로그램 동작시 선택 셀의 워드라인에 상기 소오스 선택 트랜지스터의 문턱 전압보다 높은 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
- 제1항에 있어서, 상기 프로그램 동작시 상기 소오스 라인을 기충전하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
- 제1항에 있어서, 상기 셀의 플로팅 게이트에 프로그램 동작보다 적은 전자를 주입하는 포스트 프로그램 동작을 더 구비하며, 상기 포스트 프로그램 동작시 상기 선택 셀과 소오스 액티브 영역을 공유하는 비선택 셀의 워드라인에 다른 비선택 셀의 워드라인에 인가하는 전압보다 낮은 네거티브 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
- 제5항에 있어서, 상기 포스트 프로그램 동작시 선택 셀의 워드라인에 상기 소오스 선택 트랜지스터의 문턱 전압보다 높은 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
- 제5항에 있어서, 상기 포스트 프로그램 동작시 상기 소오스 라인을 기충전하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
- 제1항에 있어서, 상기 소오스 선택 트랜지스터의 초기 문턱 전압을 상기 셀의 초기 문턱 전압보다 낮게 하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
- 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인을 구비하고, 상기 비트라인과 워드라인이 교차하는 영역에 플로팅 게이트와 컨트롤 게이트의 적층 게이트 구조를 갖는 단위 셀이 위치하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 상기 셀의 소오스 액티브 영역들은 상기 비트라인에 평행한 복수개의 소오스 라인에 의해 연결되며, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 소오스 액티브 영역을 공유하고, 상기 소오스 액티브 영역은 소오스 라인과 워드라인의 중첩 영역에 형성되는 소오스 선택 트랜지스터에 의해 분리되는 비휘발성 메모리 장치의 동작 방법에 있어서,상기 셀의 판독 동작시 선택 셀의 비트라인과 워드라인에 포지티브 전압을 인가하고 상기 소오스 라인을 비트라인 전압에 비해 낮은 기준 전압을 인가하며,상기 선택 셀과 소오스 액티브 영역을 공유하는 비선택 셀의 워드라인에는 다른 비선택 셀의 워드라인에 인가되는 기준 전압보다 낮은 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
- 제9항에 있어서, 상기 기준 전압은 0V 또는 그라운드 노드이고, 상기 기준 전압보다 낮은 전압은 네거티브 전압인 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
- 제9항에 있어서, 상기 판독 동작시 선택 셀의 워드라인에 상기 소오스 선택 트랜지스터의 문턱 전압보다 높은 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
- 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인을 구비하고, 상기 비트라인과 워드라인이 교차하는 영역에 플로팅 게이트와 컨트롤 게이트의 적층 게이트 구조를 갖는 단위 셀이 위치하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 상기 셀의 소오스 액티브 영역들은 상기 비트라인에 평행한 복수개의 소오스 라인에 의해 연결되며, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 소오스 액티브 영역을 공유하고, 상기 소오스 액티브 영역은 소오스 라인과 워드라인의 중첩 영역에 형성된 소오스 선택 트랜지스터에 의해 분리되는 비휘발성 메모리 장치에 있어서,상기 소오스 선택 트랜지스터는 단층 게이트 구조로 형성되고, 상기 단층 게이트의 하부에 형성되는 게이트 절연막이 상기 셀의 플로팅 게이트의 하부에 형성되는 게이트 절연막보다 동일하거나 두꺼운 두께를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제12항에 있어서, 상기 소오스 선택 트랜지스터의 액티브 폭은 상기 셀의 액티브 폭보다 동일하거나 큰 것을 특징으로 하는 비휘발성 메모리 장치.
- 제12항에 있어서, 상기 소오스 선택 트랜지스터의 단층 게이트에 정렬되는 소오스 또는 드레인 접합이 상기 셀의 적층 게이트에 정렬되는 소오스 또는 드레인 접합과 적어도 하나가 다른 구조로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제14항에 있어서, 상기 셀의 소오스/드레인 접합은 단일 접합 구조 또는 이중 확산 접합 구조로 형성되거나 상기 소오스 접합과 드레인 접합이 서로 다른 구조로 형성되며, 상기 소오스 선택 트랜지스터의 소오스/드레인 접합은 단일 접합 구조 또는 LDD 구조로 형성되거나 상기 소오스 접합과 드레인 접합이 서로 다른 구조로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제14항에 있어서, 상기 소오스 선택 트랜지스터의 소오스 또는 드레인 접합 중에서 적어도 하나의 접합은 상기 셀을 구동시키기 위한 주변 회로 트랜지스터의 소오스/드레인 접합과 동일한 구조로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제12항에 있어서, 상기 소오스 액티브 영역은 워드라인 방향으로 복수개의 셀들을 연결하면서 상기 셀의 개수보다는 적지만 입/출력단(I/O)의 개수보다는 많은 단위로 분리되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 셀 어레이 내에 플로팅 게이트와 컨트롤 게이트의 적층 게이트 구조를 갖는 복수개의 셀과 상기 셀의 소오스 액티브 영역과 소오스 라인을 연결시키기 위한 단층 게이트 구조의 소오스 선택 트랜지스터가 형성되고, 상기 셀을 구동시키기 위한 주변 회로 영역을 구비하는 비휘발성 메모리 장치의 제조 방법에 있어서,반도체 기판을 액티브 영역과 필드 영역으로 구분하는 단계;상기 반도체 기판의 상부에 셀의 제1 게이트 절연막 및 제1 도전층을 순차적으로 형성하고, 상기 액티브 영역 사이의 필드 영역을 일부 노출시켜 상기 제1 도전층을 식각함으로써 셀의 플로팅 게이트를 이웃하는 셀과 분리시키는 단계;상기 결과물의 상부에 층간 유전막을 형성하는 단계;상기 주변 회로 영역과 상기 셀 어레이 내의 소오스 선택 트랜지스터의 액티브 영역을 한정하여 노출된 층간 유전막, 제1 도전층 및 제1 게이트 절연막을 식각한 후, 주변 회로 영역과 소오스 선택 트랜지스터의 제2 및 제3 게이트 절연막을 형성하는 단계;상기 결과물의 상부에 제2 도전층을 형성하고, 상기 셀의 게이트 영역 및 주변 회로 영역의 게이트 영역을 한정하여 상기 제2 도전층을 식각하는 단계; 및상기 주변 회로 영역과 상기 셀 어레이 내의 소오스 액티브 영역을 마스킹한 후 노출된 층간 유전막 및 제1 도전층을 식각함으로써, 제1 도전층으로 이루어진 플로팅 게이트와 제2 도전층으로 이루어진 컨트롤 게이트의 적층 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제18항에 있어서, 반도체 기판을 액티브 영역과 필드 영역으로 구분하는 단계에서, 상기 소오스 선택 트랜지스터의 액티브 폭을 상기 셀의 액티브 폭보다 동일하거나 크게 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제18항에 있어서, 상기 주변 회로 영역과 소오스 선택 트랜지스터의 제2 및 제3 게이트 절연막을 형성하는 단계에서, 상기 제2 및 제3 게이트 절연막은 두 번의 산화 공정으로 형성하며 상기 제1 게이트 절연막보다 두껍게 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제20항에 있어서, 상기 주변 회로 영역의 제2 게이트 절연막은 다수의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제21항에 있어서, 상기 소오스 선택 트랜지스터의 제3 게이트 절연막은 상기 주변 회로 영역의 다수의 두께를 갖는 제2 게이트 절연막 중에서 적어도 하나와 동일하게 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제18항에 있어서, 상기 제2 도전층을 형성하고 상기 셀의 게이트 영역 및 주변 회로 영역의 게이트 영역을 한정하여 상기 제2 도전층을 식각하는 단계는,주변 회로 영역 및 소오스 선택 트랜지스터의 제2 및 제3 게이트 절연막이 형성된 결과물의 상부에 제2 도전층 및 캡핑 절연막을 순차적으로 형성하는 단계;상기 셀의 게이트 영역 및 주변 회로 영역의 게이트 영역을 포토레지스트 패턴으로 한정하여 노출된 캡핑 절연막을 식각하는 단계; 및상기 포토레지스트 패턴을 제거한 후, 상기 캡핑 절연막을 식각 마스크로 사용하여 노출된 제2 도전층을 식각하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제18항에 있어서, 상기 제2 도전층을 형성하고 상기 셀의 게이트 영역 및 주변 회로 영역의 게이트 영역을 한정하여 상기 제2 도전층을 식각하는 단계는,주변 회로 영역 및 소오스 선택 트랜지스터의 제2 및 제3 게이트 절연막이 형성된 결과물의 상부에 제2 도전층 및 캡핑 절연막을 순차적으로 형성하는 단계;상기 셀의 게이트 영역 및 주변 회로 영역의 게이트 영역을 포토레지스트 패턴으로 한정하여 노출된 캡핑 절연막 및 제2 도전층을 순차적으로 식각하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제18항에 있어서, 상기 적층 게이트를 형성하는 단계 후, 상기 주변 회로 영역과 소오스 액티브 영역이 마스킹된 상태에서 상기 셀의 소오스/드레인 영역을 형성하기 위한 불순물 이온주입을 실시하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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| JP18094498A JP3856064B2 (ja) | 1997-12-31 | 1998-06-26 | 不揮発性メモリ装置の作動方法 |
| US09/181,248 US5943262A (en) | 1997-12-31 | 1998-10-28 | Non-volatile memory device and method for operating and fabricating the same |
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| Publication Number | Publication Date |
|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507690B1 (ko) * | 1998-12-23 | 2005-10-26 | 주식회사 하이닉스반도체 | 플래쉬 이이피롬 셀 어레이 구조 |
| KR100858178B1 (ko) * | 2005-12-23 | 2008-09-10 | 가부시끼가이샤 도시바 | 고속 기록가능 반도체 메모리 디바이스 |
| KR101052869B1 (ko) * | 2008-04-18 | 2011-07-29 | 주식회사 하이닉스반도체 | 상변환 기억 소자 및 그의 제조방법 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492675B1 (en) * | 1998-01-16 | 2002-12-10 | Advanced Micro Devices, Inc. | Flash memory array with dual function control lines and asymmetrical source and drain junctions |
| US6255155B1 (en) | 1998-04-23 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Nonvolatile memory and method for fabricating the same |
| US6515507B1 (en) * | 1999-07-01 | 2003-02-04 | Altera Corporation | Control pin for specifying integrated circuit voltage levels |
| IT1313155B1 (it) * | 1999-08-05 | 2002-06-17 | St Microelectronics Srl | Flusso di processo per la realizzazione di memorie non volatili conrimozione differenziata dell'ossido sacrificale |
| JP3563310B2 (ja) * | 1999-10-18 | 2004-09-08 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置の製造方法 |
| US6509604B1 (en) * | 2000-01-26 | 2003-01-21 | Advanced Micro Devices, Inc. | Nitridation barriers for nitridated tunnel oxide for circuitry for flash technology and for LOCOS/STI isolation |
| US6363014B1 (en) | 2000-10-23 | 2002-03-26 | Advanced Micro Devices, Inc. | Low column leakage NOR flash array-single cell implementation |
| KR100375232B1 (ko) * | 2001-03-20 | 2003-03-08 | 삼성전자주식회사 | 비휘발성 메모리 소자의 제조방법 |
| JP4907011B2 (ja) * | 2001-04-27 | 2012-03-28 | 株式会社半導体エネルギー研究所 | 不揮発性メモリとその駆動方法、及び半導体装置 |
| US6449188B1 (en) | 2001-06-19 | 2002-09-10 | Advanced Micro Devices, Inc. | Low column leakage nor flash array-double cell implementation |
| US6953730B2 (en) | 2001-12-20 | 2005-10-11 | Micron Technology, Inc. | Low-temperature grown high quality ultra-thin CoTiO3 gate dielectrics |
| US6970370B2 (en) * | 2002-06-21 | 2005-11-29 | Micron Technology, Inc. | Ferroelectric write once read only memory for archival storage |
| US6996009B2 (en) | 2002-06-21 | 2006-02-07 | Micron Technology, Inc. | NOR flash memory cell with high storage density |
| US6804136B2 (en) * | 2002-06-21 | 2004-10-12 | Micron Technology, Inc. | Write once read only memory employing charge trapping in insulators |
| US7154140B2 (en) | 2002-06-21 | 2006-12-26 | Micron Technology, Inc. | Write once read only memory with large work function floating gates |
| US6888739B2 (en) * | 2002-06-21 | 2005-05-03 | Micron Technology Inc. | Nanocrystal write once read only memory for archival storage |
| US7193893B2 (en) | 2002-06-21 | 2007-03-20 | Micron Technology, Inc. | Write once read only memory employing floating gates |
| US7847344B2 (en) * | 2002-07-08 | 2010-12-07 | Micron Technology, Inc. | Memory utilizing oxide-nitride nanolaminates |
| US7221586B2 (en) | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide nanolaminates |
| US7221017B2 (en) * | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide-conductor nanolaminates |
| KR100476928B1 (ko) * | 2002-08-14 | 2005-03-16 | 삼성전자주식회사 | 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이 |
| DE10241990B4 (de) * | 2002-09-11 | 2006-11-09 | Infineon Technologies Ag | Verfahren zur Strukturierung von Schichten auf Halbleiterbauelementen |
| KR100500456B1 (ko) * | 2003-08-13 | 2005-07-18 | 삼성전자주식회사 | 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 |
| US7283398B1 (en) * | 2004-05-04 | 2007-10-16 | Spansion Llc | Method for minimizing false detection of states in flash memory devices |
| WO2006001058A1 (ja) * | 2004-06-25 | 2006-01-05 | Spansion Llc | 半導体装置及びソース電圧制御方法 |
| JP2006041174A (ja) * | 2004-07-27 | 2006-02-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR100669342B1 (ko) * | 2004-12-21 | 2007-01-16 | 삼성전자주식회사 | 낸드 플래시 메모리 장치의 프로그램 방법 |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| KR100684198B1 (ko) | 2005-09-16 | 2007-02-20 | 삼성전자주식회사 | 소스 스트래핑 라인이 구비된 반도체 장치 |
| US7709402B2 (en) | 2006-02-16 | 2010-05-04 | Micron Technology, Inc. | Conductive layers for hafnium silicon oxynitride films |
| KR100719382B1 (ko) | 2006-04-10 | 2007-05-18 | 삼성전자주식회사 | 세 개의 트랜지스터들이 두 개의 셀을 구성하는 비휘발성메모리 소자 |
| JP4768557B2 (ja) * | 2006-09-15 | 2011-09-07 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| WO2008047416A1 (fr) * | 2006-10-18 | 2008-04-24 | Spansion Llc | Circuit de détection de tension |
| US7672175B2 (en) * | 2008-01-11 | 2010-03-02 | Qualcomm Incorporated | System and method of selectively applying negative voltage to wordlines during memory device read operation |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| US4888734A (en) * | 1987-12-30 | 1989-12-19 | Elite Semiconductor & Systems Int'l., Inc. | EPROM/flash EEPROM cell and array configuration |
| JP2856811B2 (ja) * | 1990-01-30 | 1999-02-10 | 株式会社東芝 | 不揮発性半導体メモリ装置の製造方法 |
| JP3004043B2 (ja) * | 1990-10-23 | 2000-01-31 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| EP0676816B1 (en) * | 1994-03-28 | 2001-10-04 | STMicroelectronics S.r.l. | Flash - EEPROM memory array and biasing method thereof |
| US5491657A (en) * | 1995-02-24 | 1996-02-13 | Advanced Micro Devices, Inc. | Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells |
| JP3878681B2 (ja) * | 1995-06-15 | 2007-02-07 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| KR0170714B1 (ko) * | 1995-12-20 | 1999-03-30 | 김광호 | 낸드형 플래쉬 메모리 소자 및 그 구동방법 |
| US5790456A (en) * | 1997-05-09 | 1998-08-04 | Advanced Micro Devices, Inc. | Multiple bits-per-cell flash EEPROM memory cells with wide program and erase Vt window |
-
1997
- 1997-12-31 KR KR1019970080524A patent/KR100295150B1/ko not_active IP Right Cessation
-
1998
- 1998-06-26 JP JP18094498A patent/JP3856064B2/ja not_active Expired - Fee Related
- 1998-10-28 US US09/181,248 patent/US5943262A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507690B1 (ko) * | 1998-12-23 | 2005-10-26 | 주식회사 하이닉스반도체 | 플래쉬 이이피롬 셀 어레이 구조 |
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