JP2005260787A - 移相器 - Google Patents

Abstract

【課題】 特性ばらつきを補償して正確な位相差を有する信号を出力することが可能な移相器を提供する。
【解決手段】 可変型４５度移相回路１０に信号ＬＯが入力されて互いに４５°の位相差を有する信号ＬＯ１，ＬＯ２が出力される。９０度移相回路１１は可変型４５度移相回路１０と同一の構成の可変型４５度移相回路２０，２１を含み、信号ＬＯ１，ＬＯ２を受けて、互いに９０°の位相差を有する信号ＬＯ３，ＬＯ４を出力する。位相差分回路１２からは信号ＬＯ３，ＬＯ４の位相差と９０°とのずれを可変型４５度移相回路１０，２０，２１に帰還する信号ＣＴＲＬが出力される。可変型４５度移相回路１０，２０，２１は信号ＣＴＲＬを受けて回路の特性値を変化させることで、位相のずれを０°にして移相角を４５°に調整する。
【選択図】 図２

Description

本発明は高周波信号の受信装置に用いられる移相器に関し、より特定的には、動的に移相角度を調整可能な移相器に関するものである。

携帯電話機の普及や無線ＬＡＮの実用化に伴い、これらに用いられる電子機器の高性能化、小型化、低コスト化を実現できる高周波半導体装置が脚光を浴びている。高周波半導体装置を実現する材料としては、従来、高い電子移動度を持つＧａＡｓなどのIII−Ｖ族化合物半導体が主に用いられている。

近年、シリコン半導体に形成されるＭＯＳトランジスタの微細化が進み、０．２μｍ以下の微細なゲート長を持つＭＯＳトランジスタが形成可能となっている。ＭＯＳトランジスタが微細化され、そのトランスコンダクタンスＧｍが向上することで高周波信号に対する応答特性が向上し、ギガヘルツ帯の高周波信号にも利用されるようになっている。

シリコン半導体のＣＭＯＳ製造プロセス技術を用いて高周波信号に対応可能な素子が作製可能になると化合物半導体を用いた場合よりも低コストになる。また、ＣＭＯＳプロセス技術によって、高周波デバイスがベースバンド信号受信回路などのロジック回路部とともにシリコン半導体基板上に集積化されることも期待される。よって、コスト低減および回路面積縮小のため、シリコン半導体で形成可能な高周波デバイスの重要性が高まっている。

高周波信号の送受信に用いられる高周波フロントエンド回路をシリコン半導体のＣＭＯＳプロセス技術によって低コスト化あるいは高集積化できるよう、高周波信号の送受信技術自体についても検討が進められている。

高周波信号の受信方式としては、従来からスーパーヘテロダイン方式が用いられている。スーパーヘテロダイン方式とは、周波数変換回路であるミクサによって、高周波信号を中間周波数（ＩＦ周波数）と呼ばれる低い周波数に一旦変換し、ＩＦ周波数の信号を受けて動作するＩＦ回路を介してベースバンド信号を生成する手法である。

スーパーヘテロダイン方式では、ベースバンド信号の生成のためミクサに高周波信号と局部発信信号（ローカル信号）が入力されると、高周波信号の周波数とローカル信号の周波数の和と差に一致するＩＦ周波数を有する２つの高周波信号がミクサから出力される。一方の信号はベースバンド信号に利用される信号（所望波）となり、もう一方の信号はベースバンド信号に利用されない不要波（イメージ信号）となる。スーパーヘテロダイン方式ではイメージ信号が後段のベースバンド処理回路に入力されないように、ミクサの出力に特定の周波数の信号のみを通過させる狭帯域フィルタ（ＳＡＷフィルタ）が接続される。

しかし、ＳＡＷフィルタはＣＭＯＳプロセスによって形成することが困難な素子である。よって、フィルタと、その他の受信回路をＣＭＯＳプロセスにより集積化されたチップがプリント基板に実装されたモジュールが、高周波信号装置として一般的に用いられる。

ただし、モジュールに実装する部品が多くなると、モジュールの実装面積の増大やコストの増大が生じる。ＣＭＯＳプロセスを用いた高集積化技術によるコスト低減の効果を最大限に発揮するためには、このような外付けの部品を可能な限り削減していくことが必要である。

外付け部品を削減可能な高周波信号の受信技術として、ダイレクトコンバージョン方式が最近では特に注目されている。ダイレクトコンバージョン方式とは、ローカル信号を高周波信号と同一の周波数の信号とすることで、スーパーヘテロダイン方式では発生していたＩＦ周波数を有する信号を発生させず、高周波信号を直接ベースバンド信号に変換する方式である。スーパーヘテロダイン方式において必要なＩＦフィルタはダイレクトコンバージョン方式では不要になり、高周波フロントエンド回路をＣＭＯＳプロセスによって半導体基板に集積化するのに有利である。

ダイレクトコンバージョン方式はモジュール内部の部品の削減に極めて有利な方法であるが、一方で、次のような２つの課題を有する。

１つめの課題は、ＤＣオフセットの抑制である。ダイレクトコンバージョン方式では、ローカル信号が高周波信号経路に漏れ込むと高周波信号とローカル信号の周波数が同一であるので、信号の重ねあわせによる直流成分の電圧が発生する。読出されるベースバンド信号にＤＣオフセットが重ね合わされると、受信信号のＳ／Ｎ比が著しく低下するので、ＤＣオフセットを抑制する必要がある。

２つめの課題は、ローカル信号の２次高調波がベースバンド信号に重ね合わされる、いわゆる２次歪み現象の抑制である。ローカル信号の２次高調波はベースバンド信号の周波数と同一である。このため、ミクサやその他の回路にローカル信号の２次高調波が入力されてベースバンド信号と重ね合わされると雑音を発生させる。

このようなダイレクトコンバージョン方式に特有の問題を解決するための方法として、高周波信号と、高周波信号の１／２の周波数を有するローカル信号を入力してベースバンド信号を生成するハーモニックミクサの利用が提案される。ハーモニックミクサでは、ローカル信号が漏れて高周波信号経路に入力されても、ローカル信号の周波数と高周波信号の周波数が異なるので、ローカル信号の成分がベースバンドに変換されることはない。また、ハーモニックミクサで生じるローカル信号の高調波は、ベースバンド信号の周波数とも異なるので２次歪みの問題も生じない。ハーモニックミクサには、たとえば互いに逆極性で接続された１対のダイオードが用いられる。

ダイレクトコンバージョン方式では、互いに位相が９０°異なるベースバンド信号を用いて受信を行なう。互いに位相が９０°異なるベースバンド信号を生成するには、高周波信号を２つに分配し、各々の信号を受ける２つのハーモニックミクサに入力される２つのローカル信号の位相差を４５°にする。互いに４５°の位相差を有する２つのローカル信号は、１つのローカル信号を移相器に入力することで発生させることができる。

このような移相器は、一般的には受動素子である抵抗、キャパシタ等を組合せて構成される。このような移相器の例として、特開平１０−２００３７６号公報（特許文献１）では、同一の半導体チップ上に隣接して回路構造が同じ素子を形成し、回路特性の相対誤差を少なくすることで正確な位相差を有する信号を発生させる移相器が開示される。
特開平１０−２００３７６号公報

ダイレクトコンバージョン方式では、ハーモニックミクサに入力される２つのローカル信号の位相差が正確に４５°であることが重要になる。しかし、特許文献１に開示される移相器のように、受動素子の特性値を利用した移相器では、製造ばらつきや動作温度によって、特性値が設計値から変動することがあるが、そのような変動に対する補償手段を有していない。よって、動作条件に関わらず正確な４５°の位相差を有するローカル信号を生成することは困難である。

本発明は、要約すれば、１の信号が入力されると互いに位相が異なる２つの信号を出力する移相器であって、入力信号を受けて第１，第２の信号を出力し、調整信号に応じて第１の信号に対する第２の信号の位相差である第１の位相差を調整する第１の移相回路と、第１，第２の信号を受けて、第３の信号と、第３の信号に対して第２の位相差を有する第４の信号を出力する第２の移相回路とを備え、第２の移相回路は、第１の移相回路と同一構成の複数個の移相ユニットを含み、移相器は、第３，第４の信号を受けて、第２の位相差と９０°の差を調整信号として出力する位相差分回路をさらに備え、第１の移相回路および複数個の移相ユニットの各々は、調整信号の示す位相差が０°となるように第１の移相回路および複数個の移相ユニットの各々の移相角を変化させる。

本発明の移相器によれば、製造ばらつきあるいは温度依存性などによって生じる回路の特性値のばらつきを補償して正確な位相差を有する信号を出力することが可能になる。また、本発明の移相器によれば、４５°の位相差に限らず、９０度を任意の数で等分した位相差を有する信号を出力することが可能である。

以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。

［実施の形態１］
図１は、本発明の移相器を含む受信回路の構成を示す図である。図１を参照して、受信回路１００は、互いに１８０°位相が異なる（以下、差動型と称する）信号ＬＯを発信する局部発振器１と、信号ＬＯを受けて互いに４５°の位相差を有する差動型の信号ＬＯ１，ＬＯ２を出力する移相器２と、信号ＬＯ１と高周波信号ＲＦとを受けて、差動型のベースバンド信号ＢＢ１を出力するハーモニックミクサ３と、信号ＬＯ２と高周波信号ＲＦとを受けて差動型のベースバンド信号ＢＢ２を出力するハーモニックミクサ４と、図示されないアンテナから受信された高周波信号を高いＳＮ比で増幅して出力する低雑音増幅器５とを備える。

ベースバンド信号ＢＢ１，ＢＢ２は互いに直交する信号であり、一方はＩチャネル用ベースバンド信号として用いられ、他方はＱチャネル用ベースバンド信号になる。ベースバンド信号ＢＢ１，ＢＢ２は、図示されない信号処理回路に入力され、たとえばＡＤ変換や復号処理などの各種処理がなされる。

図２は、実施の形態１の移相器の構成を示すブロック図である。図２を参照して、移相器２は、信号ＬＯを受けて互いに４５°の位相差を有する２つの差動型の信号ＬＯ１，ＬＯ２を出力する可変型４５度移相回路１０と、信号ＬＯ１，ＬＯ２を受けて互いに９０°の位相差を有する差動型の信号ＬＯ３，ＬＯ４を出力する９０度移相回路１１と、信号ＬＯ３，ＬＯ４を受けて、信号ＬＯ３とＬＯ４の位相差が９０°からずれていることを示す信号ＣＴＲＬを出力する位相差分回路１２とを備える。

９０度移相回路１１は、可変型４５度移相回路１０と同一の回路素子から構成される可変型４５度移相回路２０，２１を含む。可変型４５度移相回路２０は、信号ＬＯ１を受けて、信号ＬＯ１と信号ＬＯの位相差と同じ位相差だけ移相した信号ＬＯ３を出力する。同様に、可変型４５度移相回路２１は、信号ＬＯ２を受けて、信号ＬＯ２と信号ＬＯの位相差と同じ位相差だけ移相した信号ＬＯ４を出力する。よって、信号ＬＯ３と信号ＬＯ４の位相差は、概ね９０°になる。

可変型４５度移相回路１０，２０，２１は信号ＣＴＲＬを受けて、各々の回路に含まれる素子の特性値を変化させ、移相角が正確に４５°になるように調整する。なお、可変型４５度移相回路１０の構成については後述する。

位相差分回路１２は、信号ＬＯ３を受けて信号ＣＰ１を出力する差動型９０度移相回路２２と、信号ＬＯ４を受けて信号ＣＰ２を出力する差動型９０度移相回路２３と、信号ＣＰ１，ＣＰ２の位相を比較する位相比較回路２４を含む。信号ＣＰ１，ＣＰ２は信号ＬＯ３とＬＯ４の位相差が９０°からずれていると、その位相差と９０°との差分に相当する位相差を互いに有する信号である。

差動型９０度移相回路２２は、信号ＬＯ３を受け、互いに９０°位相が異なる差動型の信号を生成し、生成した信号の１つを信号ＣＰ１として出力する。同様に、差動型９０度移相回路２３は、信号ＬＯ４を受け、互いに９０°位相が異なる差動型の信号を生成する。差動型９０度移相回路２３は、生成した信号のうち信号ＣＰ１との位相差が最も小さい信号ＣＰ２を出力する。

位相比較回路２４は、信号ＣＰ１の周波数をＣＭＯＳ回路にて動作可能な周波数の信号に変換する分周回路２５と、分周回路２５と同様に信号ＣＰ２の周波数をＣＭＯＳ回路にて動作可能な周波数に変換する分周回路２６と、分周回路２５から出力される信号ＣＰ１Ａと分周回路２６のから出力される信号ＣＰ２Ａとを受けて２つの信号の位相を比較する位相比較器２７とを含む。

分周回路２５，２６は、たとえば、高速動作可能なＮチャネルＭＯＳトランジスタのみを用いるＣＭＬ(Current Mode Logic)回路から構成される。また、分周回路２５、２６は、高い周波数の信号に応答可能なＣＭＬ回路の分周器と、ＣＭＬ回路の分周器によって低い周波数に変換された信号を受けて動作するＣＭＯＳデジタル回路の組合せによって構成されてもよい。ＣＭＯＳデジタル回路を組合せた分周回路は、ＣＭＬ回路のみで構成された分周回路よりも消費電力を低減することが可能になる。

位相比較回路２４は、さらに、位相比較器２７から出力される信号ＣＰＯＡ，ＣＰＯＢをデジタル形式からアナログ形式に変換するチャージポンプ２８と、チャージポンプ２８から出力される信号ＣＴＲＬを積分して連続的に変化させるローパスフィルタ２９とを含む。

図２の移相器２について説明する。可変型４５度移相回路１０に信号ＬＯが入力されて互いに４５°の位相差を有する信号ＬＯ１，ＬＯ２が出力される。９０度移相回路１１は可変型４５度移相回路１０と同一の構成の可変型４５度移相回路２０，２１を含み、信号ＬＯ１，ＬＯ２を受けて、互いに９０°の位相差を有する信号ＬＯ３，ＬＯ４を出力する。位相差分回路１２からは信号ＬＯ３，ＬＯ４の位相差と９０°とのずれを可変型４５度移相回路１０，２０，２１に帰還する信号ＣＴＲＬが出力される。可変型４５度移相回路１０，２０，２１は信号ＣＴＲＬを受けて回路の特性値を変化させることで、位相のずれを０°にして移相角を４５°に調整する。

移相器２に含まれる位相差分回路１２は、ＰＬＬ（Phase Locked Loop)回路の動作と同様になるよう構成される。位相比較器２７に入力される信号ＣＰ１Ａ，ＣＰ２Ａの位相が一致する、いわゆるロック状態となったときには、信号ＣＴＲＬの電圧値はある安定値になる。可変型４５度移相回路１０、２０、２１が安定化した信号ＣＴＲＬを受ける状態とは、移相角が４５°に固定された状態である。

実施の形態１の移相器について、さらに説明する。

上述の特許文献１に開示される移相器では、標準の使用条件（たとえば動作温度が室温である）のもとで、移相角が４５°になるよう設計された移相器であっても、実際に使用すると製造ばらつきや動作温度の変化によって、移相角が４５°からずれるという問題が生じる。たとえば、シリコン半導体チップの場合、素子特性値の製造ばらつきは、製造ロットごとに生じる。また、製造ばらつきは同一ウェハであっても、チップごと、あるいはチップ内部の素子の配置場所によっても生じる。

実施の形態１の移相器は、半導体集積回路のデザインルールが微小化されると素子間の相対的な特性ばらつきが低減されるという長所を利用するものである。素子のサイズが最小デザインルールに比べて大きい受動素子（たとえば、抵抗、インダクタ、キャパシタなど）であっても、能動素子（トランジスタ）が微小化されることでチップ内に近接して配置されることが可能になる。よって、受動素子の特性値について相対的なばらつきが小さくなる。また、移相角のずれを帰還によってなくすことで動作温度による特性のばらつきを補償することが可能になる。実施の形態１の移相器によればダイレクトコンバージョン方式実現のハードルとなっている問題点を解決するハーモニックミクサが集積回路上にて形成され、１チップに集積化された送受信トランシーバーＩＣが実現可能になる。

図３は、図２の可変型４５度移相回路１０の基本構成を示す図である。図３を参照して、移相角を決める回路素子は、直列に接続されるインダクタンスＬＡと抵抗Ｒ０１および、一方端がノードＮＤ１に接続され、他方端が接地ノードに接続されるキャパシタＣ０１である。移相角はインダクタンスＬＡ、抵抗Ｒ０１、キャパシタＣ０１の特性値によって決定される。特性値を適切に定めることによって、入力信号ＩＮに対し任意の位相差を有する信号ＯＵＴを出力することが可能になる。

図４は、図１の可変型４５度移相回路１０の回路図である。図４を参照して、可変型４５度移相回路１０は、電源ノードにソースが接続され、ノードＷ０にドレインが接続され、ゲートに駆動用のバイアス電圧ＶＢ１を受けるＰチャネルＭＯＳトランジスタＰ１と、ノードＷ０にソースが接続され、ノードＷ１にドレインが接続され、ゲートに信号ＬＯＢを受けるＰチャネルＭＯＳトランジスタＰ２と、ノードＷ０にソースが接続され、ノードＷ４にドレインが接続され、ゲートに信号ＬＯＡを受けるＰチャネルＭＯＳトランジスタＰ３とを含む。

信号ＬＯＡ，ＬＯＢは差動型の信号であり、図２の信号ＬＯに相当する。信号ＬＯＢによってＰチャネルＭＯＳトランジスタＰ２が駆動されるとノードＷ１から信号ＬＯ１Ａが出力される。同様に、信号ＬＯＡによってＰチャネルＭＯＳトランジスタＰ３が駆動されるとノードＷ４から信号ＬＯ１Ｂが出力される。信号ＬＯ１Ａ，ＬＯ１Ｂは差動型の信号であり、図２で示される信号ＬＯ１に相当する。

可変型４５度移相回路１０は、さらに、ノードＷ１とノードＷ２との間に直列に接続されるインダクタンスＬ１と、抵抗Ｒ１と、ノードＷ２にドレインが接続され、接地ノードにソースが接続され、ゲートにバイアス電圧ＶＢ２を受けるＮチャネルＭＯＳトランジスタＮ１を含む。信号ＬＯＢによってＰチャネルＭＯＳトランジスタＰ２が駆動され、バイアス電圧ＶＢ２によってＮチャネルＭＯＳトランジスタＮ１が駆動されると、ノードＷ２から信号ＬＯ２Ｂが出力される。

可変型４５度移相回路１０は、さらに、ノードＷ４とノードＷ５との間に直列に接続されるインダクタンスＬ２と、抵抗Ｒ２と、ノードＷ５にドレインが接続され、接地ノードにソースが接続され、ゲートにバイアス電圧ＶＢ２を受けるＮチャネルＭＯＳトランジスタＮ２を含む。信号ＬＯＡによってＰチャネルＭＯＳトランジスタＰ３が駆動され、バイアス電圧ＶＢ２によってＮチャネルＭＯＳトランジスタＮ２が駆動されると、ノードＷ５から信号ＬＯ２Ａが出力される。信号ＬＯ２Ａ，ＬＯ２Ｂは差動型の信号であり、図２で示される信号ＬＯ２に相当する。

可変型４５度移相回路１０は、さらに、ノードＷ２とノードＷ６との間に接続され、信号ＣＴＲＬによって容量値を変化させるキャパシタＶＣ１と、ノードＷ５とノードＷ６との間に接続され、信号ＣＴＲＬを受けて容量値を変化させるキャパシタＶＣ２とを含む。

キャパシタＶＣ１，ＶＣ２は、たとえばバラクタと呼ばれる素子によって構成される。バラクタとは印加する端子間電圧の大きさによって容量値を変化させることができる素子である。バラクタの一例としては、ＭＯＳトランジスタのゲートを一方の端子とし、ソースとドレインとソースおよびドレインが形成されるウェルに接続される端子を共通化して第２の端子とした素子である。また、バラクタの他の例として、たとえばＰＮ接合によって生じる接合容量を利用するダイオード型のものがある。

信号ＬＯ２Ａは信号ＬＯＡに対し、インダクタンスＬ２、抵抗Ｒ２、キャパシタＶＣ２の特性値によって決定される位相差を有する信号である。さらに、信号ＬＯ２Ｂは信号ＬＯＢに対し、インダクタンスＬ１、抵抗Ｒ１、キャパシタＶＣ１の特性値によって決定される位相差を有する信号である。

信号ＬＯ２Ａと信号ＬＯＡの位相差は、信号ＣＴＲＬを受けたキャパシタＶＣ２の容量値が変化することで調整され、本発明の場合では、位相差は４５°に調整される。同様に、信号ＬＯ２Ｂと信号ＬＯＢの位相差は、信号ＣＴＲＬを受けたキャパシタＶＣ１の容量値が変化することで調整され、本発明の場合では、位相差は４５°に調整される。

可変型４５度移相回路２０，２１の構成は可変型４５度移相回路１０の構成と同様である。可変型４５度移相回路２０は、信号ＬＯ１をＰチャネルＭＯＳトランジスタＰ２，Ｐ３に受けて、ノードＷ１，Ｗ４から信号ＬＯ３を出力する。同様に、可変型４５度移相回路２１は、信号ＬＯ２をＰチャネルＭＯＳトランジスタＰ２，Ｐ３に受けて、ノードＷ２，Ｗ５から信号ＬＯ４を出力する。

なお、可変型４５度移相回路１０の構成は図４に示される回路に限定されず、信号ＣＴＲＬを受けて容量値を変化させるキャパシタが含まれる移相回路であれば他の回路であってもよい。

図５は、図２の可変型４５度移相回路１０の別の回路図である。図４，図５を参照して、可変型４５度移相回路１０Ａは、図４におけるインダクタンスＬ１，抵抗Ｒ１に代えて、ソースがノードＷ１に接続され、ドレインがノードＷ２に接続され、ゲートに信号ＣＴＲＬを受けるＰチャネルＭＯＳトランジスタＤＰ１と、ソースがノードＷ４に接続され、ドレインがノードＷ５に接続され、ゲートに信号ＣＴＲＬを受けるＰチャネルＭＯＳトランジスタＤＰ２とを含む点で図４の可変型４５度移相回路１０と異なる。また、可変型４５度移相回路１０Ａは、図４におけるキャパシタＶＣ１，ＶＣ２に代えて、ノードＷ２，Ｗ５との間に接続されるキャパシタＣ１，Ｃ２を含む点で図４の可変型４５度移相回路１０と異なる。なお、キャパシタＣ１，Ｃ２の容量値は固定値である。

図５における可変型４５度移相回路１０Ａは、ＰチャネルＭＯＳトランジスタＤＰ１，ＤＰ２のチャネル抵抗を信号ＣＴＲＬの電圧によって変化させる点で図４の可変型４５度移相回路１０と異なる。抵抗値を可変にすることによって、信号ＬＯＡとＬＯ２Ａとの位相差および信号ＬＯＢとＬＯ２Ｂとの位相差が調整される。

なお、図５においてはチャネル抵抗を変化させるＭＯＳトランジスタはＰチャネルＭＯＳトランジスタＤＰ１，ＤＰ２であると示されるが、ＰチャネルＭＯＳトランジスタＤＰ１，ＤＰ２に代えてＮチャネルＭＯＳトランジスタが含まれてもよい。

図６は、図２の位相比較器２７の構成を示す回路図である。図６を参照して、位相比較器２７は、フリップフロップＦＦ１〜ＦＦ４を含む。フリップフロップＦＦ１とフリップフロップＦＦ３とは同様の構成である。また、フリップフロップＦＦ２とフリップフロップＦＦ４とは同様の構成である。

フリップフロップＦＦ１は、信号ＣＰ１Ａを受けて出力を反転させるインバータＩＮＶ１と、一方の入力がインバータＩＮＶ１の出力に接続され、他方の入力がノードＷ１２に接続され、出力がノードＷ７に接続されるＮＡＮＤ回路ＮＡ１と、入力がノードＷ７，Ｗ８，Ｗ９に接続され、出力がノードＷ１２に接続される３入力型のＮＡＮＤ回路ＮＡ８とを含む。

フリップフロップＦＦ２は、ＮＡＮＤ回路ＮＡ２，ＮＡ３を含む。ＮＡＮＤ回路ＮＡ２は、一方の入力がＮＡＮＤ回路ＮＡ１の出力に接続され、他方の入力がＮＡＮＤ回路ＮＡ３の出力に接続され、出力がノードＷ８に接続される。ＮＡＮＤ回路ＮＡ３は、一方の入力がノードＷ９に接続され、他方の入力がＮＡＮＤ回路ＮＡ２の出力に接続され、出力がＮＡＮＤ回路ＮＡ２の一方の入力に接続される。

フリップフロップＦＦ３は、信号ＣＰ２Ａを受けて出力を反転させるインバータＩＮＶ２と、一方の入力がインバータＩＮＶ２の出力に接続され、他方の入力がノードＷ１３に接続され、出力がノードＷ１１に接続されるＮＡＮＤ回路ＮＡ６と、入力端子がノードＷ９，Ｗ１０，Ｗ１１に接続され、出力がノードＷ１３に接続される３入力型のＮＡＮＤ回路ＮＡ９とを含む。

フリップフロップＦＦ４は、ＮＡＮＤ回路ＮＡ４，ＮＡ５を含む。ＮＡＮＤ回路ＮＡ４は、一方の入力がノードＷ９に接続され、他方の入力がＮＡＮＤ回路ＮＡ５の出力に接続され、出力がＮＡＮＤ回路ＮＡ５の一方の入力に接続される。ＮＡＮＤ回路ＮＡ５は、一方の入力がノードＷ１１に接続され、他方の入力がＮＡＮＤ回路ＮＡ４の出力に接続され、出力がノードＷ１０に接続される。

位相比較器２７は、さらに、ＮＡＮＤ回路ＮＡ１，ＮＡ２，ＮＡ５，ＮＡ６の出力を受けるＮＡＮＤ回路ＮＡ７と、ＮＡＮＤ回路ＮＡ７の出力を遅延させるインバータＩＮＶ３〜ＩＮＶ６を含む。

位相比較器２７は、さらに、ＮＡＮＤ回路ＮＡ８の出力を反転させて信号ＣＰＯＡを出力するインバータＩＮＶ７と、ＮＡＮＤ回路ＮＡ９の出力を反転させて信号ＣＰＯＢを出力するインバータＩＮＶ８とを含む。信号ＣＰＯＡ，ＣＰＯＢは、図２のチャージポンプ２８を駆動する信号である。

信号ＣＰ１Ａと信号ＣＰ２Ａの位相が異なる場合、たとえば信号ＣＰ１Ａが信号ＣＰ２Ａよりも位相が進む場合について説明する。信号ＣＰ１ＡがＨレベルに立ち上がるに応じてフリップフロップＦＦ１はセットされ、ノードＷ７に出力される信号はＨレベルになる。また、信号ＣＰＯＡはＬレベルになる。フリップフロップＦＦ２はフリップフロップＦＦ１からＨレベルの信号を受けてセットされ、Ｈレベルの信号をＮＡＮＤ回路ＮＡ７に出力する。

同様に、信号ＣＰ１Ａよりも遅れて信号ＣＰ２ＡがＨレベルに立ち上がるに応じてフリップフロップＦＦ３はセットされ、ノードＷ１１に出力される信号はＨレベルになる。フリップフロップＦＦ４はフリップフロップＦＦ３からＨレベルの信号を受けてＨレベルの信号をＮＡＮＤ回路ＮＡ７に出力する。

ＮＡＮＤ回路ＮＡ７の出力は、信号ＣＰ１ＡがＨレベルに立ち上がり信号ＣＰ２Ａが立ち上がるまでの時間、Ｈレベルになる。ＮＡＮＤ回路ＮＡ７がＨレベルの信号を出力することによってフリップフロップＦＦ１〜ＦＦ４はすべてリセットされる。フリップフロップＦＦ１がリセットされると、信号ＣＰＯＡはＨレベルになる。つまり、信号ＣＰ１Ａの位相が信号ＣＰ２Ａよりも進む場合、信号ＣＰ１ＡがＨレベルに立ち上がってから信号ＣＰ２ＡがＨレベルに立ち上がるまでの間、信号ＣＰＯＡはＬレベルになる。同様に、信号ＣＰ２Ａの位相が信号ＣＰ１Ａよりも進む場合、信号ＣＰ２ＡがＨレベルに立ち上がってから信号ＣＰ１ＡがＨレベルに立ち上がるまでの間、信号ＣＰＯＢはＬレベルになる。信号ＣＰＯＡ、ＣＰＯＢがＨレベルからＬレベルになることで信号ＣＰ１Ａ，ＣＰ２Ａの位相差が検出される。

図７は、チャージポンプ２８の回路図である。図７を参照して、チャージポンプ２８は、電源ノードに接続されて一定の電流を出力する電流源ＣＳ１と、ゲートに信号ＣＰＯＡを受けて駆動され、ソースに電流源ＣＳ１が接続され、ノードＷ２０にドレインが接続されるＰチャネルＭＯＳトランジスタＰ５と、ノードＷ２０にソースが接続され、ゲートに信号ＣＰＯＢを受けて駆動されるＰチャネルＭＯＳトランジスタＰ６と、ＰチャネルＭＯＳトランジスタＰ６のドレインと接地ノードの間に接続されて一定の定電流を出力する電流源ＣＳ２とを含む。

ノードＷ２０からの出力は信号ＣＴＲＬになる。信号ＣＰＯＡがＬレベルの場合、ＰチャネルＭＯＳトランジスタＰ５が駆動して電源ノードからノードＷ２０に向けて電流が流れる結果、ノードＷ２０の電圧は上昇する。一方、信号ＣＰＯＢがＬレベルの場合、ＰチャネルＭＯＳトランジスタＰ６が駆動してノードＷ２０から接地ノードに向けて電流が流れる結果、ノードＷ２０の電圧は下降する。信号ＣＰ１Ａの位相が信号ＣＰ２Ａよりも進む場合、つまり信号ＣＰＯＡがＬレベルの場合、信号ＣＴＲＬの電圧は上昇する。同様に、信号ＣＰ１Ａの位相が信号ＣＰ２Ａよりも遅れる場合、つまり信号ＣＰＯＢがＬレベルの場合、信号ＣＴＲＬの電圧は下降する。信号ＣＴＲＬの変化は図２の可変型４５度移相回路１０，２０，２１にフィードバックされる。

［実施の形態２］
実施の形態２の移相器は、実施の形態１の移相器よりもさらに回路面積の縮小化を可能にする。

図８は、実施の形態２の移相器の構成を示すブロック図である。図２，図８を参照して、移相器２Ａは、図２の差動型９０度移相回路２２，２３に代えて、Ｄフリップフロップ分周回路３０，３１を含む点で図２の移相器２と異なる。Ｄフリップフロップ分周回路３０，３１は、直列に接続された２つのＤフリップフロップから構成される。Ｄフリップフロップ分周回路３０，３１では、Ｄフリップフロップの直列に接続された部分から、正確に９０°の位相差を有し、入力信号の半分の周波数を有する信号が出力される。Ｄフリップフロップは、たとえばＣＭＯＳデジタル回路にて構成されるが、入力される信号の周波数が高い場合には、高速動作に好適なＣＭＬ回路によって構成される。ＣＭＬ回路によって構成されるＤフリップフロップの回路図については後述する。

Ｄフリップフロップ分周回路３０，３１が用いられることによって、信号ＣＰ１，ＣＰ２の周波数は信号ＬＯ３，ＬＯ４の１／２になる。よって、分周回路２５，２６の構成が簡素化されて回路面積が縮小される。さらに、移相器を含む回路の高集積化、低コスト化、低消費電力化も可能になる。

図９は、図８のＤフリップフロップ分周回路３０の構成を示す図である。図９を参照して、Ｄフリップフロップ分周回路は、ＤフリップフロップＤＦＦ１，ＤＦＦ２を含む。ＤフリップフロップＤＦＦ１の出力端子Ｑ，／Ｑから出力される信号Ｘ，／Ｘは、それぞれ、ＤフリップフロップＤＦＦ２の入力端子Ｄ，／Ｄに入力される。また、ＤフリップフロップＤＦＦ２の出力端子Ｑ，／Ｑから出力される信号Ｙ，／Ｙは、ＤフリップフロップＤＦＦ１の入力端子Ｄ，／Ｄに入力される。

ＤフリップフロップＤＦＦ１の入力端子ＣＫには信号ＬＯ３Ｂが入力され、入力端子／ＣＫには信号ＬＯ３Ａが入力される。ＤフリップフロップＤＦＦ２の入力端子ＣＫには信号ＬＯ３Ａが入力され、入力端子／ＣＫには信号ＬＯ３Ｂが入力される。信号ＬＯ３Ａ，ＬＯ３Ｂは、差動型の信号であり、図８に示される信号ＬＯ３に相当する。ＤフリップフロップＤＦＦ１の入力端子ＣＫに信号ＬＯ３Ｂが入力されて入力端子／ＣＫに信号ＬＯ３Ａが入力されると、互いに９０°の位相差を有する信号Ｘ，／Ｘが出力される。同様に、ＤフリップフロップＤＦＦ２の入力端子ＣＫに信号ＬＯ３Ａが入力されて入力端子／ＣＫに信号ＬＯ３Ｂが入力されると、互いに９０°の位相差を有する信号Ｙ，／Ｙが出力される。信号ＣＰ１はＤフリップフロップＤＦＦ１の出力端子Ｑ、すなわちノードＷ２２から出力される。

なお、Ｄフリップフロップ分周回路３１の構成は、図９のＤフリップフロップ分周回路３０の構成と同様であり、入力端子ＣＫ，／ＣＫに入力される信号ＬＯ３に代えてＬＯ４が入力され、ＤフリップフロップＤＦＦ１の出力に代えて、ＤフリップフロップＤＦＦ２の出力端子／Ｑから出力される信号／Ｙが信号ＣＰ２として出力される。

図１０は、図９のＤフリップフロップＤＦＦ１の回路図の一例である。図１０を参照して、ＤフリップフロップＤＦＦ１は、電源ノードとノードＷ２５との間に接続される抵抗Ｒ４と、ノードＷ２５にドレインが接続され、ノードＷ２７にソースが接続され、ゲートが入力端子Ｄに接続されるＮチャネルＭＯＳトランジスタＮ３と、電源ノードとノードＷ２６との間に接続される抵抗Ｒ５と、ノードＷ２６にドレインが接続され、ノードＷ２７にソースが接続され、ゲートが入力端子／Ｄに接続されるＮチャネルＭＯＳトランジスタＮ４とを含む。

ＤフリップフロップＤＦＦ１は、さらに、ノードＷ２７にドレインが接続され、ノードＷ２９にソースが接続され、入力端子ＣＫにゲートが接続されるＮチャネルＭＯＳトランジスタＮ５と、ノードＷ２９にドレインが接続され、接地ノードにソースが接続され、ゲートにバイアス電圧ＶＢ３が入力されるＮチャネルＭＯＳトランジスタＮ９とを含む。

ＤフリップフロップＤＦＦ１は、さらに、出力端子Ｑにドレインが接続され、ノードＷ２８にソースが接続され、出力端子／Ｑにゲートが接続されるＮチャネルＭＯＳトランジスタＮ６と、出力端子／Ｑにドレインが接続され、ノードＷ２８にソースが接続され、出力端子Ｑにゲートが接続されるＮチャネルＭＯＳトランジスタＮ７と、ノードＷ２８にドレインが接続され、ノードＷ２９にソースが接続され、入力端子／ＣＫにゲートが接続されるＮチャネルＭＯＳトランジスタＮ８とを含む。

［実施の形態３］
実施の形態１，２の移相器には回路構成が異なる可変型４５度移相回路と、差動型９０度移相回路が含まれる。たとえば、差動型９０度移相回路として、実施の形態２の移相器のようにＤフリップフロップ分周回路を用いた場合、入力される信号波形のデューティ比が５０％から外れると正確な９０°の移相が行なえなくなる。実施の形態３の移相器では、このような課題を解決する。

図１１は、実施の形態３の移相器の構成を示すブロック図である。図２，図１１を参照して、移相器２Ｂは、図２の差動型９０度移相回路２２に代えて可変型４５度移相回路３３，３４を含む点で図２の移相器２と異なる。また、同様に、移相器２Ｂは、図２の差動型９０度移相回路２３に代えて、可変型４５度移相回路３５，３６を含む点で図２の移相器２と異なる。なお、可変型４５度移相回路３３〜３６は可変型４５度移相回路１０と同一の回路素子から構成される。

可変型４５度移相回路３３，３４は、可変型４５度移相回路２０における信号ＬＯ１と信号ＬＯ３の位相差と同じ位相差だけ入力信号を移相する。また、可変型４５度移相回路３５は、可変型４５度移相回路２１と同様に、信号ＬＯ２と信号ＬＯ４の位相差と同じ位相差だけ入力信号を移相する。さらに、可変型４５度移相回路３６は、信号ＬＯ２と信号ＬＯ４の位相差と同じ位相差だけ入力信号を移相し、移相した信号（この信号は差動型の信号である）のうち、負極性すなわち１８０°位相が遅れた信号を出力する。

可変型４５度移相回路３３〜３６は、信号ＣＴＲＬを受けて、各々の回路に含まれる素子の特性値を変化させ、移相角が正確に４５°になるように調整する。図４，図５において既に説明されるように、可変型４５度移相回路３３〜３６は移相角を調整可能にするため、電圧によって容量値を変化させるバラクタあるいはＰチャネルＭＯＳトランジスタを含む。

図１１の移相器２Ｂの場合、可変型４５度移相回路１０と同一の構成の可変型４５度移相回路３３〜３６によって９０度移相回路が形成されることにより、異なる回路構成の移相回路を含むことによって生じる移相角の変動が解消される。

図８におけるＤフリップフロップ分周回路３０，３１の場合、入力される信号波形のデューティ比が５０％から外れると正確な９０°の位相差を持つ信号を生成することができないが可変型４５度移相回路３３〜３６によって構成される９０度移相回路は、移相角が９０°からずれても、信号ＣＴＲＬによって９０°に調整することが可能である。

［実施の形態４］
実施の形態４の移相器は、実施の形態１〜３の移相器と比較して、さらに回路面積を縮小することを可能にする。

図１２は、実施の形態４の移相器の構成を示すブロック図である。図２，図１２を参照して、移相器２Ｃには図２の可変型４５度移相回路２１が含まれず、信号ＬＯを分配した信号が差動型９０度移相回路２３に直接に入力される点において図２の移相器と異なる。可変型４５度移相回路１０，２０は、信号ＣＴＲＬを受けて、入力される信号に対して４５°位相が異なる信号を出力する。よって、信号ＬＯと信号ＬＯ３との位相差は９０°になる。

移相器２Ｃと図２の移相器２を比較すると、移相器２では、信号ＬＯ１，ＬＯ２の振幅をも良く一致させることが可能となるのに対し、移相器２Ｃでは、可変型４５度移相回路１０の振幅利得を常に１にすることは難しい。よって移相器２Ｃでは信号ＬＯ１，ＬＯ２の振幅をも良く一致させることは難しくなる。しかし、移相器２Ｃは移相器２よりも含まれる回路素子の数を減らすことができるので半導体チップ面積の小型化および半導体チップの低コスト化が可能になる点で有利である。

［実施の形態５］
実施の形態５の移相器は、固定された特性値を有する受動素子のみからなる移相回路と、特性値を動的に変化させる移相回路とを組合せて正確な位相差を求めることを可能にする。上述のように固定された特性値を有する受動素子で作製された移相器では、製造ばらつきや温度依存性によって特性値が変化するので、正確な移相角が得られない。実施の形態５の移相器は、このような固定された特性値を有する受動素子のみからなる移相回路が含まれる場合にも正確に４５°の位相差を互いに有する信号を出力することを可能にする。

図１３は、実施の形態５の移相器の構成を示すブロック図である。図２，図１３を参照して、移相器２Ｄは、図２の可変型４５度移相回路１０に代えて可変型４５度移相回路１０Ｂを含む点で図２の移相器２と異なる。可変型４５度移相回路１０Ｂは、信号ＣＴＲＬを受けて信号ＬＯに対する位相差を調整して信号ＬＯ２１を出力する可変型移相回路４０と、信号ＬＯに対し、あらかじめ固定された位相差を有する信号ＬＯ２２を出力する固定型移相回路４１とを含む。可変型移相回路４０の移相角はたとえば（９０＋２２．５）°すなわち１１２．５°に設定され、固定型移相回路４１の移相角は、たとえば（９０−２２．５）°、すなわち６７．５°に設定される。

移相器２Ｄは、さらに、図２の９０度移相回路１１に代えて９０度移相回路１１Ａを含む点で図２の移相器２と異なる。９０度移相回路１１Ａは可変型移相回路４０と同一の回路から構成される可変型移相回路４０Ａと、固定型移相回路４１と同一の回路から構成される固定型移相回路４１Ａを含む。つまり、９０度移相回路１１Ａは可変型４５度移相回路１０Ｂと同一の回路構成である。

図１４は、可変型移相回路４０の回路図の例である。図１４を参照して、可変型移相回路４０は、ノードＷ３０とノードＷ３１との間に接続される抵抗Ｒ６と、ノードＷ３１とノードＷ３３との間に接続されるキャパシタＶＣ３と、ノードＷ３２とノードＷ３３との間に接続される抵抗Ｒ７と、ノードＷ３０とノードＷ３２との間に接続されるキャパシタＶＣ４と、ノードＷ３１，Ｗ３２に入力が接続されて、後段の回路との接続によって生じる信号の歪みを避けるために挿入されるバッファアンプＢＦＡとを含む。

抵抗Ｒ６，Ｒ７およびキャパシタＶＣ３，ＶＣ４はＲＣブリッジ回路を構成する。抵抗Ｒ６，Ｒ７の抵抗値およびキャパシタＶＣ３，ＶＣ４の容量値を適切に設定することにより、信号ＬＯと信号ＬＯ２１との位相差は、たとえば（９０＋２２．５）°に設定される。キャパシタＶＣ３，ＶＣ４は、たとえば図４のキャパシタＶＣ１，ＶＣ２と同じバラクタであり、図示されない信号ＣＴＲＬを受けて容量値を変化させることで信号ＬＯと信号ＬＯ２１との位相差が調整可能になる。

なお、上述の図５の可変型４５度移相回路１０Ｂの場合と同様に、可変型移相回路４０は、キャパシタＶＣ３，ＶＣ４を固定容量とし、抵抗Ｒ６，Ｒ７を、信号ＣＴＲＬをゲートに受けてチャネル抵抗値を変化させるＭＯＳトランジスタに置き換えた構成でも良い。

図１５は、固定型移相回路４１の回路図の例である。図１４，図１５を参照して、固定型移相回路４１は、図１４のキャパシタＶＣ３，ＶＣ４に代えてキャパシタＣ４，Ｃ５を含む点で図１４の可変型移相回路４０と異なる。キャパシタＣ４，Ｃ５は回路の特性値を適切に設定することによって、たとえば、信号ＬＯに対し（９０−２２．５）°だけ位相が異なる信号ＬＯ２２を生成することが可能になる。

上述のように、特性値が固定された受動素子のみでは広範な動作温度範囲において正確な位相差を求めることは困難である。本発明では特性値が固定された受動素子のみからなる移相回路と、特性値を動的に変化させる移相回路とを組合せて、広範な動作温度範囲において正確な位相差を求めることを可能にする。さらに図１４、図１５に示されるように、可変型移相回路４０と固定型移相回路４１の回路素子の構成はほぼ同一であるので特性値の相対的な差が小さくなり、入力信号に４５°の位相差を与える際にも製造ばらつきや温度依存性の影響を少なくすることができる。

なお、図１４，図１５の説明においては、可変型移相回路４０は入力信号に対し（９０＋２２．５）°の位相差を与えた信号を出力し、固定型移相回路４１は入力信号に対し（９０−２２．５）°の位相差を与えた信号を出力するとしたが、可変型移相回路４０が入力信号に対し（９０−２２．５）°の位相差を与えた信号を出力し、固定型移相回路４１は入力信号に対し（９０＋２２．５）°の位相差を与えた信号を出力するように回路素子の特性値を設定してもよい。

［実施の形態６］
本発明の移相器は４５°の位相差に限らず、９０°を任意の数で等分した角度の位相差を有する信号を出力することが可能である。実施の形態６の移相器は一例として互いに３０°の位相差を有する信号を出力することを可能にする。

図１６は、実施の形態６の移相器の構成を示すブロック図である。図２，図１６を参照して、移相器２Ｅは、図２の移相器２の可変型４５度移相回路１０に代えて可変型３０度移相回路５０を含む点で図２の移相器２と異なる。また、移相器２Ｅは、図２の９０度移相回路１１に代えて９０度移相回路５１を含む点で図２の移相器２と異なる。可変型３０度移相回路５０は、信号ＬＯを受けて、互いに３０°位相が異なる信号ＬＯ３１，ＬＯ３２を出力する。

９０度移相回路５１は、可変型３０度移相回路５０と同一の構成である可変型３０度移相回路５１Ａ〜５１Ｄを含む。可変型３０度移相回路５１Ａ，５１Ｃは可変型３０度移相回路５０における信号ＬＯと信号ＬＯ３１の位相差と同じ位相差だけ入力信号を移相する。また、可変型３０度移相回路５１Ｂ，５１Ｄは、可変型３０度移相回路５１Ａ，５１Ｃは可変型３０度移相回路５０における信号ＬＯと信号ＬＯ３２の位相差と同じ位相差だけ入力信号を移相する。よって、信号ＬＯ３とＬＯ４の位相差は９０°になる。

可変型３０度移相回路５０，５１Ａ〜５１Ｄは、各々信号ＣＴＲＬを受け、移相角を３０°に各々調整する。これによって製造ばらつきや動作温度に依存せずに正確な移相角を有する信号を出力することが可能な移相器が実現される。

なお、本発明の移相器は、４５°，３０°の位相差を有する２信号を生成する場合に限定されるものではなく、９０°の１／ｎ（ｎは２以上の整数）の位相差を有する信号を生成する場合においても適用可能である。以下，図２の移相器２と比較しながら、９０°の１／ｎの位相差を有する信号を出力する移相器（以下、９０／ｎ度移相器と称する）について説明する。

９０／ｎ度移相器においては、図２の可変型４５度移相回路１０に代えて、可変型９０／ｎ度移相回路が含まれる。可変型９０／ｎ度移相回路は、移相角が９０／ｎ度である回路である。

可変型９０／ｎ度移相回路は、図４の回路図と同様の構成を有する回路にて実現可能である。図４の回路図において、インダクタンスＬ１，Ｌ２、抵抗Ｒ１，Ｒ２，キャパシタＶＣ１，ＶＣ２の特性値を適切に定めることによって、互いに９０／ｎ度の位相差を有する信号が生成される（説明の便宜上、以後、これらの信号を信号ＬＯＮ１、信号ＬＯＮ２と称する）。

さらに、９０／ｎ度移相器においては、図２の９０度移相回路１１において、可変型４５度移相回路２０，２１に代えて、上述の可変型９０／ｎ度移相回路と同じ構成の可変型９０／ｎ度移相回路が含まれる。なお、９０度移相回路１１において必要な可変型９０／ｎ度移相回路の個数は（ｎ−１）×２個である。

９０度移相回路１１における（ｎ−１）×２個の可変型９０／ｎ度移相回路のうち、（ｎ−１）個は入力される信号に対し、信号ＬＯと信号ＬＯＮ１の位相差と同じ位相差を有する信号を出力する。これら（ｎ−１）個の可変型９０／ｎ度移相回路は直列に接続され、信号ＬＯＮ１を受けて信号ＬＯ３を出力する。

また、９０度移相回路１１における残り（ｎ−１）個の可変型９０／ｎ度移相回路は入力される信号に対し、入力される信号に対し、信号ＬＯと信号ＬＯＮ２の位相差と同じ位相差を有する信号を出力する。これら（ｎ−１）個の可変型９０／ｎ度移相回路は直列に接続され、信号ＬＯＮ２を受けて信号ＬＯ４を出力する。各々の９０／ｎ度移相回路はは信号ＣＴＲＬを受けて、移相角が９０／ｎ度になるように調整する。信号ＬＯＮ２，ＬＯＮ１の位相差は９０／ｎ度であるので、信号ＬＯ３，ＬＯ４の位相差は９０°になる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の移相器を含む受信回路の構成を示す図である。 実施の形態１の移相器の構成を示すブロック図である。 図２の可変型４５度移相回路１０の基本構成を示す図である。 図１の可変型４５度移相回路１０の回路図である。 図２の可変型４５度移相回路１０の別の回路図である。 図２の位相比較器２７の構成を示す回路図である。 チャージポンプ２８の回路図である。 実施の形態２の移相器の構成を示すブロック図である。 図８のＤフリップフロップ分周回路３０の構成を示す図である。 図９のＤフリップフロップＤＦＦ１の回路図の一例である。 実施の形態３の移相器の構成を示すブロック図である。 実施の形態４の移相器の構成を示すブロック図である。 実施の形態５の移相器の構成を示すブロック図である。 可変型移相回路４０の回路図の例である。 固定型移相回路４１の回路図の例である。 実施の形態６の移相器の構成を示すブロック図である。

符号の説明

１ 局部発振器、２，２Ａ〜２Ｅ 移相器、３，４ ハーモニックミクサ、５ 低雑音増幅器、１０，１０Ａ，１０Ｂ，２０，２１，３３〜３６ 可変型４５度移相回路、１１，１１Ａ，５１ ９０度移相回路、１２ 位相差分回路、２２，２３ 差動型９０度移相回路、２４ 位相比較回路、２５，２６ 分周回路、２７ 位相比較器、２８ チャージポンプ、２９ ローパスフィルタ、３０，３１ Ｄフリップフロップ分周回路、４０，４０Ａ 可変型移相回路、４１，４１Ａ 固定型移相回路、５０，５１Ａ〜５１Ｄ 可変型３０度移相回路、１００ 受信回路、ＣＫ，／ＣＫ，Ｄ，／Ｄ 入力端子、Ｑ，／Ｑ 出力端子、ＢＦＡ バッファアンプ、Ｃ０１，Ｃ１，Ｃ２，Ｃ４，Ｃ５，ＶＣ１〜ＶＣ４ キャパシタ、ＣＳ１，ＣＳ２ 電流源、ＤＦＦ１，ＤＦＦ２ Ｄフリップフロップ、ＤＰ１，ＤＰ２，Ｐ１〜Ｐ６ ＰチャネルＭＯＳトランジスタ、ＦＦ１〜ＦＦ４ フリップフロップ、ＩＮＶ１〜ＩＮＶ８ インバータ、Ｌ１，Ｌ２，ＬＡ インダクタンス、Ｎ１〜Ｎ９ ＮチャネルＭＯＳトランジスタ、ＮＡ１〜ＮＡ９ ＮＡＮＤ回路、Ｒ０１，Ｒ１〜Ｒ７ 抵抗、ＮＤ１，Ｗ０〜Ｗ３３ ノード。

Claims (14)

1. １の信号が入力されると互いに位相が異なる２つの信号を出力する移相器であって、
   入力信号を受けて第１，第２の信号を出力し、調整信号に応じて前記第１の信号に対する前記第２の信号の位相差である第１の位相差を調整する第１の移相回路と、
   前記第１，第２の信号を受けて、第３の信号と、前記第３の信号に対して第２の位相差を有する第４の信号を出力する第２の移相回路とを備え、
   前記第２の移相回路は、
   前記第１の移相回路と同一構成の複数個の移相ユニットを含み、
   前記移相器は、
   第３，第４の信号を受けて、前記第２の位相差と９０°の差を前記調整信号として出力する位相差分回路をさらに備え、
   前記第１の移相回路および前記複数個の移相ユニットの各々は、前記調整信号の示す位相差が０°となるように前記第１の移相回路および前記複数個の移相ユニットの各々の移相角を変化させる、移相器。
2. 前記第１の移相回路は、Ｎを２以上の整数とするとき、前記調整信号に応じて前記第１の位相差を９０°／Ｎに調整し、
   前記複数個の移相ユニットは、
   入力される信号に対し前記入力信号と前記第１の信号の位相差だけ移相した第５の信号を出力するＮ−１個の第１の移相ユニットと、
   入力される信号に対し前記入力信号と前記第２の信号の位相差だけ移相した第６の信号を出力し、前記調整信号に応じて前記第５、第６の信号の位相差が９０°／Ｎになるよう調整するＮ−１個の第２の移相ユニットを有し、
   前記第１の移相ユニットは直列に接続されて、前記第１の信号を受けると前記第３の信号を出力し、前記第２の移相ユニットは直列に接続されて、前記第２の信号を受けると前記第４の信号を出力する、請求項１に記載の移相器。
3. 前記第１の移相回路は、前記入力信号をそのまま前記第１の信号として出力し、Ｎを２以上の整数とするとき、前記入力信号と前記調整信号に応じて前記第１の位相差を９０°／Ｎに調整して前記第２の信号を出力し、
   前記複数個の移相ユニットは、前記第１の信号をそのまま前記第３の信号として出力し、前記第２の信号が入力されると前記調整信号に応じて各々の移相角が９０°／Ｎになるように調整して前記第４の信号を出力する、前記第１の移相回路に直列に接続されたＮ−１個の移相ユニットである、請求項１に記載の移相器。
4. 前記第１の移相回路は、
   前記入力信号を受けて、固定値の位相差を有する信号を前記第１の信号として出力する第１の固定移相回路と、
   Ｎを２以上の整数とするとき、前記入力信号を受けて前記第２の信号を出力し、前記調整信号に応じて前記第１の位相差を９０°／Ｎに調整する第１の可変移相回路とを含み、
   前記複数個の移相ユニットは、前記第１の移相回路に直列に接続されて前記第１の信号が入力されると前記第３の信号を出力し、前記第２の信号が入力されると前記第４の信号を出力するＮ−１個の移相ユニットであって、
   前記複数個の移相ユニットの各々は、
   前記第１の固定移相回路と同一の構成であって前記第１の固定移相回路に直列に接続される第２の固定移相回路と、
   前記第１の可変移相回路と同一の構成であって前記第１の可変移相回路に直列に接続される第２の可変移相回路とを有する、請求項１に記載の移相器。
5. 前記第１の移相回路および前記複数個の移相ユニットの各々は、前記調整信号に応じて容量値を変化させるキャパシタを有する、請求項２〜４のいずれかに記載の移相器。
6. 前記第１の移相回路および前記複数個の移相ユニットの各々は、前記調整信号がゲートに入力されるとチャネル抵抗値を変化させるＭＯＳトランジスタを有する、請求項２〜４のいずれかに記載の移相器。
7. Ｎは２である、請求項５，６のいずれかに記載の移相器。
8. Ｎは３である、請求項５，６のいずれかに記載の移相器。
9. 前記第１，第２の移相回路は同一半導体基板上に形成される、請求項１に記載の移相器。
10. 前記入力信号および前記第１〜第４の信号の各々は互いに１８０°位相が異なる信号を含む差動信号であって、
    前記位相差分回路は、
    前記第３の信号を受けて、互いに９０°位相が異なる差動信号を生成し、生成した前記差動信号のいずれか１つを第１の比較信号として出力する第１の９０°移相回路と、
    前記第１の９０°移相回路と同一の構成であって、前記第４の信号を受けて、互いに９０°位相が異なる差動信号を生成し、生成した前記差動信号のうち前記第１の比較信号との位相差が最も小さい信号を第２の比較信号として出力する第２の９０°移相回路と、
    前記第１、第２の比較信号の位相を比較して、前記位相差に応じた信号を前記調整信号として出力する位相比較回路とを含む、請求項１に記載の移相器。
11. 前記第１，第２の９０°移相回路の各々は、直列に接続されるＤフリップフロップを有する、請求項１０に記載の移相器。
12. 前記第１，第２の９０°移相回路の各々は、直列に接続されて各々が前記調整信号に応じて入力される信号と出力される信号の位相差を４５°に調整する可変移相回路を有する、請求項１０に記載の移相器。
13. 前記可変移相回路は、前記調整信号に応じて容量値を変化させるキャパシタを有する、請求項１２に記載の移相器。
14. 前記可変移相回路は、前記調整信号がゲートに入力されるとチャネル抵抗値を変化させるＭＯＳトランジスタを有する、請求項１２に記載の移相器。

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