CN108270436B

CN108270436B - 控制码锁存电路及时钟数据恢复电路

Info

Publication number: CN108270436B
Application number: CN201611257861.3A
Authority: CN
Inventors: 杨海钢; 李天一; 许晓冬; 尹韬; 李威
Original assignee: Institute of Electronics of CAS
Current assignee: Institute of Electronics of CAS
Priority date: 2016-12-30
Filing date: 2016-12-30
Publication date: 2021-06-08
Anticipated expiration: 2036-12-30
Also published as: CN108270436A

Abstract

本发明提供了一种控制码锁存电路，包括：移位寄存器；或非门，其输入端连接所述移位寄存器的输出端，并输出锁定判断信号Lock；控制码平衡点判断电路，其输入端连接所述移位寄存器的输出端，复位端连接所述或非门的输出信号Lock，并输出信号Load；去抖电路，用于输出去抖动之后的锁存控制信号Load_en；锁存器，用于将输入的相位控制码PI_Code[k‑1:0]锁存；本发明还提供了一种时钟数据恢复电路，其包括所述控制码锁存电路；本发明结构简单，可移植性强，无需添加格式转换电路，延时大大减小，易于达到较高的工作频率，实现了较好的抖动性能，同时大幅的提高了环路带宽，环路跟踪能力及抖动容忍范围。

Description

控制码锁存电路及时钟数据恢复电路

技术领域

本发明涉及高速数据传输技术领域，尤其涉及一种控制码锁存电路及时钟数据恢复电路。

背景技术

基于相位插值(Phase Interpolation,PI)的时钟数据恢复电路(Clock and DataRecovery,CDR)广泛应用于高速数据传输中，应用数字控制逻辑取代模拟电荷泵和环路滤波器以实现方便的控制和在工艺之间的灵活转换。图1所示是现有的一种数字PI-CDR结构，以四分之一速率模式为例。串行数据Din由差分信道101输入，经过连续时间线性均衡器(Continues Time Linear Equalizer,CTLE)102，输出均衡后的数据Din’。单元103为相位锁定环路(Phase Lock Loop,PLL)，产生的8相时钟CLK由4路相位插值模块(PI)104转化为相位可调时钟。单元105为二进制鉴相器(Bang-bang Phase Detector,BBPD)，包含两组相同的采样模块111-1和111-2，分别由4路相位可调时钟采样获得数据中部信息Data[3:0]和数据边沿信息Edge[3:0]，通过判断逻辑112，产生4位判断信息Early[3:0]和Late[3:0]。判断信息输入由投票电路106进行多数投票计算，产生的相位超前/滞后判断信号UP/DN由相位控制器(Phase Controller)107分析处理，产生k位相位控制码PI-Code[k-1:0]，控制相位插值单元104输出的时钟相位变化。鉴相器105采样获取的数据中段信息Data[3:0]通过4:16串转并模块108转换为16位并行数据Dout[15:0]输出。

由于二进制鉴相器的非线性特性，时钟的相位控制码将不会稳定在一个固定值，而是在平衡点附近摆动，造成了系统相位噪声。为了将恢复时钟的系统相位噪声降到最低，并保证CDR环路稳定，上述控制器必须满足式1

其中f_update表示环路带宽，亦即CDR相位控制码更新的频率，由控制逻辑的时钟频率决定。而t_D表示环路总延时，从相位判断信号产生到输出时钟相位发生变化的时间。环路带宽越小，高频噪声滤除越彻底，系统相位噪声越低，保证环路稳定。

然而，环路宽的下降将带来CDR相位跟踪能力的下降。考虑输入一个频率为f_noise，幅度为Δφ(峰峰值幅度为2Δφ)的正弦抖动，为保证数据跟踪，CDR需要满足式2：

f_noise·2Δφ≤f_update·φ₀ (2)

其中φ₀表示相位插值间隔，因此抖动容忍能力被环路延时所限制。

为了降低系统相位噪声，现有技术中提出检测输入数据同步头的误码率的方法，但此方法存在接收真正数据时失去用途的缺陷；或是检测恢复数据的眼图情况的方法，但其需要消耗大量面积和功耗；或是通过提取数据与采样时钟沿相位差的方法，但此方法需要将数据作为采样时钟使用，在高速情况下对采样电路要求过高，增大了均衡器压力，实现繁琐。

现有技术还提出在时钟数据恢复电路中引入控制码锁存电路，在CDR锁定后将PI控制码锁存，使之不再受到判断信号的控制，从而将系统相位噪声降至最低，实际上使控制码更新频率摆脱了环路延时的限制，从而让降低相位噪声的同时不降低抖动容忍能力成为了可能，其优势在于仅需对控制码本身进行分析即可判断CDR是否锁定，但其仍存在以下技术缺陷：

(1)现有的控制码锁存电路的实现要求相位控制码PI_Code[k-1:0]必须为二进制码，而相位插值电路本身需要温度计码，由于移位寄存器可达到的速度远远超过二进制计数器，因此控制码产生电路往往直接生成温度计码。因此该电路需要进行控制码格式转换，增大了面积开销，也大大增加了延时。

(2)现有的控制码锁存电路实现需要k+1位减法器，由超前进位加法器实现，为达到所需频率，消耗面积较大，并且随着k的增大，延时会更加难以控制。

发明内容

(一)要解决的技术问题

鉴于上述技术问题，本发明提供了一种控制码锁存电路及时钟数据恢复电路，其锁定判断结构简单，可适用于模拟和数字CDR中，可移植性强，无需添加格式转换电路，延时大大减小，易于达到较高的工作频率，实现了较好的抖动性能，同时由于控制锁存机制的存在，大幅的提高了环路带宽，而不依赖于环路延时的大小，从而提高了环路跟踪能力及抖动容忍范围。

(二)技术方案

根据本发明的一个方面，提供了一种控制码锁存电路，包括：

移位寄存器(501)；

或非门(505)，其输入端连接所述移位寄存器的输出端，并输出锁定判断信号Lock；

控制码平衡点判断电路(502)，其输入端连接所述移位寄存器的输出端，复位端连接所述或非门的输出信号Lock，并输出信号Load；

去抖电路(503)，其时钟输入端连接所述控制码平衡点判断电路的输出信号Load，复位端连接所述或非门的输出信号Lock，用于输出去抖动之后的锁存控制信号Load_en；

锁存器(504)，其控制端连接所述去抖电路输出的去抖动之后的锁存控制信号Load_en，输入端连接相位控制码PI_Code[k-1:0]，将该相位控制码PI_Code[k-1:0]锁存，并输出锁存后的相位控制码PI_Code’[k-1:0]。

根据本发明的另一方面，提供了一种时钟数据恢复电路，其包括所述控制码锁存电路。

(三)有益效果

从上述技术方案可以看出，本发明控制码锁存电路及时钟数据恢复电路至少具有以下有益效果其中之一：

(1)本发明提出的控制码锁存电路及时钟数据恢复电路可大幅提高环路带宽，而不依赖于环路延时的大小，从而提高了环路跟踪能力及抖动容忍范围，牺牲面积更小，功耗更低。

(2)本发明提出的控制码锁存电路及时钟数据恢复电路中的锁定判断结构实现简单，只需鉴相器输出的超前/滞后脉冲即可判断，可以适用于模拟和数字CDR中，可移植性强，对控制码本身的格式没有要求，无需添加格式转换电路，延时大大减小，易于达到较高的工作频率。

附图说明

图1为现有技术PI-CDR结构示意图；

图2为本发明加入控制码锁存电路的PI-CDR结构示意图；

图3为本发明控制码锁存电路整体结构示意图；

图4为本发明应用于控制码锁存电路中的移位寄存器结构示意图；

图5为本发明控制码平衡点判断电路结构示意图；

图6为本发明去抖电路结构示意图；

图7为本发明控制码锁定位置示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

在本发明的具体实施例中，提供了一种控制码锁存电路及时钟数据恢复电路。图2为本发明加入控制码锁存电路的PI-CDR结构示意图，请参照图2，串行数据Din由差分信道101输入，经过连续时间线性均衡器(Continues Time Linear Equalizer,CTLE)102，输出均衡后的数据Din’。

单元103为锁相环(Phase Lock Loop,PLL)，产生的8相时钟CLK由4路相位插值电路(PI)104转化为相位可调时钟。

单元105为二进制鉴相器(Bang-bang Phase Detector,BBPD)，包含两组相同的采样模块111-1和111-2，分别由4路所述相位可调时钟采样获得数据中部信息Data[3:0]和数据边沿信息Edge[3:0]，通过判断逻辑112，产生4位判断信息Early[3:0]和Late[3:0]。所述判断信息输入由投票电路106进行多数投票计算，产生的相位超前/滞后判断信号UP/DN由相位控制器(Phase Controller)107分析处理，产生k位相位控制码PI-Code[k-1:0]，控制相位插值电路104输出的时钟相位变化，该k位相位控制码同时输入单元401。

单元201为2路相位插值电路，锁相环103产生的8相时钟CLK输入所述2路相位插值电路201，产生4路相位可调时钟。单元202为单元111-1的复制单元，由201产生的所述4路相位可调时钟采样Din’获得4位数据Data’[3:0]，该数据Data’[3:0]输入串转并电路108，转换为16位并行数据Dout[15:0]输出。

单元401为控制码锁存电路(Code Latching Controller)，控制码锁存电路401具有两个输入端UP和DN，即投票电路106输出的相位超前/滞后判断信号。所述控制码锁存电路401将相位控制器107产生的k位相位控制码PI_Code[k-1:0]锁存，输出锁存后的控制码PI_Code’[k-1:0]，用于控制相位插值电路201。控制码锁存电路401的时钟与相位控制器107的时钟相同。

下面结合图3至图6，详细描述本发明的实施方式。

图3为本发明提出的控制码锁存电路401的整体结构示意图，如图3所示，单元501-1和501-2为两个相同的N+1位移位寄存器，N为锁定判断的阈值。移位寄存器501-1、501-2输入端D接到高电平，时钟为CLK_update，与相位控制电路107的时钟相同。输出端Q为移位寄存器N+1位温度计码输出信号，受控制端S控制，S＝1时移位寄存器右移，S＝0时保持不变。复位端rst＝0时移位寄存器输出清零，rst＝1时保持不变。501-1的控制端S连接到控制码锁存电路401的输入端UP，复位端rst连接到控制码锁存电路401的输入端DN，输出Q₀[N:0]；反之501-2的控制端S连接到控制码锁存电路401的输入端DN，复位端rst连接到控制码锁存电路401的输入端UP，输出Q₁[N:0]。

501-1的输出信号Q₀[N]和501-2的输出信号Q₁[N]输入或非门505，产生锁定判断信号Lock。当鉴相器105判断超前时，UP＝1，DN＝0，移位寄存器501-1以CLK_update的频率右移，如果UP＝1的时间超过N个时钟周期，Q₀[N]将由0变为1，或非门505输出信号Lock将由1变0，表示CDR环路失锁。当鉴相器105判断由超前变为滞后时，UP由1变0，DN由0变1，则501-1清零，或非门505输出Lock由0变1，重新进行锁定判断。此时501-2开始以CLK_update的频率右移，如果DN＝1的时间超过N个时钟周期，Q₁[N]将由0变为1，或非门505输出信号Lock将由1变0，同样表示CDR环路失锁。如果UP和DN为高电平的时间均不超过N个周期，则Lock信号将一直保持为1，即CDR保持锁定状态。

501-1的输出端Q₀[N:0]输入控制码平衡点判断电路502，单元502的复位端为或非门505的输出信号Lock，输出信号Load的上升沿表示了控制码锁定的具体时间。Load信号作为去抖电路503的时钟输入端，Lock信号为去抖电路503的复位端。单元503输出信号Load_en为去抖动之后的锁存控制信号，控制锁存器504的控制端，将相位控制器产生的控制码PI_Code[k-1:0]锁存，输出锁存后的相位控制码PI_Code’[k-1:0]。

图4所示为本发明提出的控制码锁定电路中的移位寄存器501(501-1、501-2)结构示意图。601-1、601-2、……、601-N+1为N+1个相同的触发器单元，均包含输入端D，输出端Q，控制端S，时钟端CLK和复位端rst。单元601-1、601-2、……、601-N+1的控制端S均接到移位寄存器501的控制端S，时钟端均接到单元501的时钟端CLK，复位端rst均接到单元501的复位端rst。单元601-1的输入端D连接到单元501的输入端D，输出端Q输出信号Q[0]，连接到单元601-2的输入端D。同理单元601-2的输出端Q输出信号Q[1]，连接到单元601-3的输入端D，以此类推。单元601-1、601-2、……、601-N+1的输出信号Q[0]、Q[1]、……、Q[N]均连接到移位寄存器501-1、501-2的输出Q₀[N:0]、Q₁[N:0]。

触发器单元的内部结构如601-2所示，包含一个二输入多路选择器611和一个D型触发器612。二输入多路选择器的第一输入端连接到D型触发器612的输出端Q，第二输入端连接到单元601-2的输入端D，输出端连接到所述D型触发器612的输入端D，控制端连接到单元601-2的控制端S，当S＝0时多路选择器输出端连接到第一输入端，S＝1时多路选择器输出端连接到第二输入端。触发器612的输入端D连接到多路选择器611的输出端，输出端Q连接到单元601-2的输出端Q，时钟连接到单元601-2的时钟端，复位端rst连接到单元601-2的复位端rst。因此当601-2的控制端S＝1时，输出端Q在时钟的上升沿更新为输出端D的值，当S＝0时，输出端Q保持原值不变。对于移位寄存器501-1、501-2，当控制端S＝1时，输出信号Q[N:0]在时钟CLK上升沿右移；当S＝0时，输出信号Q₀[N:0]、Q₁[N:0]保持不变。

图5为本发明提出的控制码平衡点判断电路502的结构示意图，为详细阐述电路原理，首先分析控制码锁定位置。图7给出了控制码PI_Code和移位寄存器输出Q₀[N:0]Q₁[N:0]在CDR锁定后的波形，并假设控制码每个周期内在4个临近数值之间摆动，控制码均转化为十进制数表示。显然图7中的所谓“中心控制码”(Center code)是PI_Code的平衡点，因此这个控制码应该被锁存为PI_Code’，从而控制复制的PI模块产生稳定的恢复时钟。锁存时间在图7中以灰色标示为“Load Area”，此时Q₀[N:0]或Q₁[N:0]恰好处于各自最大值的一半位置。由于锁定时Q₀[N:0]和Q₁[N:0]的最大值通常很接近，因此这里我们实际上只考虑Q₀。对于一个2m位的温度计码Q₀[2m-1:0](m为N/2的取整)，可以简单地通过(式3)得到它的一半，如图7右侧的表格：

其中X[m-1:0]记录了Q₀[2m-1:0]的一半，即中心控制码。

图5中的控制码平衡点判断电路502用于寻找Q₀能达到的最大值，同时计算出中心控制码的大小，包含一个m位锁存器701，一个用于判断大小的组合逻辑电路702，以及一个m位同或门703。锁存器701的输入端D连接到m位信号IN[2m-1,…,3,1]，属于单元502输入端IN[N:0](即上层电路401中的Q₀[N:0])的一部分；输出端Q输出信号记为X[m-1:0]，连接到同或门703的第二输入端，同时连接到组合逻辑702的输入端A；锁存器701的控制端连接到组合逻辑702的输出端S；复位端rst连接到单元502的复位端rst，即上层电路401的Lock信号。组合逻辑702的输入端A连接到锁存器701的输出端Q，输入端B连接到m位信号IN[2m-1,…,3,1]，输出端S连接到锁存器701控制端。同或门703第一输入端连接到m位信号IN[m-1:0]，同样属于单元502输入端IN[N:0]，IN[N:0]中其他未用到的信号悬空；同或门703的第二输入端连接到锁存器701的输出信号X[m-1:0]；同或门703的输出端连接到单元502的输出端Out。整个单元502利用组合逻辑702判断当前的IN[2m-1,…,3,1]是否大于X[m-1:0]，如果答案是肯定的，锁存器701的输出值将被更新，反之则保持原状。如此一个周期之后X[m-1:0]保存的是IN[2m-1:0]的一半，当下个周期IN[m-1:0]达到与X[m-1:0]相等时，同或门703将输出Load信号为“1”，表明开始对控制码锁存。当上层电路401中的Lock信号为0时，锁存器被复位，重新开始新一轮的判断。

图6所示为本发明提出的去抖电路503结构示意图，包含L个D型触发器801-1、801-2、……、801-L和一个二输入与门802。触发器801-1、801-2、……、801-L的时钟均连接到单元503的时钟端CLK，即上层电路401中的Load信号；复位端rst均连接到单元503的复位端rst，即上层电路401的Lock信号；单元801-1的输入端D连接到高电平，输出端Q连接到单元801-2的输入端D，以此类推，单元801-L的输出端Q连接到与门802的第一输入端。二输入与门802的第一输入端连接到单元801-L的输出端Q，第二输入端连接到单元503的时钟端CLK，即上层电路401中的Load信号，输出端连接到单元503的输出端Out。当CLK信号连续出现L个周期后，与门802的第一输入端将固定为高电平，从而将CLK传递到Out端。在上层电路401中，这意味着将Load信号经过L个周期的延时，过滤为Load_en信号，降低了抖动对判断的影响。同样，当上层电路401中的Lock信号为0时，触发器801-1、801-2、……、801-L被复位，重新开始新一轮的判断。

需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换，例如：

(1)本发明以数字PI-CDR为例，但也适用于一切产生UP/DN判断脉冲的CDR，如基于PLL的双环CDR。

(2)本发明不受控制码位数k、锁定判断电路阈值N(直接决定了控制码平衡点判断电路的m值)以及去抖电路延时长度L的限制。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种控制码锁存电路，其特征在于，包括：

移位寄存器(501)；

控制码平衡点判断电路(502)，其输入端连接所述移位寄存器的输出端，复位端连接所述或非门输出锁定判断信号Lock，并输出信号Load；

去抖电路(503)，其时钟输入端连接所述控制码平衡点判断电路的输出信号Load，复位端连接所述或非门输出锁定判断信号Lock，用于输出去抖动之后的锁存控制信号Load_en；

锁存器(504)，其控制端连接所述去抖电路输出的去抖动之后的锁存控制信号Load_en，输入端连接相位控制码PI_Code[k-1：0]，将该相位控制码PI_Code[k-1：0]锁存，并输出锁存后的相位控制码PI_Code’[k-1：0]。

2.根据权利要求1所述的控制码锁存电路，其特征在于，所述移位寄存器包括：

第一移位寄存器(501-1)，其控制端连接该控制码锁存电路的输入端UP，复位端连接该控制码锁存电路的输入端DN，并输出Q0[N：0]；

第二移位寄存器(501-2)，其控制端连接该控制码锁存电路的输入端DN，复位端连接到该控制码锁存电路的输入端UP，并输出Q1[N：0]；并且，

所述控制码平衡点判断电路的输入端连接所述第一移位寄存器或第二移位寄存器的输出端。

3.根据权利要求2所述的控制码锁存电路，其特征在于，所述第一和第二移位寄存器均各包括N+1个相同的触发器单元，所述触发器单元的控制端均连接到包括所述第一移位寄存器和第二移位寄存器的所述移位寄存器的控制端，时钟端均连接到包括所述第一移位寄存器和第二移位寄存器的所述移位寄存器的时钟端，复位端均连接到包括所述第一移位寄存器和第二移位寄存器的所述移位寄存器的复位端。

4.根据权利要求3所述的控制码锁存电路，其特征在于，每个所述触发器单元包括：二输入多路选择器及D型触发器；其中，

所述二输入多路选择器的第一输入端连接到所述D型触发器的输出端Q，第二输入端连接到所述触发器单元的输入端D，输出端连接到所述D型触发器的输入端D，控制端连接到所述触发器单元的控制端S；以及

所述D型触发器的输入端D连接到所述多路选择器的输出端，输出端Q连接到所述触发器单元的输出端Q，时钟连接到所述触发器单元的时钟端，复位端rst连接到所述触发器单元的复位端rst。

5.根据权利要求1所述的控制码锁存电路，其特征在于，所述控制码平衡点判断电路包括：m位锁存器(701)、组合逻辑电路(702)以及m位同或门(703)；所述控制码平衡点判断电路利用组合逻辑判断所述m位锁存器的输入端D的输入信号IN[2m-1，…，3，1]是否大于m位锁存器输出端Q输出信号X[m-1：01。

6.根据权利要求1所述的控制码锁存电路，其特征在于，所述去抖电路包括：D型触发器及二输入与门，用于降低抖动对判断的影响。

7.一种时钟数据恢复电路，其特征在于，包括权利要求1-6中任一项所述的控制码锁存电路。

8.根据权利要求7所述的时钟数据恢复电路，其特征在于，所述时钟数据恢复电路还包括投票电路(106)，该投票电路用于进行多数投票计算，产生相位超前/滞后判断信号；其中，所述控制码锁存电路的两个输入端UP和DN分别连接所述投票电路输出的相位超前/滞后判断信号。

9.根据权利要求8所述的时钟数据恢复电路，其特征在于，所述时钟数据恢复电路还包括二进制鉴相器(105)，所述二进制鉴相器包括采样模块以及判断逻辑，所述采样模块由相位可调时钟采样获得数据中部信息Data[3：0]和数据边沿信息Edge[3：0]，通过所述判断逻辑，产生判断信息Early[3：0]和Late[3：0]；所述投票电路的输入端连接所述二进制鉴相器产生的判断信息，进行多数投票计算。

10.根据权利要求9所述的时钟数据恢复电路，其特征在于，所述时钟数据恢复电路还包括相位控制器(107)，用于对所述相位超前/滞后判断信号进行分析处理，产生k位相位控制码PI-Code[k-1：0]。