CN109995348A - 一种低延时脉冲消抖电路的构建方法 - Google Patents

Abstract

本发明公开了一种低延时脉冲消抖电路的构建方法，低延时脉冲消抖电路包括锁存使能信号发生电路和D锁存，锁存使能信号发生电路包括开关管、第一电容器、第一电阻器、第二电阻器、第三电阻器和第四电阻器,开关管的集电极或漏极与第一电阻器和第二电阻器连接，开关管的基极或栅极通过第三电阻器与带有抖动的脉冲信号连接，本发明涉及电路构建技术领域。该低延时脉冲消抖电路的构建方法，可实现结构简单，无需占用处理器或控制器资源，应用范围广泛，适用于许多触发脉冲信号的消抖，以及将多脉冲转换为单脉冲的应用场景中，延时低，将从触发脉冲信号出现到系统响应之间的时延从现有技术的数十ms级别降低到D锁存器本身的数ns级别。

Description

一种低延时脉冲消抖电路的构建方法

技术领域

本发明涉及电路构建技术领域，具体为一种低延时脉冲消抖电路的构建方法。

背景技术

在嵌入式系统的设计开发中，经常会使用处理器或控制器的GPIO口来检测外部的触发脉冲信号，例如复位信号、外设反馈信号、按键控制信号等等，这些脉冲信号往往会存在抖动，若不进行消抖处理，这些脉冲信号经过GPIO口之后，会被判定为数个触发信号，从而使的处理器或控制器进行多次动作，造成无法正常工作的现象，此外，在某些场合中，这些触发信号可能存在多个连续脉冲，而设计者希望只触发一次，这也需要利用消抖的方式对触发信号进行处理。

目前，消除脉冲抖动的方法有很多，包括硬件消抖电路和软件消抖程序，其中硬件消抖电路主要有RS触发器电路、D触发器电路、积分电路搭配施密特触发器等等方式，软件消抖程序主要有延迟检测、抖动判定等等，然而，这种方法都存在缺陷，具体表现为两个方面：

第一，RS触发器电路只能取出单刀双掷开关的抖动，对于来源于其他设备的脉冲信号和单刀单掷开关抖动则是无效的；

第二，D触发器电路、积分电路搭配施密特触发器、软件延迟检测、抖动判定等等方法，由于使用了积分电路或者延迟判定功能，都存在较大的延迟，即从触发信号给出到处理器识别到触发信号要经历较长时间，对于许多应用场合，都会较为明显的降低了系统的精度特性

发明内容

(一)解决的技术问题

针对现有技术的不足，本发明提供了一种低延时脉冲消抖电路的构建方法，解决了现有消抖方式的局限性和高延时的问题。

(二)技术方案

为实现以上目的，本发明通过以下技术方案予以实现：一种低延时脉冲消抖电路的构建方法，所述低延时脉冲消抖电路包括锁存使能信号发生电路和D锁存，所述锁存使能信号发生电路包括开关管、第一电容器、第一电阻器、第二电阻器、第三电阻器和第四电阻器,所述开关管的集电极或漏极与第一电阻器和第二电阻器连接，且开关管的基极或栅极通过第三电阻器与带有抖动的脉冲信号连接，所述第一电阻器的一端与第一工作电源连接，且第一电阻器的另一端与开关管的集电极或漏极连接，所述第二电阻器的一端与开关管的集电极或漏极连接，且第二电阻器的另一端与D锁存器的锁存使能信号端连接，所述第三电阻器的一端与带有抖动的脉冲信号连接，且第三电阻器的另一端与开关管的基极或栅极连接，所述第四电阻器的一端与开关管的基极或栅极连接，且第四电阻器的另一端与信号地连接，所述第一电容器的一端与D锁存器的锁存使能信号端连接，且第一电容器的另一端与信号地连接，所述D锁存器的锁存使能信号端分别与第二电阻器和第一电容器连接，且D锁存器的数据输入端与带有抖动的脉冲信号连接。

优选的，所述开关管为三极管或MOS管，且开关管的发射极或源极与信号地连接。

优选的，所述D锁存器的数据输出端输出信号为所述消抖后的脉冲信号，且D锁存器的电源输入端与第一工作电源连接。

优选的，所述第一电阻器、第二电阻器、第三电阻器和第四电阻器为单个电阻或者多个电阻串并联，且第一电容器为单个电容或者多个电容串并联。

优选的，所述第一工作电源的电压值满足D锁存器的供电要求，且第一工作电源的电压值不低于带有抖动的脉冲信号的高电平电压值。

优选的，所述D锁存器的接地端与信号地连接。

优选的，低延时脉冲消抖电路的构建方法，具体包括以下步骤：

S1、首先带有抖动的脉冲信号通过D锁存器的数据输入端输入D锁存器，同时通过第三电阻器连接到开关管的基极或者栅极，控制开关管的导通和关断，第三电阻器和第四电阻器构成分压电路，使得带有抖动的脉冲信号被判定为高电平时，其电平信号通过分压获得的开关管的基极或者栅极偏置电压才达到开关管的导通电压；

S2、在脉冲到来之前，带有抖动的脉冲信号电平为低电平，因此开关管关断，锁存使能信号为高电平，使得D锁存器的数据输出端信号电平与数据输入端信号电平一致，即与带有抖动的脉冲信号电平一致，为低电平；

S3、当脉冲到来时，带有抖动的脉冲信号电平升为高电平，此时，开关管导通，第一电容器通过第二电阻器进行放电，锁存使能信号电平不断下降，由于电容放电不是瞬间完成，因此在锁存使能信号电平下降到低电平判定阈值之前，D锁存器的数据输出端信号电平依然跟随数据输入端信号电平，即为高电平，当锁存使能信号电平下降到低电平判定阈值之后，D锁存器的数据输出端信号电平保持，不再跟随数据输入端信号电平进行变化；

S4、当第一电容器放电速度足够快，使得带有抖动的脉冲信号电平因前沿抖动降低到低电平判定阈值之前，锁存使能信号电平已经下降到低电平判定阈值，此时D锁存器的数据输出端信号电平会保持高电平，这样即可避免脉冲抖动对D锁存器的数据输出端信号产生影响，后续抖动过程中，第一电容器反复充放电，只要充电速度足够慢，在前沿抖动消失之前，锁存使能信号无法上升至高电平，D锁存器的数据输出端信号电平始终保持为高电平；

S5、在脉冲保持时，带有抖动的脉冲信号电平为高电平，开关管导通，锁存使能信号电平为低电平，D锁存器的数据输出端信号电平保持为高电平；

S6、当脉冲消失时，同样因后沿抖动产生的电容充放电不足以导致锁存使能信号的电平变化，D锁存器的数据输出端信号电平保持为高电平，后沿抖动消失之后，带有抖动的脉冲信号电平变为低电平，开关管关断，第一电容器不断充电，锁存使能信号电平逐渐上升至高电平判定阈值，此时D锁存器的数据输出端信号电平重新跟随数据输入端的电平变化，变为低电平；

S7、根据实际脉冲信号持续时间、脉冲抖动的大致周期以及D锁存器的高低电平判定阈值和开关管的导通关断电压，对第一、第二、第三、第四电阻器和第一电容器进行合适的选型，即可构建出符合实际应用的本发明的低延时脉冲消抖电路。

所述带有抖动的脉冲信号分为两种，一种是高电平脉冲，另一种是低电平脉冲，二者均可通过所述低延时脉冲消抖电路来实现脉冲抖动的消除，区别在于所述低延时脉冲消抖电路中的所述开关管不同：当实现高电平脉冲的消抖时，所述开关管使用NPN三极管或者NMOS，当实现低电平脉冲的消抖时，所述开关管使用PNP三极管或者PMOS。

以高电平脉冲的消抖为例来阐述本发明的技术方案，低电平脉冲的消抖原理类似，在此不再赘述。

优选的，所述第一电阻器、第二电阻器、第三电阻器和第四电阻器的等效阻值在满足需求的前提下可以尽量大一些，以降低功耗。

(三)有益效果

本发明提供了一种低延时脉冲消抖电路的构建方法。与现有技术相比具备以下有益效果：该低延时脉冲消抖电路的构建方法，通过低延时脉冲消抖电路包括锁存使能信号发生电路和D锁存，锁存使能信号发生电路包括开关管、第一电容器、第一电阻器、第二电阻器、第三电阻器和第四电阻器,开关管的集电极或漏极与第一电阻器和第二电阻器连接，且开关管的基极或栅极通过第三电阻器与带有抖动的脉冲信号连接，第一电阻器的一端与第一工作电源连接，且第一电阻器的另一端与开关管的集电极或漏极连接，第二电阻器的一端与开关管的集电极或漏极连接，且第二电阻器的另一端与D锁存器的锁存使能信号端连接，第三电阻器的一端与带有抖动的脉冲信号连接，且第三电阻器的另一端与开关管的基极或栅极连接，第四电阻器的一端与开关管的基极或栅极连接，且第四电阻器的另一端与信号地连接，第一电容器的一端与D锁存器的锁存使能信号端连接，且第一电容器的另一端与信号地连接，D锁存器的锁存使能信号端分别与第二电阻器和第一电容器连接，且D锁存器的数据输入端与带有抖动的脉冲信号连接，可实现结构简单，无需占用处理器或控制器资源，应用范围广泛，适用于几乎所有触发脉冲信号的消抖，以及将多脉冲转换为单脉冲的应用场景中，延时低，将从触发脉冲信号出现到系统响应之间的时延从现有技术的数十ms级别降低到D锁存器本身的数ns级别，延时下降了7-10倍。

附图说明

图1为本发明实施例的电路示意图；

图2为本发明实施例运行过程中的时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图1-2，本发明实施例提供一种技术方案：一种低延时脉冲消抖电路的构建方法，所述低延时脉冲消抖电路包括锁存使能信号发生电路和D锁存，所述锁存使能信号发生电路包括开关管、第一电容器、第一电阻器、第二电阻器、第三电阻器和第四电阻器,所述开关管的集电极或漏极与第一电阻器和第二电阻器连接，且开关管的基极或栅极通过第三电阻器与带有抖动的脉冲信号连接，所述第一电阻器的一端与第一工作电源连接，且第一电阻器的另一端与开关管的集电极或漏极连接，所述第二电阻器的一端与开关管的集电极或漏极连接，且第二电阻器的另一端与D锁存器的锁存使能信号端连接，所述第三电阻器的一端与带有抖动的脉冲信号连接，且第三电阻器的另一端与开关管的基极或栅极连接，所述第四电阻器的一端与开关管的基极或栅极连接，且第四电阻器的另一端与信号地连接，所述第一电容器的一端与D锁存器的锁存使能信号端连接，且第一电容器的另一端与信号地连接，所述D锁存器的锁存使能信号端分别与第二电阻器和第一电容器连接，且D锁存器的数据输入端与带有抖动的脉冲信号连接。

本发明中，开关管为三极管或MOS管，且开关管的发射极或源极与信号地连接。

本发明中，D锁存器的数据输出端输出信号为所述消抖后的脉冲信号，且D锁存器的电源输入端与第一工作电源连接。

本发明中，第一电阻器、第二电阻器、第三电阻器和第四电阻器为单个电阻或者多个电阻串并联，且第一电容器为单个电容或者多个电容串并联。

本发明中，第一工作电源的电压值满足D锁存器的供电要求，且第一工作电源的电压值不低于带有抖动的脉冲信号的高电平电压值。

本发明中，D锁存器的接地端与信号地连接。

本发明中，低延时脉冲消抖电路的构建方法，具体包括以下步骤：

S1、首先带有抖动的脉冲信号通过D锁存器的数据输入端输入D锁存器，同时通过第三电阻器连接到开关管的基极或者栅极，控制开关管的导通和关断，第三电阻器和第四电阻器构成分压电路，使得带有抖动的脉冲信号被判定为高电平时，其电平信号通过分压获得的开关管的基极或者栅极偏置电压才达到开关管的导通电压；

S2、在脉冲到来之前，带有抖动的脉冲信号电平为低电平，因此开关管关断，锁存使能信号为高电平，使得D锁存器的数据输出端信号电平与数据输入端信号电平一致，即与带有抖动的脉冲信号电平一致，为低电平；

S3、当脉冲到来时，带有抖动的脉冲信号电平升为高电平，此时，开关管导通，第一电容器通过第二电阻器进行放电，锁存使能信号电平不断下降，由于电容放电不是瞬间完成，因此在锁存使能信号电平下降到低电平判定阈值之前，D锁存器的数据输出端信号电平依然跟随数据输入端信号电平，即为高电平，当锁存使能信号电平下降到低电平判定阈值之后，D锁存器的数据输出端信号电平保持，不再跟随数据输入端信号电平进行变化；

S4、当第一电容器放电速度足够快，使得带有抖动的脉冲信号电平因前沿抖动降低到低电平判定阈值之前，锁存使能信号电平已经下降到低电平判定阈值，此时D锁存器的数据输出端信号电平会保持高电平，这样即可避免脉冲抖动对D锁存器的数据输出端信号产生影响；后续抖动过程中，第一电容器反复充放电，只要充电速度足够慢，在前沿抖动消失之前，锁存使能信号无法上升至高电平，D锁存器的数据输出端信号电平始终保持为高电平；

S5、在脉冲保持时，带有抖动的脉冲信号电平为高电平，开关管导通，锁存使能信号电平为低电平，D锁存器的数据输出端信号电平保持为高电平；

S6、当脉冲消失时，同样因后沿抖动产生的电容充放电不足以导致锁存使能信号的电平变化，D锁存器的数据输出端信号电平保持为高电平，后沿抖动消失之后，带有抖动的脉冲信号电平变为低电平，开关管关断，第一电容器不断充电，锁存使能信号电平逐渐上升至高电平判定阈值，此时D锁存器的数据输出端信号电平重新跟随数据输入端的电平变化，变为低电平；

S7、根据实际脉冲信号持续时间、脉冲抖动的大致周期以及D锁存器的高低电平判定阈值和开关管的导通关断电压，对第一、第二、第三、第四电阻器和第一电容器进行合适的选型，即可构建出符合实际应用的本发明的低延时脉冲消抖电路。

如图1所示，本发明的低延时脉冲消抖电路用于进行高电平脉冲的消抖，抖动信号表现为近三角波，单次抖动的持续时间约为100ns，该消抖电路包括开关管Q1，第一电阻器R1，第二电阻器R2，第三电阻器R3，第四电阻器R4，第一电容器C1，D锁存器U1，第一工作电源VCC1。

其中，电阻器R3两端分别为所述带有抖动的脉冲信号的输入端A和开关管Q1的控制端B，控制端B用于控制开关管Q1的导通和关断；电阻器R3和R4共同构成所述带有抖动的脉冲信号的分压电路；电源VCC1、开关管Q1、电阻器R1和R2、电容器C1构成充放电电路，开关管Q1关断时，电源VCC1通过电阻器R1和R2给电容器C1充电，开关管Q1导通时，电容器C1通过电阻器R2和开关管Q1放电；电容器C1和D锁存器连接端C为锁存使能信号发生端，其电平随电容器C1的充放电过程而变化；D锁存器的数据输入端与A连接，数据输出端D则输出我们想要得到的取出抖动后的脉冲信号。

本实施例在具体实施时，上述低延时脉冲消抖电路中的各元器件选用情况具体如下：由于常见的触发脉冲信号电平为3.3V，所以本实施例中，工作电源VCC1选取为3.3V；开关管Q1选用通用的NPN三极管S8050，导通时基极与发射极之间的偏置电压为0.7V；D锁存器选用TI的SN74LVC1G373，其供电电压范围为1.65V-5.5V，供电电压为3.3V时，其高电平阈值电压约为2.64V，低电平阈值电压约为0.72V，锁存使能信号为高电平时，数据输出信号电平跟随数据输入信号电平，锁存使能信号为低电平时，数据输出信号电平保持不变；为保证带有抖动的脉冲信号升至高电平阈值电压之后，开关管Q1才导通，因此A端的电平为2.64V时，B端电平为0.7V，由此可得出电阻器R3与R4的阻值比约为0.77，本实施例中取R3阻值为100kΩ，R4阻值为36kΩ；依据本实施例待处理的带有抖动的脉冲信号的特征，脉冲信号电平达到高电平阈值2.74V之后继续上升到3.3V，然后开始降低，当降低到低电平阈值0.72V时经历约39.1ns，在共49.1ns的时间内，脉冲信号电平在前20ns中高于2.74V，后29.1ns中低于2.74V，因此在前20ns中电容器C1处于放电状态，要求电容器C1的电平，即C端电平，放电至低电平判定阈值0.72V以下，这样才能使锁存使能信号电平判定为低电平，使得D锁存器的输出信号电平保持不变，后29.1ns中电容器C1处于充电状态，要求在此期间内，电容器C1的电平不得充电至高电平判定阈值，这样才能使锁存使能信号电平不被判定为高电平，使得D锁存器的输出信号电平不至于跟随输入信号电平而变为低电平，由此依据RC充放电电路的计算公式，可以得出电阻器R1和R2、电容器C1的取值范围，为留出充足余量，本实施例中要求电容器C1在20ns的放电时间内放电至接近0V，在随后的29.1ns的充电时间内充电不超过0.72V，由此得到电阻器R1和R2、电容器C1的取值范围为R2C1<4*10^(-9)，(R1+R2)C1>81.3*(-9)，本实施例中取电容器C1的容值为220pF，电阻器R1的阻值为10kΩ，电阻器R2的阻值为10Ω。

结合图2本实施例的具体实现过程分析如下，图2表示从带有抖动的脉冲信号产生到结束过程中三个电平的时序图，横轴表示时间，纵轴表示电平大小，VCC为工作电压，VH为高电平判定阈值，VL为低电平判定阈值，(a)波形表示端A处的带有抖动的脉冲信号，(b)波形表示端C处的锁存使能信号，(c)波形表示端D处的消除抖动后的脉冲信号。

t0时刻，带有抖动的脉冲信号产生，在t1时刻达到VH，t0到t1时刻，开关管Q1处于关断状态，锁存使能信号保持高电平，消除抖动后的脉冲信号跟随带有抖动的脉冲信号，为低电平。

t1时刻，带有抖动的脉冲信号达到VH，判定为高电平，同时开关管Q1导通，电容器C1放电，锁存使能信号电平下降，在降至VL之前，锁存使能信号仍然判定为高电平，此刻消除抖动后的脉冲信号跟随带有抖动的脉冲信号，变为高电平，在t1到t2时刻之间，开关管Q1保持导通状态，锁存使能信号不断下降至VL以下，此时锁存使能信号判定为低电平，消除抖动后的脉冲信号不再跟随带有抖动的脉冲信号，保持为高电平。

t2至t3时刻，开关管Q1保持关断状态，电容器C1充电，锁存使能信号电平上升，由于电容器C1充电速度很慢，在t3时刻，锁存使能信号未上升至VH，因此锁存使能信号始终判定为低电平，消除抖动后的脉冲信号保持为高电平，如此不断重复t1至t3时刻的循环，直至t4时刻，前沿抖动消失，消除抖动后的脉冲信号始终保持为高电平。

t4至t5时刻为脉冲稳定期间，带有抖动的脉冲信号保持为高电平，开关管Q1保持导通状态，电容器C1处于放电状态，锁存使能信号始终判定为低电平，消除抖动后的脉冲信号保持为高电平。

t5时刻，带有抖动的脉冲信号开始后沿抖动，在t6到t7时刻，开关管Q1关断，电容器C1开始充电，同样由于充电速度很慢，在t7时刻开关管Q1导通之前,锁存使能信号未能上升至VH，因此判定为低电平，消除抖动后的脉冲信号保持为高电平，此后在t7至t8时刻，开关管Q1导通，电容器C1开始放电，锁存使能信号保持在VH一下，因此判定为低电平，消除抖动后的脉冲信号保持为高电平，如此不断重复t6至t8时刻的循环，直至t9时刻，后延抖动消失，消除抖动后的脉冲信号在此期间始终保持为高电平。

t9时刻之后，带有抖动的脉冲信号保持低电平，开关管Q1关断，电容器C1不断充电，直至t10时刻锁存使能信号升高至VH时，锁存使能信号判定为高电平，消除抖动后的脉冲信号重新跟随带有抖动的脉冲信号，变为低电平，至此整个工作流程结束，带有抖动的脉冲信号经过该电路之后抖动被消除。

由图2所示，带有抖动的脉冲信号在t0时刻出现，消除抖动后的脉冲信号在t1时刻出现，因此延时为t1-t0，这个时间也是带有抖动的脉冲信号从0电平上升至VH的时间，该时间在D锁存器SN74LVC1G373的规格书中以tpd示出，在3.3V的供电电压下，tpd最大值为6ns，可见，相较于现有的消抖方式的数十ms延时，本发明提出的低延时脉冲消抖电路的构建方法明显降低了延时，对于对触发脉冲信号响应速度要求较高的应用场景具有极大的性能提升。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (7)

1.一种低延时脉冲消抖电路的构建方法，其特征在于：所述低延时脉冲消抖电路包括锁存使能信号发生电路和D锁存，所述锁存使能信号发生电路包括开关管、第一电容器、第一电阻器、第二电阻器、第三电阻器和第四电阻器,所述开关管的集电极或漏极与第一电阻器和第二电阻器连接，且开关管的基极或栅极通过第三电阻器与带有抖动的脉冲信号连接，所述第一电阻器的一端与第一工作电源连接，且第一电阻器的另一端与开关管的集电极或漏极连接，所述第二电阻器的一端与开关管的集电极或漏极连接，且第二电阻器的另一端与D锁存器的锁存使能信号端连接，所述第三电阻器的一端与带有抖动的脉冲信号连接，且第三电阻器的另一端与开关管的基极或栅极连接，所述第四电阻器的一端与开关管的基极或栅极连接，且第四电阻器的另一端与信号地连接，所述第一电容器的一端与D锁存器的锁存使能信号端连接，且第一电容器的另一端与信号地连接，所述D锁存器的锁存使能信号端分别与第二电阻器和第一电容器连接，且D锁存器的数据输入端与带有抖动的脉冲信号连接。

2.根据权利要求1所述的一种低延时脉冲消抖电路的构建方法，其特征在于：所述开关管为三极管或MOS管，且开关管的发射极或源极与信号地连接。

3.根据权利要求1所述的一种低延时脉冲消抖电路的构建方法，其特征在于：所述D锁存器的数据输出端输出信号为所述消抖后的脉冲信号，且D锁存器的电源输入端与第一工作电源连接。

4.根据权利要求1所述的一种低延时脉冲消抖电路的构建方法，其特征在于：所述第一电阻器、第二电阻器、第三电阻器和第四电阻器为单个电阻或者多个电阻串并联，且第一电容器为单个电容或者多个电容串并联。

5.根据权利要求1所述的一种低延时脉冲消抖电路的构建方法，其特征在于：所述第一工作电源的电压值满足D锁存器的供电要求，且第一工作电源的电压值不低于带有抖动的脉冲信号的高电平电压值。

6.根据权利要求1所述的一种低延时脉冲消抖电路的构建方法，其特征在于：所述D锁存器的接地端与信号地连接。

7.根据权利要求1-6任意一项所述的一种低延时脉冲消抖电路的构建方法，其特征在于：具体包括以下步骤：

S1、首先带有抖动的脉冲信号通过D锁存器的数据输入端输入D锁存器，同时通过第三电阻器连接到开关管的基极或者栅极，控制开关管的导通和关断，第三电阻器和第四电阻器构成分压电路，使得带有抖动的脉冲信号被判定为高电平时，其电平信号通过分压获得的开关管的基极或者栅极偏置电压才达到开关管的导通电压；

S2、在脉冲到来之前，带有抖动的脉冲信号电平为低电平，因此开关管关断，锁存使能信号为高电平，使得D锁存器的数据输出端信号电平与数据输入端信号电平一致，即与带有抖动的脉冲信号电平一致，为低电平；

S3、当脉冲到来时，带有抖动的脉冲信号电平升为高电平，此时，开关管导通，第一电容器通过第二电阻器进行放电，锁存使能信号电平不断下降，由于电容放电不是瞬间完成，因此在锁存使能信号电平下降到低电平判定阈值之前，D锁存器的数据输出端信号电平依然跟随数据输入端信号电平，即为高电平，当锁存使能信号电平下降到低电平判定阈值之后，D锁存器的数据输出端信号电平保持，不再跟随数据输入端信号电平进行变化；

S4、当第一电容器放电速度足够快，使得带有抖动的脉冲信号电平因前沿抖动降低到低电平判定阈值之前，锁存使能信号电平已经下降到低电平判定阈值，此时D锁存器的数据输出端信号电平会保持高电平，后续抖动过程中，第一电容器反复充放电，只要充电速度足够慢，在前沿抖动消失之前，锁存使能信号无法上升至高电平，D锁存器的数据输出端信号电平始终保持为高电平；

S5、在脉冲保持时，带有抖动的脉冲信号电平为高电平，开关管导通，锁存使能信号电平为低电平，D锁存器的数据输出端信号电平保持为高电平；

S6、当脉冲消失时，同样因后沿抖动产生的电容充放电不足以导致锁存使能信号的电平变化，D锁存器的数据输出端信号电平保持为高电平，后沿抖动消失之后，带有抖动的脉冲信号电平变为低电平，开关管关断，第一电容器不断充电，锁存使能信号电平逐渐上升至高电平判定阈值，此时D锁存器的数据输出端信号电平重新跟随数据输入端的电平变化，变为低电平；

S7、根据实际脉冲信号持续时间、脉冲抖动的大致周期以及D锁存器的高低电平判定阈值和开关管的导通关断电压，对第一、第二、第三、第四电阻器和第一电容器进行合适的选型，即可构建出符合实际应用的本发明的低延时脉冲消抖电路。