CN100499372C - 电源开启重置电路 - Google Patents

Abstract

一种电源开启重置电路，包括调整电路、充放电单元以及输出电路。调整电路接收并调整时脉信号以输出控制信号，其中控制信号的最低准位被限制于预定准位以上。具有电容装置的充放电单元接收并依据控制信号决定是否对电容装置进行充/放电，并且输出电容装置的储存电压。输出电路接收储存电压并且输出重置信号。其中，调整电路藉由调整控制信号的波形与最低准位，以决定使充放电单元进行充/放电的工作周期比(duty cycle)，而输出电路是依储存电压是否达到输出电路的临界电压而决定致能/禁能重置信号。

Description

电源开启重置电路

技术领域

本发明是有关于一种重置信号产生电路，且特别是有关于一种电源开启重置电路。

背景技术

在设计电子电路时，往往会加入重置(reset)机制在电路中，以使所设计的电子电路在需要时得以回复为初始状态。尤其在对电子电路开启电源(开机)之初时，电路中各组件(例如缓存器)处于不确定状态，此时即需要重置此电路，以将电路中各组件设定为初始状态。

因此，必须设计一个电路用以在开机初时产生重置信号，好让所有电子电路的状态设定为初始状态。图1A是传统电源开启重置电路。请参照图1A，在尚未开启电源时，电容112上所储存的电荷将经由电阻111而放电。因此，当开启电源之初时，N型晶体管114为截止状态，所以图1A的电源开启重置电路可以经由提升电阻113与缓冲器115产生重置信号RST。然后，经由电阻110提供一电流而对电容112充电，直到晶体管的栅极电压超过其临界电压，此时晶体管114转为导通状态。因此将由晶体管114使重置信号RST禁能。

为确保所有组件皆能确实重置，因此电源开启重置电路致能重置信号的时间必须足够长。换句话说，图1A的电源开启重置电路中电阻110与电容112所形成的时间常数RC必须够大，因此需占用较大的芯片面积。再者，电阻111形成一条漏电路径，产生不必要的电能消耗。

在公元2001年10月11日，美国专利公开号US 2001/0028263 A1“Power on reset circuit”中公开了一种电源开启重置电路，如图1B所示。在电源开启重置电路120中，将经过晶体管121的电流分流至电容123与晶体管122，因此得以延长电容123的充电时间。最后，使得电容123的充电电位可以让反相器124转态，以产生电源开启重置的效果。然而，流经晶体管122的电流必须较准确地控制，电流太小则不足以保持重置信号足够时间，电流太大则可能使电容根本无法充电到使反相器124转态的位准，另外，充放电的过程需消耗较多的电流。

图1C是美国专利号6388479“Oscillator based power-on-resetcircuit”(公元2002年5月14日)中所公开的一种电源开启重置电路。请参照图1C，在电源开启重置电路130中，由振荡电路131所输出的时脉信号直接经过晶体管132与电容133低通滤波，以影响储存于电容133的电位。当电容133的电位到达反相器134的转态临界点时，即可产生电源开启重置的效果。然而，晶体管132的导通电阻与电容133的RC时间常数需大于振荡电路131所输出时脉信号的脉波宽度，否则无法达到重置的动作。况且，电源开启重置电路130所输出的重置信号RST会有振荡现象。

图1D是美国专利号5386152“Power-on reset circuit responsive to aclock signal”(公元1995年1月31日)中所公开的一种电源开启重置电路。请参照图1D，在电源开启重置电路140中，由于取得充放电信号是利用时钟放大器的正负源触发微分器，所以需要有二极管保护电路，不至于有过大的逆向信号反向由接地线进入电路。因此这种电路容易透过基底(substrate)引起不必要的干扰信号，而且会有低于地电压的信号产生。况且，电源开启重置电路130所输出的重置信号RST亦有振荡现象。

图2是上述各种已知电路与本发明实施例所分别产生的重置信号时序图。请参照图2，由上而下，第一条绘线表示电源电压，而绘线左侧表示当电源开启时的瞬时变化。第二条绘线(120)、第三条绘线(130)以及第四组绘线(140)分别表示电源开启重置电路120、130与140所输出的重置信号。由图中可以很明显看出在相同的RC(电阻电容)组件下，电源开启重置电路120所提供的重置时间明显不足。另外，由图2中可观察出电源开启重置电路130所输出的重置信号的时间虽较长，但会有严重振荡现象。第四组绘线(140)中的绘线140a表示电源开启重置电路140所输出的重置信号，从图中可以看出有振荡现象。另外，从第四组绘线(140)中的绘线140b可看出电源开启重置电路140内部会有低于接地电压的信号产生。

发明内容

本发明的目的就是在于提供一种电源开启重置电路，以减少达到RC时间常数所需的电阻、电容面积，减少操作过程的电流消耗。并且，对决定时间常数的电容充电方向固定，因此系统的操作容易稳定并且减少噪声。

本发明提出一种电源开启重置电路，用以于电源开启初时产生重置信号。此电源开启重置电路包括调整电路、充放电单元以及输出电路。调整电路接收并调整时脉信号以输出控制信号，其中控制信号的最低准位被限制于预定准位以上。充放电单元具有一电容装置。充放电单元耦接至调整电路，以接收并依据控制信号决定是否对电容装置进行充/放电，并且输出电容装置的储存电压。输出电路耦接至充放电单元，用以接收储存电压并且输出重置信号。其中调整电路藉由调整控制信号的波形与最低准位，以决定使充放电单元进行充/放电的工作周期比(duty cycle)，而输出电路依储存电压是否达到输出电路的临界电压而决定致能/禁能重置信号。

依照本发明的优选实施例所述电源开启重置电路，还包括受控开关。此受控开关具有第一连接端、第二连接端以及控制端，用以依照其控制端所接收的重置信号决定是否将其第一连接端所接收的时脉信号导接至其第二连接端以输出至调整电路。其中受控开关可以是传输闸。

依照本发明的优选实施例所述电源开启重置电路，上述的调整电路包括整波电路以及第一钳位电路。整波电路将所接收的时脉信号加以整波(shaping)以输出控制信号。第一钳位电路耦接至整波电路，用以限制控制信号的最低准位于预定准位以上。

依照本发明的优选实施例所述电源开启重置电路，上述的整波电路包括第一晶体管、第二晶体管以及第一电容。第一晶体管的栅极接收时脉信号，其第一源/漏极耦接第一电压，第二源/漏极输出控制信号。第二晶体管的栅极接收时脉信号，其第一源/漏极耦接第一晶体管的第二源/漏极，而第二晶体管的第二源/漏极则耦接第一钳位电路。第一电容的一端耦接第一电压，另一端则耦接第一晶体管的第二源/漏极。其中该第一电压例如为系统电压。

依照本发明的优选实施例所述电源开启重置电路，上述的第一钳位电路包括第三晶体管以及第四晶体管。第三晶体管的栅极与第一源/漏极耦接至整波电路。第四晶体管的栅极接收时脉信号，其第一源/漏极耦接至第三晶体管的第二源/漏极，而第四晶体管的第二源/漏极则耦接至第二电压。其中该第二电压例如为接地电压。

依照本发明的优选实施例所述电源开启重置电路，上述的充放电单元包括第五晶体管、第六晶体管以及第三电容。第五晶体管的栅极接收控制信号，其第一源/漏极耦接至第一电压。第六晶体管的栅极耦接第一电压，其第一源/漏极耦接至第五晶体管的第二源/漏极，而第六晶体管的第二源/漏极则耦接第二电压。第三电容的第一端耦接第五晶体管的第二源/漏极并且输出储存电压，而第三电容的第二端则耦接第二电压。

依照本发明的优选实施例所述电源开启重置电路，还包括低压重置电路。低压重置电路接收重置信号以及电容装置的储存电压，用以当系统电压降低至预定准位以下时提供电性路径，以使电容装置进行放/充电以回复其初始状态。

依照本发明的优选实施例所述电源开启重置电路，上述的低压重置电路包括第七至第九晶体管、缓冲器以及第二钳位电路。第七晶体管的栅极接收重置信号，其第一源/漏极耦接至第三电容的第一端。第八晶体管的栅极接收第一电压，其第一源/漏极耦接第七晶体管的第二源/漏极。第九晶体管的第一源/漏极耦接至第三电容的第一端，而第九晶体管的第二源/漏极耦接至第二电压。缓冲器的输入端耦接第八晶体管的第二源/漏极，而缓冲器的输出端耦接第九晶体管的栅极。钳位电路的第一端耦接第八晶体管的第二源/漏极，钳位电路的第二端耦接第二电压。

本发明因利用时脉信号并经过信号的重建，产生出有效控制可开关电阻(晶体管)的开关时间，达到延长电源开启重置激活时间的目的。在本发明中的信号调整包含对时脉信号的振幅及时间做限制，而振幅限制的大小与控制充放电开关的晶体管导通电压有关，时间的限制则将经过振幅限制的时脉信号(例如约50％工作周期比)再一次把波形整理成以较短时间打开晶体管开关路径的控制信号(例如小于50％工作周期比)。因此可以较少的电阻、电容面积达到所需的RC时间常数。同时于操作过程中没有漏电路径，故可以减少不必要的电流消耗。并且，对决定时间常数的电容充电方向固定，因此没有逆向信号反向由接地线进入电路，防止透过基底(substrate)引起不必要的干扰信号。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下面结合附图对本发明的优选实施方式进行详细说明。

附图说明

图1A是传统电源开启重置电路；

图1B是美国专利公告号2001/0028263中公开的电源开启重置电路；

图1C是美国专利号6388479“Oscillator based power-on-resetcircuit”中所公开的一种电源开启重置电路；

图1D是美国专利号5386152“Power-on reset circuit responsive to aclock signal”中所公开的一种电源开启重置电路；

图2是各种已知电路与本发明实施例所分别产生的重置信号时序图；

图3A是依照本发明优选实施例所绘示的一种电源开启重置电路图；

图3B是依照本发明优选实施例所绘示的一种低压重置电路；

图4是依照本发明优选实施例所绘示的一种电源开启重置电路图；

图5是依照本发明优选实施例所绘示的另一种电源开启重置电路图；

图6是图5中电源开启重置电路的仿真信号时序图；

图7是图5中电源开启重置电路于电源突然暂时降压的情况下的仿真信号时序图。

主要附图标记说明：

110、111、113：电阻

112、123、133：电容

114、122、132：N型晶体管

115、361、461、561：缓冲器

120、130、140：已知的电源开启重置电路

121：P型晶体管

124、134、551～553：反相器

131：振荡电路

140a、140b：电源开启重置电路140中的信号

310、410、510：时脉源

320、420、520：受控开关

330、430、530：调整电路

331、431：控制信号

332、432：整波电路

333、362、433、462、533、562：钳位电路

340、440、540：充放电单元

342：电容C3的储存电压

350、450、550：输出电路

360：低压重置电路

C1～C3：电容

CLK：时脉信号

RST：重置信号

RSTB：反相的重置电压

T1～T9：晶体管

VDD：系统电压

具体实施方式

图3A是依照本发明优选实施例所绘示的一种电源开启重置电路图。请参照图3A，时脉源310用以产生时脉信号CLK。受控开关320具有第一连接端、第二连接端以及控制端，用以依照其控制端所接收的重置信号RST决定是否将其第一连接端所接收的时脉信号CLK导接至其第二连接端以输出至调整电路330。在此假设受控开关320的初始状态(即电源开启初时的状态)为导通状态。

调整电路330接收并调整时脉信号CLK以输出控制信号331。在本实施例中，信号调整包含对时脉信号CLK的振幅及时间做限制。其中振幅限制的大小与控制充放电的导通电压有关，譬如藉由调整电路330中的钳位电路333将控制信号331的最低准位限制于预定准位以上。而时间的限制则将经过振幅限制的时脉信号CLK再一次把波形整理成以较短时间打开充放电路径的控制信号331，譬如藉由调整电路330中的整波电路332将所接收的时脉信号CLK的波形加以整波(shaping)以调整成较小工作周期比的控制信号331。

充放电单元340具有电容装置(例如电容C3)。充放电单元340接收并依据控制信号331以决定是否对电容装置进行充/放电，并且输出电容装置的储存电压342。在本实施例中，充放电单元340包括P型晶体管T5与电容C3。如前所述，由调整电路330所输出的控制信号331为具有较小工作周期比的脉冲信号，晶体管T5的栅极接收控制信号331以间歇性导通电容C3的充电路径。以间歇性方式对电容C3充电可以获得较大的RC时间常数。因此，可以较少的电阻、电容面积达到足够大的RC时间常数。

在本实施例中，充放电单元340还包括P型晶体管T6，晶体管T6的栅极耦接系统电压VDD，因此于电源开启期间晶体管T6系处于截止状态。当关闭电源后，由于电容C3于电源开启期间储有电荷，因此晶体管T6因其源-栅极电压大于其临界电压而导通，电容C3则经由晶体管T6的路径放电而回复为初始状态。

输出电路350(在此例如为反相器)接收电容C3的储存电压342。于电源开启之初时，由于储存电压342未达输出电路350的临界电压，因此输出重置信号RST的电压为high。当电容C3充电至其储存电压342达到输出电路350的临界电压时，则输出重置信号RST的电压为low。因此可以于电源开启初时产生足够长时间的重置信号RST。

然而，当系统电压VDD因为某种原因而暂时降压时，系统往往会应为电压过低而导致不可预期的状态发生。当系统电压VDD回复正常工作电压后，系统将因其内部信号错乱而无法正常工作。因此必须在系统电压VDD从莫名降压回复到正常工作电压后适时发出重置信号，以使系统重置激活状态。

图3B是依照本发明优选实施例所绘示的一种低压重置电路。请同时参照图3A与3B，低压重置电路360包括P型晶体管T7～T8、N型晶体管T9、缓冲器361以及钳位电路362。低压重置电路360接收重置信号RST以及电容C3的储存电压342。当电源开启之初时，重置信号RST为high，因此晶体管T7处于截止状态。

随着间歇性对电容C3充电的过程，当储存电压342达到输出电路350的临界电压后，重置信号RST转态为low而使得晶体管T7于正常工作期间(系统电压VDD于正常工作电压范围内)保持导通状态。此时晶体管T8受系统电压VDD控制而呈截止状态，导致缓冲器361的输入与输出信号准位皆为low，所以晶体管T9呈截止状态。当系统电压VDD降低至预定准位以下时，晶体管T8因而呈导通状态(此时晶体管T7亦呈导通状态)，导致缓冲器361的输入与输出信号准位转态为high，因此晶体管T9呈导通状态。藉由将晶体管T9导通以提供一条电性路径，使电容装置C3进行放电以回复其初始状态。因此在系统电压VDD从莫名降压回复到正常工作电压后，电源开启重置电路得以适时再发出重置信号，以使系统重置激活状态。

为能更清楚说明本发明，以下将以更详细的电路说明本发明的实施例。图4是依照本发明优选实施例所绘示的一种电源开启重置电路图。请参照图4，其中时脉源410、受控开关420以及输出电路450分别与前实施例(图3A)的时脉源310、受控开关320以及输出电路350相似，故不在此赘述。

在此，调整电路430与图3A的调整电路330相似，依然由整波电路432与钳位电路433所组成。其中钳位电路433可以参照下述电路实施的。钳位电路433包括N型晶体管T3以及T4。晶体管T3的栅极与漏极耦接至整波电路432。晶体管T4的漏极耦接至晶体管T3的源极，晶体管T4的源极耦接至接地电压，晶体管T4的栅极接收时脉信号CLK。

整波电路432包括P型晶体管T1、N型晶体管T2以及电容C1。晶体管T1的栅极接收时脉信号CLK，晶体管T1的源极耦接系统电压VDD，晶体管T1的漏极输出控制信号431。晶体管T2的栅极接收时脉信号CLK，晶体管T2的漏极耦接晶体管T1的漏极，晶体管T2的源极耦接钳位电路433。

在此，电容C1例如以P型晶体管施作之，以便在集成电路中实施之。换句话说，即把晶体管的源极与集极相耦接当作电容的一端，而将其栅极视为电容的另一端。电容C1的一端耦接系统电压VDD，另一端则耦接晶体管T1的漏极。

在本实施例中，充放电单元440与图3A的充放电单元340相似，其中不同之处在于将电容C3以N型晶体管施作之。换句话说，即把N型晶体管的栅极当作电容的第一端，而将其源极与集极相耦接以视为电容的第二端。

在此，低压重置电路460与图3B的低压重置电路360相似，故不在此赘述。其中缓冲器461例如以二个反相器串联实施之，以及钳位电路462譬如以三个二极管串联实施之。

图5是依照本发明优选实施例所绘示的另一种电源开启重置电路图。图5的电源开启重置电路与图4相似，故部分电路将不在以下赘述。请参照图5，其中调整电路530的钳位电路533更于晶体管T4的栅极处耦接电容C2(在此以N型晶体管实施之)。亦即将电容C2的一端耦接至晶体管T4的栅极，而电容C2的另一端接地。

输出电路550例如包括反相器551～553。由反相器551～552相串联所组成的缓冲器接收电容C3的储存电压(即P2点的电压)以输出反相的重置电压RSTB。反相器553更进一步接收反相的重置电压RSTB而输出重置电压RST(即P1点的电压)。

在本实施例中，受控开关520例如为传输闸。于传输闸的二个栅极端(控制端)各自接收重置电压RST以及反相的重置电压RSTB，以便电源开启的初时使时脉信号CLK得以传送至调整电路530，直到重置电压RST(RSTB)转态后才切断时脉信号CLK的传送路径。

低压重置电路560与图4的低压重置电路460相似。其中缓冲器561中的反相器以P型晶体管与N型晶体管所组成的非门实施的。钳位电路562中的二极管则以N型晶体管实施之，亦即将N型晶体管的漏极与栅极相耦接当作二极管的阳极，而将N型晶体管的源极视为二极管的阴极。

图6是图5中电源开启重置电路的仿真信号时序图。由上而下，图中第一条绘线表示系统电压VDD的时序关系，第二条绘线表示图5中P3点的信号(控制信号)时序变化，第三条绘线表示图5中P2点的信号(电容C3的储存电压)时序变化，第四条绘线表示图5中P4点的信号(钳位电压)时序变化，最底下的绘线则表示图5中重置信号RST的时序变化。

图7是图5中电源开启重置电路于电源突然暂时降压的情况下的仿真信号时序图。由上而下，图中第一条绘线则表示图5中P1点(重置信号RST)的时序变化，第二条绘线表示系统电压VDD自正常工作准位短暂降压后回复原先准位的时序关系，第三条绘线表示图5中P2点的信号(电容C3的储存电压)时序变化，第四～六条绘线则分别表示图5中Y1点、Y0点与Y2点的信号时序变化。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以权利要求所限定的为准。

Claims (17)

1.一种电源开启重置电路，用以在电源开启初时产生一重置信号，该电源开启重置电路包括：

一调整电路，用以接收并调整一时脉信号以输出一控制信号，其中该控制信号的最低准位被限制在一预定准位以上；

一充放电单元，具有一电容装置，该充放电单元耦接至该调整电路，用以接收并依据该控制信号以决定是否对该电容装置进行充/放电，并且输出该电容装置的一储存电压；以及

一输出电路，耦接至该充放电单元，用以接收该储存电压并且输出该重置信号，其中该输出电路依该储存电压是否达到该输出电路的临界电压而决定致能/禁能该重置信号；

其中该调整电路藉由调整该控制信号的波形与最低准位，以决定使该充放电单元进行充/放电的工作周期比，其中该控制信号能够调整成具有小工作周期比，并可以对该电容间歇性充放电。

2.如权利要求1所述的电源开启重置电路，还包括：

一受控开关，具有第一连接端、第二连接端以及控制端，用以依照其控制端所接收的该重置信号决定是否将其第一连接端所接收的该时脉信号导接至其第二连接端以输出至该调整电路。

3.如权利要求2所述的电源开启重置电路，其中该受控开关是一传输闸。

4.如权利要求1所述的电源开启重置电路，其中该调整电路包括：

一整波电路，用以将所接收的该时脉信号加以整波以输出该控制信号；以及

一第一钳位电路，耦接至该整波电路，用以限制该控制信号的最低准位于该预定准位以上。

5.如权利要求4所述的电源开启重置电路，其中该整波电路包括：

一第一晶体管，该第一晶体管的栅极接收该时脉信号，该第一晶体管的第一源/漏极耦接一第一电压，该第一晶体管的第二源/漏极输出该控制信号；

一第二晶体管，该第二晶体管的栅极接收该时脉信号，该第二晶体管的第一源/漏极耦接该第一晶体管的第二源/漏极，该第二晶体管的第二源/漏极耦接该第一钳位电路；以及

一第一电容，该第一电容的一端耦接该第一电压，该第一电容的另一端耦接该第一晶体管的第二源/漏极。

6.如权利要求5所述的电源开启重置电路，其中该第一晶体管为P型晶体管，该第二晶体管为N型晶体管。

7.如权利要求5所述的电源开启重置电路，其中该第一电压为系统电压。

8.如权利要求4所述的电源开启重置电路，其中该第一钳位电路包括：

一第三晶体管，该第三晶体管的栅极与第一源/漏极耦接至该整波电路；以及

一第四晶体管，该第四晶体管的栅极接收该时脉信号，该第四晶体管的第一源/漏极耦接至该第三晶体管的第二源/漏极，该第四晶体管的第二源/漏极耦接至一第二电压。

9.如权利要求8项所述的电源开启重置电路，其中该第一钳位电路还包括：

一第二电容，该第二电容的一端接收该时脉信号，该第二电容的另一端耦接该第二电压。

10.如权利要求8所述的电源开启重置电路，其中该第二电压系为接地电压。

11.如权利要求1所述的电源开启重置电路，其中该充放电单元包括：

一第五晶体管，该第五晶体管的栅极接收该控制信号，该第五晶体管的第一源/漏极耦接至一第一电压；

一第六晶体管，该第六晶体管的栅极耦接该第一电压，该第六晶体管的第一源/漏极耦接至该第五晶体管的第二源/漏极，该第六晶体管的第二源/漏极耦接一第二电压；以及

一第三电容，该第三电容的第一端耦接该第五晶体管的第二源/漏极并且输出该储存电压，该第三电容的第二端耦接该第二电压。

12.如权利要求1所述的电源开启重置电路，其中该输出电路系包括至少一反相器。

13.如权利要求1所述的电源开启重置电路，还包括：

一低压重置电路，接收该重置信号以及该储存电压，用以当一系统电压降低至一第二预定准位以下时提供一电性路径，使该电容装置进行放/充电以回复其初始状态。

14.如权利要求13所述的电源开启重置电路，其中该低压重置电路包括：

一第七晶体管，该第七晶体管的栅极接收该重置信号，该第七晶体管的第一源/漏极耦接至该第三电容的第一端；

一第八晶体管，该第八晶体管的栅极接收该第一电压，该第八晶体管的第一源/漏极耦接该第七晶体管的第二源/漏极；

一第九晶体管，该第九晶体管的第一源/漏极耦接至该第三电容的第一端，该第九晶体管的第二源/漏极耦接至一第二电压；

一缓冲器，该缓冲器的输入端耦接该第八晶体管的第二源/漏极，该缓冲器的输出端耦接该第九晶体管的栅极；以及

一第二钳位电路，该钳位电路的第一端耦接该第八晶体管的第二源/漏极，该钳位电路的第二端耦接该第二电压。

15.如权利要求14所述的电源开启重置电路，其中该第七晶体管与第八晶体管系为P型晶体管，并且该第九晶体管系为N型晶体管。

16.如权利要求14所述的电源开启重置电路，其中该第二钳位电路由多数个二极管串接组成。

17.如权利要求14所述的电源开启重置电路，其中该第一电压为系统电压，并且该第二电压为接地电压。

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