JP6648218B2 - 位相ロックループ（ｐｌｌ）アーキテクチャ - Google Patents

位相ロックループ（ｐｌｌ）アーキテクチャ Download PDF

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Description

[0001]本開示の態様は、一般に周波数合成に関し、より詳細には、位相ロックループ（ＰＬＬ：phase locked loop）に関する。
[0002]基準信号の周波数に、対応する量を乗算することによって、所望の周波数を有する信号を発生するために、周波数合成において位相ロックループ（ＰＬＬ）が使用され得る。ＰＬＬは、ワイヤレス通信システム、マイクロプロセッシングシステム、および高速データシステムにおいて所望の周波数を有する信号を与えるために広範囲に使用される。
[0003]以下は、１つまたは複数の実施形態の基本的理解を与えるために、そのような実施形態の簡略化された概要を提示する。この概要は、すべての企図された実施形態の包括的な概観ではなく、すべての実施形態の主要または重要な要素を識別するものでも、いずれかまたはすべての実施形態の範囲を定めるものでもない。その唯一の目的は、後で提示されるより詳細な説明の導入として、１つまたは複数の実施形態のいくつかの概念を簡略化された形で提示することである。
[0004]一態様によれば、位相ロックループ（ＰＬＬ）が、本明細書で説明される。ＰＬＬは、電圧制御発振器（ＶＣＯ：voltage-controlled oscillator）と、フィードバック信号を生成するために、ＶＣＯの出力信号を周波数分割するように構成された周波数分割器（frequency divider）と、基準信号とフィードバック信号との間の位相差を検出することと、検出された位相差に基づいて出力信号を発生することとを行うように構成された位相検出回路（phase detection circuit）とを備える。ＰＬＬは、位相検出回路の出力信号に基づいて制御電圧（control voltage）を発生するように構成された比例回路（proportional circuit）をも備え、ここにおいて、制御電圧は、位相補正を行うためにＶＣＯの第１のキャパシタンスを同調させる。ＰＬＬは、制御電圧をデジタル信号に変換することと、デジタル信号を積分することと、周波数追跡を行うために、積分されたデジタル信号に基づいてＶＣＯの第２のキャパシタンスを同調させることとを行うように構成された積分回路（integration circuit）をさらに備える。
[0005]第２の態様は、位相ロックループ（ＰＬＬ）を動作させる方法に関する。本方法は、フィードバック信号を生成するために、電圧制御発振器（ＶＣＯ）の出力信号の周波数を分割することと、基準信号とフィードバック信号との間の位相差を検出することと、検出された位相差に基づいて制御電圧を発生することと、位相補正を行うために、制御電圧を使用してＶＣＯの第１のキャパシタンスを同調させることとを備える。本方法はまた、制御電圧をデジタル信号に変換することと、デジタル信号を積分することと、周波数追跡を行うために、積分されたデジタル信号に基づいてＶＣＯの第２のキャパシタンスを同調させることとを備える。
[0006]第３の態様は装置に関する。本装置は、フィードバック信号を生成するために、電圧制御発振器（ＶＣＯ）の出力信号の周波数を分割するための手段と、基準信号とフィードバック信号との間の位相差を検出するための手段と、検出された位相差に基づいて制御電圧を発生するための手段と、位相補正を行うために、制御電圧を使用してＶＣＯの第１のキャパシタンスを同調させるための手段とを備える。本装置はまた、制御電圧をデジタル信号に変換するための手段と、デジタル信号を積分するための手段と、周波数追跡を行うために、積分されたデジタル信号に基づいてＶＣＯの第２のキャパシタンスを同調させるための手段とを備える。
[0007]上記および関連する目的を達成するために、１つまたは複数の実施形態は、以下で十分に説明され、特に特許請求の範囲で指摘される特徴を備える。以下の説明および添付の図面は、１つまたは複数の実施形態のいくつかの例示的な態様を詳細に示す。ただし、これらの態様は、様々な実施形態の原理が採用され得る様々な方法のほんのいくつかを示すものであり、説明される実施形態は、すべてのそのような態様およびそれらの均等物を含むものとする。
[0008]位相ロックループ（ＰＬＬ）の一例を示す図。 [0009]デジタルＰＬＬの一例を示す図。 [0010]本開示の一実施形態による、ＰＬＬを示す図。 [0011]本開示の一実施形態による、電圧制御発振器（ＶＣＯ）を示す図。 [0012]本開示の一実施形態による、ＰＬＬを動作させるための方法を示すフローチャート。
[0013]添付の図面に関して以下に記載される発明を実施するための形態は、様々な構成を説明するものであり、本明細書で説明される概念が実施され得る構成のみを表すものではない。発明を実施するための形態は、様々な概念の完全な理解を与えるための具体的な詳細を含む。ただし、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの事例では、そのような概念を不明瞭にしないように、よく知られている構造および構成要素がブロック図の形式で示される。
[0014]図１は、アナログＰＬＬ１１０の一例を示す。ＰＬＬ１１０は、位相検出器１１５と、チャージポンプ１２０と、ループフィルタ１３０と、電圧制御発振器（ＶＣＯ）１４０と、フィードバック周波数分割器（feedback frequency divider）１６０とを備える。ＶＣＯ１４０の出力は、ＰＬＬ１１０のための出力信号を与え、そこにおいて、出力信号の周波数は、以下でさらに説明されるように、ＶＣＯ１４０への入力電圧を調整することによって制御される。出力信号は、周波数分割器１６０を通して位相検出器１１５にフィードバックされる。周波数分割器１６０は、ｆout／Ｎに等しい周波数を有する、（「ＦＢ」として示される）フィードバック信号を生成するために、出力信号の周波数をＮで除算し、ここで、ｆoutは、出力信号の周波数である。
[0015]位相検出器１１５は、フィードバック信号ＦＢと、（「ＲＥＦ」として示される）基準信号とを入力として受信する。基準信号は、水晶発振器または別のソースから来得る。位相検出器１１５は、基準信号ＲＥＦとフィードバック信号ＦＢとの間の位相差を検出し、検出された位相差をチャージポンプ１２０に出力する。チャージポンプ１２０およびループフィルタ１３０は、検出された位相差を、ＶＣＯ１４０の周波数を制御する（「ＶＣＴＲＬ」として示される）制御電圧に変換する。制御電圧ＶＣＴＲＬは、基準信号ＲＥＦとフィードバック信号ＦＢとの間の位相差を低減する方向に、ＶＣＯ１３０の周波数を調整する。ＰＬＬ１１０がロックされるとき、出力信号は、Ｎ×基準信号の周波数にほぼ等しい周波数を有する。したがって、ＰＬＬ１１０は、基準信号の周波数にＮを乗算する。
[0016]この例では、ＰＬＬ１１０がロックされるとき、位相検出器１１５は、基準信号ＲＥＦとフィードバック信号ＦＢとの間の位相差に基づいて、基準信号の各サイクル中にアップ信号またはダウン信号を出力する。より詳細には、位相検出器１１５は、基準信号の位相がフィードバック信号の位相よりも進むとき、アップ信号を出力し、そこにおいて、アップ信号の幅は位相差に比例する。位相検出器１１５は、基準信号の位相がフィードバック信号の位相よりも遅れるとき、ダウン信号を出力し、そこにおいて、ダウン信号の幅は位相差に比例する。
[0017]この例では、チャージポンプ１２０は、第１の電流源１２２と、第１のスイッチ１２４と、第２の電流源１２８と、第２のスイッチ１２６とを備える。スイッチ１２４および１２６は、それぞれ、位相検出器１１５からのアップ信号およびダウン信号によって制御される。より詳細には、第１のスイッチ１２４は、位相検出器１１５がアップ信号を出力するとき、閉じる。これは、第１の電流源１２２からの電流が、（基準信号とフィードバック信号との間の位相差に比例する）アップ信号の持続時間の間、第１のスイッチ１２４を通してループフィルタ１３０に流れることを可能にする。第２のスイッチ１２６は、位相検出器１１５がダウン信号を出力するとき、閉じる。これにより、第２の電流源１２８は、（基準信号とフィードバック信号との間の位相差に比例する）ダウン信号の持続時間の間、第２のスイッチ１２８を通してループフィルタ１３０から電流を引き出す。したがって、チャージポンプ１２０は、基準信号ＲＥＦの位相がフィードバック信号ＦＢの位相よりも進むとき、電流をループフィルタ１３０に出力し、基準信号ＲＥＦの位相がフィードバック信号ＦＢの位相よりも遅れるとき、ループフィルタ１３０から電流を引き出す。
[0018]ループフィルタ１３０は、ＰＬＬ１１０を安定させ、ジッタを低減するために使用される。ループフィルタ１３０は、図１に示されているように、抵抗器−キャパシタ（ＲＣ）フィルタを使用して実装され得る。この例では、ループフィルタ１３０は、抵抗器Ｒと、第１のキャパシタＣＺと、第２のキャパシタＣＰとを備える。抵抗器Ｒは、位相補正を行うために、検出された位相差にほぼ比例する制御電圧ＶＣＴＲＬの成分を生成する。第１のキャパシタＣＺは、周波数追跡を行うために、位相差を積分する。第２のキャパシタＣＰは、ジッタを低減するために、（たとえば、チャージポンプの切替えによって生じる）制御電圧ＶＣＴＲＬ上のリップルノイズを平滑化するために使用される。一般に、第１のキャパシタＣＺのキャパシタンスは、安定性のために第２のキャパシタＣＰのキャパシタンスよりもはるかに大きい。
[0019]図１中の例では、ＶＣＯ１４０は、インダクタ−キャパシタ（ＬＣ）タンク１５０と、交差結合されたＰＭＯＳトランジスタ１４２および１４４のペアと、交差結合されたＮＭＯＳトランジスタ１４６および１４８のペアとを備える。ＬＣタンク１５０は、インダクタＬと、ループフィルタ１３０からの制御電圧ＶＣＴＲＬに結合されたバラクタ１５５とを備える。バラクタ１５５は、制御電圧ＶＣＴＲＬによって制御されるキャパシタンスを有する電圧制御キャパシタであり、金属酸化物半導体（ＭＯＳ）バラクタを用いて実装され得る。ＬＣタンク１５０の共振周波数は、バラクタ１５５のキャパシタンスとインダクタＬのインダクタンスとの関数である。バラクタ１５５のキャパシタンスは、制御電圧ＶＣＴＲＬによって制御されるので、ＬＣタンク１５０の周波数（したがって、ＶＣＯ１４０の周波数）は、制御電圧ＶＣＴＲＬによって制御される。交差結合されたＰＭＯＳトランジスタ１４２および１４４と、交差結合されたＮＭＯＳトランジスタ１４６および１４８とは、ＬＣタンク１５０における寄生抵抗を補償する負抵抗を与える。
[0020]図１中のＰＬＬ１１０は、いくつかの欠点を有する。最初に、広い同調範囲をカバーするために大きいバラクタ利得が必要とされる。しかしながら、これは、バラクタのＱファクタを低下させ、結果として、ＶＣＯ位相ノイズを劣化させる。さらに、バラクタ非線形性が、ＰＬＬの比例利得と積分利得の両方、したがってＰＬＬのループダイナミクスに悪影響を及ぼす。さらに、積分キャパシタＣＺは、特に低帯域幅ループを必要とする適用例の場合、比較的大きくなり得る。その結果、キャパシタＣＺは大きいシリコン面積を必要とし、キャパシタＣＺをチップ上に集積することを困難にし得る。
[0021]図２は、デジタルＰＬＬ２１０の一例を示す。デジタルＰＬＬ２１０は、上記で説明されたＰＬＬ１１０の欠点（たとえば、大きい積分キャパシタＣＺ、およびバラクタの狭い同調範囲）を回避する。しかしながら、図２中のデジタルＰＬＬ２１０は、以下でさらに説明されるように、他の欠点を有する。
[0022]デジタルＰＬＬ２１０は、時間デジタル変換器（ＴＤＣ：time-to-digital converter）２１５と、デジタルループフィルタ２２０と、ＶＣＯ２４０と、フィードバック周波数分割器２６０とを備える。動作中、ＶＣＯ２４０からの出力信号は、周波数分割器２６０を通してＴＤＣ２１５にフィードバックされる。周波数分割器２６０は、ｆout／Ｎに等しい周波数を有する、（「ＦＢ」として示される）フィードバック信号を生成するために、出力信号の周波数をＮで除算し、ここで、ｆoutは、出力信号の周波数である。
[0023]ＴＤＣ２１５は、フィードバック信号ＦＢと、（「ＲＥＦ」として示される）基準信号とを入力として受信する。ＴＤＣ２１５は、基準信号ＲＥＦとフィードバックＦＢとの間の位相差を検出し、検出された位相差をデジタル信号として出力する。たとえば、ＴＤＣ２１５は、基準信号ＲＥＦのエッジとフィードバックＦＢのエッジとの間の時間差を測定することによって、位相差を検出し得、測定された時間差をデジタル信号として出力する。デジタルループフィルタ２２０は、デジタル領域においてＴＤＣ２１５からのデジタル信号をフィルタ処理する。得られたフィルタ処理済みデジタル信号は、以下でさらに説明されるように、ＶＣＯ２４０の周波数を制御する。
[0024]図２中の例では、デジタルループフィルタ２２０は、比例経路２２２と、積分経路２２４と、加算器２３２と、デジタルフィルタ２３４とを備える。比例経路２２２は、ＴＤＣ２１５のデジタル出力に係数αを倍数、第１のデジタル乗算器２２６を備える。積分経路２２４は、第２のデジタル乗算器２２８と、デジタル積分器２３０とを備える。デジタル積分器２３０は、図２に示されているように、デジタルアキュムレータを用いて実装され得る。第２の乗算器２２８は、ＴＤＣ２１５のデジタル出力に係数βを倍数、デジタル積分器２３０は、得られた信号を積分する。加算器２３２は、比例経路２２２の出力と積分経路２２４の出力とを加算する。デジタルフィルタ２３４は、以下でさらに説明されるように、加算器２３２からの信号を、ＶＣＯ２４０の周波数を調整する同調ワード（tuning word）に変換する。
[0025]図２中の例では、ＶＣＯ２４０は、インダクタ−キャパシタ（ＬＣ）タンク２５０と、交差結合されたＰＭＯＳトランジスタ２４２および２４４のペアと、交差結合されたＮＭＯＳトランジスタ２４６および２４８のペアとを備える。ＬＣタンク２５０は、インダクタＬと、デジタルループフィルタ２２０から同調ワードを受信するキャパシタバンク（capacitor bank）２５５とを備える。キャパシタバンク２５５は、複数のキャパシタ２５６と、複数のスイッチ２５８とを備え、そこにおいて、各スイッチは、キャパシタのそれぞれの１つをインダクタＬに選択的に結合するように構成される。同調ワードは並列ビットを備え、ここで、ビットの各々は、スイッチのそれぞれの１つがオンにされるのか、またはオフにされるのかを制御する。スイッチがそれぞれのビットによってオンにされるとき、それぞれのキャパシタのキャパシタンスは、キャパシタバンク２５５の総キャパシタンスに寄与し、スイッチがそれぞれのビットによってオフにされるとき、それぞれのキャパシタのキャパシタンスは、キャパシタバンク２５５の総キャパシタンスに寄与しない。したがって、同調ワードは、オンに切り替えられるキャパシタ２５６の数を制御することによって、キャパシタバンク２５５のキャパシタンスを制御する。キャパシタバンク２５５のキャパシタンスは、ＬＣタンク２５０の周波数を制御するので、同調ワードは、キャパシタバンク２５５のキャパシタンスを制御することによって、ＬＣタンク２５０の周波数（したがって、ＶＣＯ２４０の周波数）を制御する。交差結合されたＰＭＯＳトランジスタ２４２および２４４と、交差結合されたＮＭＯＳトランジスタ２４６および２４８とは、ＬＣタンク２５０における寄生抵抗を補償する負抵抗を与える。
[0026]図２中のデジタルＰＬＬ２１０は、いくつかの欠点を有する。最初に、デジタルＰＬＬにおける位相ステップの量子化が、スパーを生じる。所望の位相ノイズを達成するために、ＴＤＣ２１５は、実装することが困難であり得る極めて高い時間分解能（たとえば、ピコ秒オーダー精度）を有する必要がある。さらに、ＴＤＣ２１５が、遅延要素のチェーンを使用して実装される場合、ＴＤＣ２１５における遅延要素の過剰なばらつきが、システム精度に悪影響を及ぼし得る。最後に、デジタルＰＬＬ２１０は、高帯域幅ＰＬＬを必要とするＳｅｒＤｅｓ規格の場合、実際的でないことがある。
[0027]図３は、本開示の一実施形態による、ＰＬＬ３１０を示す。ＰＬＬ３１０は、以下でさらに説明されるように、アナログループフィルタ処理とデジタルループフィルタ処理の両方を行うハイブリッドＰＬＬである。ＰＬＬ３１０は、位相検出器３１５と、チャージポンプ３２０と、比例回路３６０と、積分回路３６２と、ＶＣＯ３４０と、フィードバック周波数分割器３７８とを備える。
[0028]比例回路３６０は、アナログループフィルタ３３０（たとえば、ＲＣループフィルタ）を備える。図３中の例では、アナログループフィルタ３３０は、抵抗器Ｒと、キャパシタＣＰとを備える。抵抗器Ｒは、ＰＬＬのための位相補正を行い、キャパシタＣＰは、ジッタを低減するためにリップルノイズを低減する。この例では、アナログループフィルタ３３０は、大きい積分キャパシタ（たとえば、図１中のキャパシタＣＺ）を含まず、それにより、アナログループフィルタ３３０の面積を著しく低減する。これは、ＰＬＬのための積分機能が、以下でさらに説明されるように、積分回路３６２によって実行されるからである。
[0029]積分回路３６２は、アナログデジタル変換器（ＡＤＣ：analog-to-digital converter）３６４と、デジタル積分器３７２と、シグマデルタ変調器（sigma-delta modulator）３７４とを備える。積分回路３６２は、以下でさらに説明されるように、周波数追跡のための積分を実行する。
[0030]ＶＣＯ３４０は、インダクタＬと、バラクタ３５２と、キャパシタバンク３５５とを含む、ＬＣタンク３５０を備える。キャパシタバンク３５５は、複数のキャパシタ３５６と、複数のスイッチ３５８とを備え、そこにおいて、各スイッチは、キャパシタのそれぞれの１つをＬＣタンク中のインダクタＬに選択的に結合するように構成される。キャパシタ３５６は、金属キャパシタを用いて実装され得る。以下でさらに説明されるように、バラクタ３５２のキャパシタンスは比例回路３６０によって制御（同調）され、キャパシタバンク３５５のキャパシタンスは積分回路３６２によって制御（同調）される。
[0031]動作中、ＶＣＯ３４０からの出力信号は、周波数分割器３７８を通して位相検出器３１５にフィードバックされる。図３に示されている例では、周波数分割器３７８は、（「ＦＢ」として示される）フィードバック信号を生成するために、出力信号の周波数をＮとＮ＋１との間の分数で除算するフラクショナルＮ周波数分割器（fractional N frequency divider）であり、ここで、Ｎは整数である。これは、周波数分割器３７８をＮとＮ＋１との間でトグルすることによって達成され、そこにおいて、Ｎに対して費やされる時間の割合とＮ＋１に対して費やされる時間の割合とは、細粒度でＮとＮ＋１との間の所望の分数を選択するために、調整され得る。
[0032]位相検出器３１５は、フィードバック信号ＦＢと、（「ＲＥＦ」として示される）基準信号とを入力として受信する。位相検出器３１５は、基準信号ＲＥＦとフィードバック信号ＦＢとの間の位相差を検出し、検出された位相差をチャージポンプ３２０に出力する。チャージポンプ３２０およびアナログループフィルタ３３０は、検出された位相差を制御電圧ＶＣＴＲＬに変換し、制御電圧ＶＣＴＲＬは、バラクタ３５２のキャパシタンスを同調させるために、ＶＣＯ３４０中のバラクタ３５２に結合される。図３中の例では、アナログループフィルタ３３０中の抵抗器Ｒは、ＰＬＬのための位相補正を行うために、検出された位相差にほぼ比例する制御電圧の成分を生成する。位相補正は、バラクタ３５２にとって比較的小さい同調範囲を必要とするにすぎないことがある。これは、以下でさらに説明されるように、バラクタがバラクタの線形領域内にとどまることを可能にする。
[0033]積分回路３６２中のＡＤＣ３６４は、制御電圧ＶＣＴＲＬをデジタル信号に変換する。デジタル積分器３７２は、デジタル信号を積分し、シグマデルタ変調器３７４は、積分されたデジタル信号を、ＶＣＯ３４０中のキャパシタバンク３５５のキャパシタンスを制御するデジタル同調ワードに変換する。この点について、同調ワードは、複数の並列ビットを備え、ここで、各ビットは、キャパシタバンク３５５中のスイッチのそれぞれの１つがオンにされるのか、またはオフにされるのかを制御し、したがって、それぞれのキャパシタのキャパシタンスが、キャパシタバンク３５５の総キャパシタンスに寄与するかどうかを制御する。したがって、積分回路３６２は、検出された位相差を積分し、積分に基づいてキャパシタバンク３５５のキャパシタンスを同調させる。積分は、ＰＬＬのための周波数追跡を行うために、ＶＣＯ３４０の出力周波数を調整する。周波数追跡が、位相補正よりも広い同調範囲を必要とし得るので、キャパシタバンク３５５は、バラクタ３５２よりも広い同調範囲を有し得る。
[0034]したがって、ＰＬＬ３１０は、比例回路３６０が、位相補正を行うためにＶＣＯ３４０中のバラクタ３５２のキャパシタンスを同調させ、積分回路３６２が、周波数追跡を行うためにＶＣＯ３４０中のキャパシタンスバンク３５５のキャパシタンスを同調させる、デュアル同調アーキテクチャを有する。
[0035]ＰＬＬ３１０は、図１中のＰＬＬ１１０の欠点を緩和する。第１に、バラクタ３５２は、ＰＬＬの性能へのバラクタ非線形性の影響を低減するために、比較的小さい線形領域にわたって動作させられ得る。これは、（バラクタ３５２を制御する）比例回路３６０は、位相補正を行うために、比較的小さい範囲にわたってバラクタ３５２を同調する必要があるにすぎないことがあるからである。バラクタ３５２は、キャパシタバンク３５５によって行われる周波数追跡のために広い同調範囲を必要としない。第２に、アナログループフィルタ３３０は、大きい積分キャパシタを必要とせず、それにより、図１中のループフィルタ１３０と比較してアナログループフィルタ３３０のサイズを著しく低減する。これは、積分が積分回路３６２において実行されるからである。
[0036]ＰＬＬ３１０はまた、図２中のデジタルＰＬＬ２１０の欠点を緩和する。最初に、ＰＬＬ３１０は、ＴＤＣを使用せず、したがって、上記で説明されたＴＤＣに関連する問題を回避する。これは、ＡＤＣ３６４は、十分に低い位相量子化ノイズ（phase quantization noise）を達成するのに十分に高い時間分解能を用いて実装することが困難であり得る、基準信号ＲＥＦのエッジとフィードバック信号ＦＢのエッジとの間の時間差をデジタル信号に変換することの代わりに、電圧（たとえば、制御電圧ＶＣＴＲＬ）をデジタル信号に変換するからである。
[0037]図３中の例では、アナログループフィルタ３３０中の抵抗器Ｒは、バラクタ３５２と、（「Ｖｏｐ」として示される）動作点電圧（operating-point voltage）との間に結合される。動作点電圧Ｖｏｐは、バラクタ３５２の最適動作点にまたはそれの近くに制御電圧ＶＣＴＲＬの中心を置くために使用され、ここで、最適動作点は、バラクタ３５２の線形領域内にあり得る。動作中、制御電圧ＶＣＴＲＬは、位相補正を行うために、動作点電圧Ｖｏｐの周りの小さい範囲にわたって変動する。その結果、制御電圧ＶＣＴＲＬは、バラクタ３５２の線形領域内にとどまり、それにより、ＰＬＬ性能へのバラクタ非線形性の影響を低減し得る。
[0038]動作点電圧Ｖｏｐは、図３中の例に示されているように、電圧分割器３８０と低出力インピーダンスをもつ増幅器３８２とによって与えられ得る。電圧分割器３８０は、電源電圧Ｖｄｄと接地との間に直列に結合された抵抗器Ｒ１、Ｒ２、Ｒ２、およびＲ４を備える。増幅器３８２の入力は、電圧分割器３８０の抵抗器Ｒ２と抵抗器Ｒ３との間のノードに結合され、増幅器３８２の低インピーダンス出力は、抵抗Ｒに結合される。この例では、動作点電圧Ｖｏｐは、以下にほぼ等しい値に設定される。
Figure 0006648218
ここで、式（１）中のＲ１、Ｒ２、Ｒ３、およびＲ４は、それぞれ、抵抗器Ｒ１、Ｒ２、Ｒ３、およびＲ４の抵抗値である。抵抗器Ｒ１、Ｒ２、Ｒ３、およびＲ４の抵抗値は、動作点電圧Ｖｏｐが、バラクタ３５２の最適動作点にまたはその近くに制御電圧ＶＣＴＲＬの中心を置くように選定され得る。集合的に、電圧分割器３８０および低出力インピーダンス増幅器３８２は、電圧発生回路（voltage generation circuit）と見なされ得る。
[0039]図３中の例では、ＡＤＣ３６４は、制御電圧ＶＣＴＲＬをビットストリームにデジタル化するように構成された、シグマデルタＡＤＣを用いて実装される。シグマデルタＡＤＣは、以下でさらに説明されるように、高いサンプリングレートにおいて制御電圧ＶＣＴＲＬをサンプリングすることによって、高分解能を達成することが可能である。シグマデルタＡＤＣは、減算器３６５と、積分器３６６と、比較器３６８と、１ビットフィードバックデジタルアナログ変換器（ＤＡＣ）３７０とを備える。
[0040]シグマデルタＡＤＣのビットストリーム出力は、比較器３６８の出力において与えられる。出力は、ビットの値に応じて出力の各ビットを２つの電圧のうちの１つに変換する、１ビットフィードバックＤＡＣ３７０にフィードバックされる。図３中の例では、２つの電圧は、（「ＶＲＥＦＰ」と示される）第１の基準電圧と、（「ＶＲＥＦＮ」と示される）第２の基準電圧とを備え、ここで、第１の基準電圧ＶＲＥＦＰは第２の基準電圧ＶＲＥＦＮよりも高い。この例では、１ビットＤＡＣ３７０は、ビットが１の値を有するとき、第１の基準電圧ＶＲＥＦＰを出力し、ビットが０の値を有するとき、第２の基準電圧ＶＲＥＦＮを出力し得る。第１の基準電圧ＶＲＥＦＰおよび第２の基準電圧ＶＲＥＦＮの値は、制御電圧ＶＣＴＲＬが、第１の基準電圧ＶＲＥＦＰと第２の基準電圧ＶＲＥＦＮとの間の電圧範囲内で変動するように選定され得る。
[0041]減算器３６５は、制御電圧ＶＣＴＲＬと１ビットＤＡＣ３７０の出力電圧とを入力として受信し、制御電圧ＶＣＴＲＬと、（ＶＲＥＦＰまたはＶＲＥＦＮである）１ビットＤＡＣ３７０の出力電圧との間の差を出力する。減算器３６５は、差動増幅器（difference amplifier）または別のタイプの回路を用いて実装され得る。積分器３６６は、減算器３６５からの差を積分し、積分キャパシタを用いて実装され得る。
[0042]比較器３６８は、積分器３６６の出力を基準電圧と比較し、比較に基づいてビットを出力する。たとえば、比較器３６８は、積分器３６６の出力が基準電圧を上回る場合、１の値を有するビットを出力し、積分器３６６の出力が基準電圧を下回る場合、０の値を有するビットを出力し得る。一態様では、比較器３６８は、サンプリングクロック信号を受信し得る。この態様では、比較器３６８は、サンプリングクロック信号の各サイクル（期間）中に、比較を実行し、比較に基づいてビットを出力し得る。その結果、比較器３６８は、サンプリングクロック信号の周波数によって設定されるサンプリングレートにおいて、ビットストリームを出力する。サンプリングレートは、上記で説明されたように、シグマデルタＡＤＣに高分解能を与えるために高く設定され得る。この例では、比較器３６８は、サンプリングクロック信号によってクロック制御される比較増幅器（comparing amplifier）およびラッチを用いて実装され得る。
[0043]図３中の例では、ＰＬＬ３１０は、シグマデルタＡＤＣに与えられるサンプリングクロック信号を生成するためにＰＬＬ出力の周波数をＭで除算する、第２の周波数分割器３７６を含む。Ｍの値は、シグマデルタＡＤＣが、基準信号およびフィードバック信号の周波数よりも高いサンプリングレートにおいて制御電圧ＶＣＲＴＬをサンプリングするように、Ｎの値よりも小さくなり得る。Ｍの値は、シグマデルタＡＤＣのための所望のサンプリングレートを達成するように調整され得る。
[0044]図３中の例では、１ビットフィードバックＤＡＣ３７０によって使用される第１の基準電圧ＶＲＥＦＰおよび第２の基準電圧ＶＲＥＦＮは、電圧分割器３８０によって与えられる。より詳細には、第１の基準電圧ＶＲＥＦＰは、電圧分割器３８０の抵抗器Ｒ１と抵抗器Ｒ２との間のノードにおいて与えられ、第２の基準電圧ＶＲＥＦＮは、電圧分割器３８０の抵抗器Ｒ３と抵抗器Ｒ４との間のノードにおいて与えられる。結果として、第１の基準電圧ＶＲＥＦＰの値は、以下によって与えられる。
Figure 0006648218
ここで、式（２）中のＲ１、Ｒ２、Ｒ３、およびＲ４は、それぞれ、抵抗器Ｒ１、Ｒ２、Ｒ３、およびＲ４の抵抗値であり、Ｖｄｄは電源電圧である。第２の基準電圧ＶＲＥＦＮの値は、以下によって与えられる。
Figure 0006648218
ここで、式（３）中のＲ１、Ｒ２、Ｒ３、およびＲ４は、それぞれ、抵抗器Ｒ１、Ｒ２、Ｒ３、およびＲ４の抵抗値であり、Ｖｄｄは電源電圧である。式（１）〜（３）に示されているように、動作点電圧Ｖｏｐは、第１の基準電圧ＶＲＥＦＰと第２の基準電圧ＶＲＥＦＮとの間にある。この例では、抵抗器Ｒ１、Ｒ２、Ｒ３、およびＲ４の抵抗値は、（小さい範囲にわたってＶｏｐの周りを変動する）制御電圧ＶＣＴＲＬが、第１の基準電圧ＶＲＥＦＰと第２の基準電圧ＶＲＥＦＮとの間の電圧範囲内にとどまるように選定され得る。
[0045]上記で説明されたように、デジタル積分器３７２は、ＡＤＣ３６４の出力を積分する。積分器３７２は、図３に示されているように、サンプリングクロック信号によってクロック制御されるデジタルアキュムレータを用いて実装され得る。積分器３７２の出力は、シグマデルタ変調器３７４に出力され得る、ｎビットデジタルワードの形態であり得る。
[0046]シグマデルタ変調器３７４は、微キャパシタンス同調（fine capacitance tuning）を行うために、積分器３７２の出力を変調する。より詳細には、シグマデルタ変調器３７４は、積分器３７２の出力を、並列ビットを備える同調ワードに変調し、ここで、各ビットは、キャパシタバンク３５５中のスイッチのそれぞれの１つがオンにされるのか、またはオフにされるのかを制御し、したがって、それぞれのキャパシタのキャパシタンスが、キャパシタバンク３５５の総キャパシタンスに寄与するかどうかを制御する。一態様では、シグマデルタ変調器３７４は、同調ワードに、高レートで２つまたはそれ以上のキャパシタンス値間でキャパシタバンク３５５をトグルさせることによって、微キャパシタンス同調を行い、ここで、各キャパシタンス値は、キャパシタバンク３５５中の異なる数のキャパシタをオンに切り替えることによって実現される。これは、キャパシタバンクがキャパシタンス値の各々に費やす時間の割合の関数である、キャパシタバンク３５５のための実効キャパシタンスを生じる（すなわち、実効キャパシタンスは、キャパシタンス値の補間によって取得される）。たとえば、キャパシタバンク中の各キャパシタがｃunitのキャパシタンスを有する場合、シグマデルタ変調器３７４は、同調ワードに、高レートでキャパシタバンク３５５中の１００個のキャパシタおよび１０１個のキャパシタをオンに交互切り替えさせることによって、キャパシタバンクの実効キャパシタンスを１００．５×ｃunitの値に同調させることができる。図３中の例では、シグマデルタ変調器３７４は、サンプリングクロック信号を受信し、サンプリングクロック信号によって設定された高レートで同調ワードを更新する。したがって、シグマデルタ変調器３７４は、キャパシタバンク３５５中の個々のキャパシタのキャパシタンスよりも小さいステップで、キャパシタバンク３５５の有効キャパシタンスを同調させることができる。
[0047]図３中の例では、位相検出器３１５およびチャージポンプ３２０は、図１中の位相検出器１１５およびチャージポンプ１２０と同様である。ＰＬＬ３１０がロックされるとき、位相検出器３１５は、上記で説明されたように、基準信号の位相がフィードバック信号の位相よりも進むのか、または遅れるのかに応じて、基準信号の各サイクル中にアップ信号またはダウン信号を出力する。チャージポンプ３２０は、第１の電流源３２２と、第１のスイッチ３２４と、第２の電流源３２８と、第２のスイッチ３２６とを備える。スイッチ３２４および３２６は、それぞれ、位相検出器３１５からのアップ信号およびダウン信号によって制御される。より詳細には、第１のスイッチ３２４は、位相検出器３１５がアップ信号を出力するときに閉じ、第１の電流源３２２からの電流が、アップ信号の持続時間の間、第１のスイッチ３２４を通してループフィルタ３３０に流れることを可能にする。第２のスイッチ３２６は、位相検出器３１５がダウン信号を出力するときに閉じ、第２の電流源３２８に、ダウン信号の持続時間の間、第２のスイッチ３２８を通してループフィルタ１３０から電流を引き出させる。位相検出器３１５およびチャージポンプ３２０は、集合的に、基準信号ＲＥＦとフィードバック信号ＦＢとの間の検出された位相差に基づいて信号をループフィルタ３３０に出力する、位相検出回路と見なされ得る。
[0048]図４は、ＶＣＯ３４０のＬＣタンク３５０が第２のキャパシタバンク４５５を含む、ＶＣＯ３４０の一実施形態を示す。第２のキャパシタバンク４５５のキャパシタンスは、以下でさらに説明されるように、ＶＣＯ３４０の粗周波数同調（coarse frequency tuning）を行うために粗較正エンジン４６０によって同調させられる。以下の説明では、積分回路３６２によって同調させられるキャパシタバンク３５５は、説明しやすいように、第１のキャパシタバンク３５５と呼ばれる。
[0049]第２のキャパシタバンク４５５は、複数のキャパシタ４５６と、複数のスイッチ４５８とを備え、各スイッチは、キャパシタのそれぞれの１つをインダクタＬに選択的に結合するように構成される。粗較正エンジン４６０は、第２のキャパシタバンク４５５中のスイッチ４５８を個別に制御することによって、第２のキャパシタバンク４５５のキャパシタンスを制御し得る。たとえば、粗較正エンジン４６０は、並列ビットを備える粗同調ワードを出力し得、ここで、ビットの各々は、スイッチのそれぞれの１つがオンにされるのか、またはオフにされるのかを制御する。スイッチがそれぞれのビットによってオンにされるとき、それぞれのキャパシタのキャパシタンスは、第２のキャパシタバンク４５５の総キャパシタンスに寄与し、スイッチがそれぞれのビットによってオフにされるとき、それぞれのキャパシタのキャパシタンスは、第２のキャパシタバンク４５５の総キャパシタンスに寄与しない。この例では、粗較正エンジン４６０は、第２のキャパシタバンク４５５のための所望のキャパシタンスを達成するように粗同調ワードの各ビットを設定し得る。
[0050]ＰＬＬ３１０が位相ロッキングを実行する前に、粗較正エンジン４６０は、第２のキャパシタバンク４５５のキャパシタンスを、ＰＬＬ３１０のための所望の出力周波数に対応する値に同調させ得る。たとえば、粗較正エンジン４６０は、ＶＣＯ３４０の初期周波数が所望の出力周波数に近くなるように、第２のキャパシタバンク４５５のキャパシタンスを同調させ得る。これは、周波数追跡のためのＰＬＬ３１０の動作中、第１のキャパシタバンク３５５によって必要とされる同調範囲を低減する。したがって、粗較正エンジン４６０は、ＶＣＯ３４０の初期周波数同調を実行し得、積分回路は、周波数追跡のためのＰＬＬ３１０の動作中、周波数同調を実行し得る。位相ロッキング中、第２のキャパシタバンク４５５のキャパシタンスは、初期周波数同調中に粗較正エンジン４６０によって設定された値において一定に保持され得る。
[0051]いくつかの適用例では、ＰＬＬ３１０の出力周波数を変えることが望ましいことがある。たとえば、ＰＬＬ３１０の出力は、異なるクロック周波数に対応する異なるデータレートをサポートするデータ通信システム（たとえば、ＳｅｒＤｅｓ）にクロック信号を与えるために使用され得る。この例では、粗較正エンジン４６０は、第２のキャパシタバンク４５５のキャパシタンスを、データ通信システムによってサポートされる異なるデータレートに対応する異なる値に同調させるように構成され得る。コントローラ４７０は、データ通信システムのデータレートを選択し、粗較正エンジン４６０に、選択されたデータレートに従って第２のキャパシタバンク４５５のキャパシタンスを同調させるように命令し得る。応答して、粗較正エンジン４６０は、ＶＣＯ３４０の初期周波数が、選択されたデータレートに対応する周波数に近くなるように、第２のキャパシタバンク４５５のキャパシタンスを同調させ得る。これは、周波数追跡のために第１のキャパシタバンク３５５によって必要とされる同調範囲を低減する。コントローラ４７０はまた、ＰＬＬ３１０が、ＰＬＬ３１０がロックされるとき、選択されたデータレートに対応する周波数を出力するように、フィードバック周波数分割器３７８の除数を調整し得る。この例では、コントローラ４７０は、チャネル状態、送信／受信されているデータのタイプなどに基づいて、データ通信システムのためのデータレートを選択し得る。たとえば、コントローラ４７０は、良好なチャネル状態の場合はより高いデータレートを選択し、不良なチャネル状態の場合はより低いデータレートを選択し得る。さらに、コントローラ４７０は、電力を節約するために、高帯域幅データ（たとえば、高精細ビデオ）のためにより高いデータレートを使用し、低帯域幅データのためにより低いデータレートを使用し得る。
[0052]別の例では、ＰＬＬ３１０の出力は、異なる処理速度（クロック速度）をサポートするプロセッサ（たとえば、ＣＰＵ）にクロック信号を与えるために使用され得る。この例では、粗較正エンジン４６０は、第２のキャパシタバンク４５５のキャパシタンスを、異なる処理速度に対応する異なる値に同調させるように構成され得る。コントローラ４７０は、プロセッサのための処理速度を選択し、粗較正エンジン４６０に、選択された処理速度に従って第２のキャパシタバンク４５５のキャパシタンスを同調させるように命令し得る。応答して、粗較正エンジン４６０は、ＶＣＯ３４０の初期周波数が、選択された処理速度に対応するクロック周波数に近くなるように、第２のキャパシタバンク４５５のキャパシタンスを同調させ得る。これは、周波数追跡のために第１のキャパシタバンク３５５によって必要とされる同調範囲を低減する。コントローラ４７０はまた、選択された処理速度に対応するクロック周波数に従って、フィードバック周波数分割器３７８の除数を調整し得る。この例では、コントローラ４７０は、温度、プロセッサ上で動作する（１つまたは複数の）アプリケーションなど基づいて、処理速度を選択し得る。たとえば、コントローラ４７０は、（たとえば、オンチップ温度センサーによって測定された）プロセッサの温度が高すぎるとき、プロセッサを冷やすために処理速度（したがってクロック周波数）を低減し得る。
[0053]ＬＣタンク３５０は、固定された金属キャパシタ（図示せず）をも含み得ることを諒解されたい。たとえば、固定された金属キャパシタは、固定された（同調可能でない）成分をＬＣタンク３５０のキャパシタンスに与えるために使用され得る。これは、たとえば、所望の出力周波数を達成するために、第２のキャパシタバンク４５５によって必要とされる同調可能範囲を低減するために行われ得る。
[0054]図５は、本開示の一実施形態による、位相ロックループ（ＰＬＬ）を動作させるための方法５００を示すフローチャートである。ＰＬＬは、図３中のＰＬＬ３１０を備え得る。
[0055]ステップ５１０において、フィードバック信号を生成するために、電圧制御発振器（ＶＣＯ）の出力信号の周波数を分割する。たとえば、ＶＣＯ（たとえば、ＶＣＯ３４０）の出力信号の周波数は、フラクショナルＮ分割器（たとえば、周波数分割器３７８）または他のタイプの周波数分割器を使用して分割され得る。
[0056]ステップ５２０において、基準信号とフィードバック信号との間の位相差を検出する。基準信号は、水晶発振器または別のソースから来得る。位相差は、位相検出器（たとえば、位相検出器３１５）を使用して検出され得る。
[0057]ステップ５３０において、検出された位相差に基づいて制御電圧を発生する。たとえば、制御電圧（たとえば、ＶＣＲＴＬ）は、アナログループフィルタ（たとえば、ループフィルタ３３０）を使用して発生され得る。
[0058]ステップ５４０において、位相補正を行うために、制御電圧を使用してＶＣＯの第１のキャパシタンスを同調させる。たとえば、第１のキャパシタンスは、ＶＣＯ中の少なくとも１つのバラクタ（たとえば、バラクタ３５２）のキャパシタンスに対応し得、ここで、制御電圧は、少なくとも１つのバラクタのキャパシタンスを同調させるために少なくとも１つのバラクタに結合される。
[0059]ステップ５５０において、制御電圧をデジタル信号に変換する。たとえば、制御電圧は、ＡＤＣ（たとえば、ＡＤＣ３６４）を使用して、デジタル信号に変換され得る。ＡＤＣは、シグマデルタＡＤＣまたは別のタイプのＡＤＣを備え得る。
[0060]ステップ５６０において、デジタル信号を積分する。たとえば、デジタル信号は、デジタル積分器（たとえば、積分器３７２）を使用して積分され得る。
[0061]ステップ５７０において、周波数追跡を行うために、積分されたデジタル信号に基づいてＶＣＯの第２のキャパシタンスを同調させる。たとえば、第２のキャパシタンスは、切替え可能キャパシタを備えるキャパシタバンク（たとえば、キャパシタバンク３５５）のキャパシタンスに対応し得、キャパシタバンクのキャパシタンスは、オンに切り替えられる切替え可能キャパシタの数を制御することによって同調させられる。
[0062]さらに、本明細書の開示に関して説明された様々な例示的なブロックおよびステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、およびステップが、概してそれらの機能に関して上記で説明された。そのような機能がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明された機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈されるべきではない。
[0063]本明細書の開示に関して説明された様々な例示的なブロックは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明された機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。
[0064]本明細書の開示に関して説明された方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ることができ、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体はＡＳＩＣ中に存在し得る。ＡＳＩＣはユーザ端末中に存在し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末中に個別構成要素として存在し得る。
[0065]１つまたは複数の例示的な設計では、説明された機能は、ハードウェア、ソフトウェア、ファームウェアまたはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとして、コンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、汎用または専用コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気記憶デバイス、あるいは命令またはデータ構造の形態の所望のプログラムコード手段を搬送または記憶するために使用され得、汎用もしくは専用コンピュータ、または汎用もしくは専用プロセッサによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続も、送信信号の非一時的記憶を伴う限り、コンピュータ可読媒体と適切に呼ばれ得る。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、時間の任意の非一時的長さの間、信号が記憶媒体またはデバイスメモリ上の送信チェーン中に保持される限り、媒体の定義に含まれる。本明細書で使用されるディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびｂｌｕ−ｒａｙ（登録商標）ディスク（disc）を含み、ここで、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
[0066]本開示の以上の説明は、当業者が本開示を作成または使用することができるように与えられたものである。本開示への様々な変更は当業者には容易に明らかになり、本明細書で定義された一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明された例に限定されるものではなく、本明細書で開示された原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
電圧制御発振器（ＶＣＯ）と、
フィードバック信号を生成するために、前記ＶＣＯの出力信号を周波数分割するように構成された周波数分割器と、
基準信号と前記フィードバック信号との間の位相差を検出することと、前記検出された位相差に基づいて出力信号を発生することとを行うように構成された位相検出回路と、 前記位相検出回路の前記出力信号に基づいて制御電圧を発生するように構成された比例回路と、ここにおいて、前記制御電圧が、位相補正を行うために前記ＶＣＯの第１のキャパシタンスを同調させる、
前記制御電圧をデジタル信号に変換することと、前記デジタル信号を積分することと、周波数追跡を行うために、前記積分されたデジタル信号に基づいて前記ＶＣＯの第２のキャパシタンスを同調させることとを行うように構成された積分回路と
を備える、位相ロックループ（ＰＬＬ）。
［Ｃ２］
前記比例回路が、前記検出された位相差にほぼ比例する前記制御電圧の成分を発生するように構成された抵抗器を備える、Ｃ１に記載のＰＬＬ。
［Ｃ３］
前記ＶＣＯが、少なくとも１つのバラクタを備え、前記ＶＣＯの前記第１のキャパシタンスが、前記少なくとも１つのバラクタのキャパシタンスに対応し、前記制御電圧が前記少なくとも１つのバラクタに結合された、Ｃ２に記載のＰＬＬ。
［Ｃ４］
動作点電圧を発生するように構成された電圧発生回路をさらに備え、ここにおいて、前記抵抗器が、前記動作点電圧と前記少なくとも１つのバラクタとの間に結合され、前記動作点電圧が、前記少なくとも１つのバラクタの線形領域内に前記制御電圧の中心を置く、Ｃ３に記載のＰＬＬ。
［Ｃ５］
前記比例回路が、前記制御電圧上のリップルノイズを低減するように構成されたキャパシタをさらに備える、Ｃ２に記載のＰＬＬ。
［Ｃ６］
前記ＶＣＯが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記ＶＣＯの前記第２のキャパシタンスが前記キャパシタバンクのキャパシタンスに対応し、前記積分回路が、前記積分されたデジタル信号に基づいて前記キャパシタバンクの前記キャパシタンスを同調させるように構成された、Ｃ１に記載のＰＬＬ。
［Ｃ７］
前記積分回路が、
前記制御電圧を前記デジタル信号に変換するように構成されたシグマデルタアナログデジタル変換器（ＡＤＣ）と、
前記デジタル信号を積分するように構成されたデジタル積分器と
を備える、Ｃ１に記載のＰＬＬ。
［Ｃ８］
サンプリングクロック信号を生成するために、前記ＶＣＯの前記出力信号を周波数分割するように構成された第２の周波数分割器をさらに備え、ここにおいて、前記シグマデルタＡＤＣが、前記サンプリングクロック信号の周波数に対応するサンプリングレートにおいて前記制御電圧をサンプリングする、Ｃ７に記載のＰＬＬ。
［Ｃ９］
前記第２の周波数分割器が、前記第１の周波数分割器よりも小さい量で前記ＶＣＯの前記出力信号を周波数分割する、Ｃ８に記載のＰＬＬ。
［Ｃ１０］
前記ＶＣＯが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記ＶＣＯの前記第２のキャパシタンスが前記キャパシタバンクのキャパシタンスに対応し、前記積分回路が、前記積分されたデジタル信号に基づいて前記キャパシタバンクの前記キャパシタンスを同調させるように構成された、Ｃ７に記載のＰＬＬ。
［Ｃ１１］
前記積分回路が、前記積分されたデジタル信号をデジタル同調ワードに変調するように構成されたシグマデルタ変調器をさらに備え、ここにおいて、前記同調ワードが複数の並列ビットを備え、前記並列ビットの各々が、前記キャパシタバンク中の前記切替え可能キャパシタのそれぞれの１つを制御する、Ｃ１０に記載のＰＬＬ。
［Ｃ１２］
前記ＶＣＯの第３のキャパシタンスを同調させるように構成された粗較正エンジンをさらに備える、Ｃ１に記載のＰＬＬ。
［Ｃ１３］
前記粗較正エンジンは、前記ＰＬＬが、前記ＶＣＯの初期出力周波数を設定するために位相ロッキングを実行する前に、前記ＶＣＯの前記第３のキャパシタンスを同調させるように構成された、Ｃ１２に記載のＰＬＬ。
［Ｃ１４］
前記ＶＣＯが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記ＶＣＯの前記第３のキャパシタンスが前記キャパシタバンクのキャパシタンスに対応し、前記粗較正エンジンが、前記キャパシタバンクの前記キャパシタンスを同調させるように構成された、Ｃ１２に記載のＰＬＬ。
［Ｃ１５］
位相ロックループ（ＰＬＬ）を動作させる方法であって、
フィードバック信号を生成するために、電圧制御発振器（ＶＣＯ）の出力信号の周波数を分割することと、
基準信号と前記フィードバック信号との間の位相差を検出することと、
前記検出された位相差に基づいて制御電圧を発生することと、
位相補正を行うために、前記制御電圧を使用して前記ＶＣＯの第１のキャパシタンスを同調させることと、
前記制御電圧をデジタル信号に変換することと、
前記デジタル信号を積分することと、
周波数追跡を行うために、前記積分されたデジタル信号に基づいて前記ＶＣＯの第２のキャパシタンスを同調させることと
を備える、方法。
［Ｃ１６］
前記ＶＣＯが、少なくとも１つのバラクタを備え、前記ＶＣＯの前記第１のキャパシタンスを同調させることが、前記少なくとも１つのバラクタのキャパシタンスを同調させることを備える、Ｃ１５に記載の方法。
［Ｃ１７］
動作点電圧を発生することと、
ほぼ前記動作点電圧に前記制御電圧の中心を置くことと
をさらに備える、Ｃ１５に記載の方法。
［Ｃ１８］
前記ＶＣＯが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記ＶＣＯの前記第２のキャパシタンスを同調させることが、前記キャパシタバンクの前記キャパシタンスを同調させることを備える、Ｃ１５に記載の方法。
［Ｃ１９］
サンプリングクロック信号を生成するために前記ＶＣＯの前記出力信号を分割することをさらに備え、ここにおいて、前記制御電圧を前記デジタル信号に変換することが、前記サンプリングクロック信号の周波数に対応するサンプリングレートにおいて前記制御電圧をサンプリングすることを備える、Ｃ１５に記載の方法。
［Ｃ２０］
前記サンプリングクロック信号の前記周波数が、前記フィードバック信号の周波数よりも高い、Ｃ１９に記載の方法。
［Ｃ２１］
シグマデルタ変調器を用いて、前記積分されたデジタル信号を変調することをさらに備え、前記ＶＣＯの前記第２のキャパシタンスを同調させることが、前記変調された信号を使用して前記ＶＣＯの前記第２のキャパシタンスを同調させることを備える、Ｃ１５に記載の方法。
［Ｃ２２］
フィードバック信号を生成するために、電圧制御発振器（ＶＣＯ）の出力信号の周波数を分割するための手段と、
基準信号と前記フィードバック信号との間の位相差を検出するための手段と、
前記検出された位相差に基づいて制御電圧を発生するための手段と、
位相補正を行うために、前記制御電圧を使用して前記ＶＣＯの第１のキャパシタンスを同調させるための手段と、
前記制御電圧をデジタル信号に変換するための手段と、
前記デジタル信号を積分するための手段と、
周波数追跡を行うために、前記積分されたデジタル信号に基づいて前記ＶＣＯの第２のキャパシタンスを同調させるための手段と
を備える、装置。
［Ｃ２３］
前記ＶＣＯが少なくとも１つのバラクタを備え、前記ＶＣＯの前記第１のキャパシタンスを同調させるための前記手段が、前記少なくとも１つのバラクタのキャパシタンスを同調させるための手段を備える、Ｃ２２に記載の装置。
［Ｃ２４］
動作点電圧を発生するための手段と、
ほぼ前記動作点電圧に前記制御電圧の中心を置くための手段と
をさらに備える、Ｃ２２に記載の装置。
［Ｃ２５］
前記ＶＣＯが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記ＶＣＯの前記第２のキャパシタンスを同調させるための前記手段が、前記キャパシタバンクの前記キャパシタンスを同調させるための手段を備える、Ｃ２２に記載の装置。
［Ｃ２６］
サンプリングクロック信号を生成するために、前記ＶＣＯの前記出力信号を分割するための手段をさらに備え、ここにおいて、前記制御電圧を前記デジタル信号に変換するための前記手段が、前記サンプリングクロック信号の周波数に対応するサンプリングレートにおいて前記制御電圧をサンプリングするための手段を備える、Ｃ２２に記載の装置。
［Ｃ２７］
前記サンプリングクロック信号の前記周波数が、前記フィードバック信号の周波数よりも高い、Ｃ２６に記載の装置。
［Ｃ２８］
シグマデルタ変調を使用して、前記積分されたデジタル信号を変調するための手段をさらに備え、前記ＶＣＯの前記第２のキャパシタンスを同調させるための前記手段が、前記変調された信号を使用して前記ＶＣＯの前記第２のキャパシタンスを同調させるための手段を備える、Ｃ２２に記載の装置。

Claims (12)

  1. 電圧制御発振器（ＶＣＯ）と、
    フィードバック信号（ＦＢ）を生成するために、前記ＶＣＯの出力信号を周波数分割するように構成された周波数分割器と、
    基準信号と前記フィードバック信号との間の位相差を検出することと、前記検出された位相差に基づいて出力信号を発生することとを行うように構成された位相検出回路と、
    前記位相検出回路の前記出力信号に基づいて制御電圧を発生するように構成された比例回路と、ここにおいて、前記制御電圧が、位相補正を行うために前記ＶＣＯの第１のキャパシタンスを同調させる、
    前記制御電圧をデジタル信号に変換することと、前記デジタル信号を積分することと、周波数追跡を行うために、前記積分されたデジタル信号に基づいて前記第１のキャパシタンスとは異なる前記ＶＣＯの第２のキャパシタンスを同調させることとを行うように構成された積分回路と、
    ここにおいて、前記比例回路が、
    前記検出された位相差にほぼ比例する前記制御電圧の成分を加算するように構成された抵抗器と、
    前記制御電圧上のリップルノイズを低減するように構成されたキャパシタと
    を備える、
    ここにおいて、前記ＶＣＯが、少なくとも１つのバラクタを備え、前記ＶＣＯの前記第１のキャパシタンスが、前記少なくとも１つのバラクタのキャパシタンスに対応し、前記制御電圧が前記少なくとも１つのバラクタに結合された、
    動作点電圧（Ｖｏｐ）を発生するように構成された電圧発生回路と、ここにおいて、前記抵抗器が、前記動作点電圧と前記少なくとも１つのバラクタとの間に結合され、前記動作点電圧が、前記少なくとも１つのバラクタの線形領域内に前記制御電圧の中心を置き、
    前記電圧発生回路が、第１の基準電圧および第２の基準電圧を前記積分回路に与えるようにさらに構成され、前記第１の基準電圧は第２の基準電圧よりも高く、前記第１の基準電圧および前記第２の基準電圧は、前記積分回路が前記制御信号を前記デジタル信号に変換するために使用され、前記動作点電圧は、前記第１の基準電圧と前記第２の基準電圧との間にある、を備える、位相ロックループ（ＰＬＬ）。
  2. 電圧制御発振器（ＶＣＯ）と、
    フィードバック信号（ＦＢ）を生成するために、前記ＶＣＯの出力信号を周波数分割するように構成された周波数分割器と、
    基準信号と前記フィードバック信号との間の位相差を検出することと、前記検出された位相差に基づいて出力信号を発生することとを行うように構成された位相検出回路と、
    前記位相検出回路の前記出力信号に基づいて制御電圧を発生するように構成された比例回路と、ここにおいて、前記制御電圧が、位相補正を行うために前記ＶＣＯの第１のキャパシタンスを同調させる、
    前記制御電圧をデジタル信号に変換することと、前記デジタル信号を積分することと、周波数追跡を行うために、前記積分されたデジタル信号に基づいて前記第１のキャパシタンスとは異なる前記ＶＣＯの第２のキャパシタンスを同調させることとを行うように構成された積分回路と
    ここにおいて、前記積分回路が、
    前記制御電圧を前記デジタル信号に変換するように構成されたシグマデルタアナログデジタル変換器（ＡＤＣ）と、
    前記デジタル信号を積分するように構成されたデジタル積分器と
    を備える、
    を備える、位相ロックループ（ＰＬＬ）。
  3. サンプリングクロック信号を生成するために、前記ＶＣＯの前記出力信号を周波数分割するように構成された第２の周波数分割器をさらに備え、ここにおいて、前記シグマデルタアナログデジタル変換器（ＡＤＣ）が、前記サンプリングクロック信号の周波数に対応するサンプリングレートにおいて前記制御電圧をサンプリングし、
    前記第２の周波数分割器が、前記周波数分割器よりも小さい量で前記ＶＣＯの前記出力信号を周波数分割する、請求項２に記載のＰＬＬ。
  4. 前記ＶＣＯが、複数の切替え可能なキャパシタを備えるキャパシタバンクを備え、前記ＶＣＯの前記第２のキャパシタンスが前記キャパシタバンクのキャパシタンスに対応し、前記積分回路が、前記積分されたデジタル信号に基づいて前記キャパシタバンクの前記キャパシタンスを同調させるように構成された、請求項２に記載のＰＬＬ。
  5. 前記積分回路が、前記積分されたデジタル信号をデジタル同調ワードに変調するように構成されたシグマデルタ変調器をさらに備え、ここにおいて、前記同調ワードが複数の並列ビットを備え、前記並列ビットの各々が、前記キャパシタバンク中の前記切替え可能なキャパシタのそれぞれの１つを制御する、請求項４に記載のＰＬＬ。
  6. 電圧制御発振器（ＶＣＯ）と、
    フィードバック信号（ＦＢ）を生成するために、前記ＶＣＯの出力信号を周波数分割するように構成された周波数分割器と、
    基準信号と前記フィードバック信号との間の位相差を検出することと、前記検出された位相差に基づいて出力信号を発生することとを行うように構成された位相検出回路と、
    前記位相検出回路の前記出力信号に基づいて制御電圧を発生するように構成された比例回路と、ここにおいて、前記制御電圧が、位相補正を行うために前記ＶＣＯの第１のキャパシタンスを同調させる、
    前記制御電圧をデジタル信号に変換することと、前記デジタル信号を積分することと、周波数追跡を行うために、前記積分されたデジタル信号に基づいて前記第１のキャパシタンスとは異なる前記ＶＣＯの第２のキャパシタンスを同調させることとを行うように構成された積分回路と、
    ここにおいて、前記ＶＣＯが、複数の切替え可能なキャパシタを備えるキャパシタバンクを備え、前記ＶＣＯの前記第２のキャパシタンスが前記キャパシタバンクのキャパシタンスに対応し、前記積分回路が、前記積分されたデジタル信号に基づいて前記キャパシタバンクの前記キャパシタンスを同調させるように構成された、
    ここにおいて、前記積分回路が、前記積分されたデジタル信号をデジタル同調ワードに変調するように構成されたシグマデルタ変調器をさらに備え、ここにおいて、前記同調ワードが複数の並列ビットを備え、前記並列ビットの各々が、前記キャパシタバンク中の前記切替え可能なキャパシタのそれぞれの１つを制御する、
    を備える、位相ロックループ（ＰＬＬ）。
  7. 前記ＶＣＯの第３のキャパシタンスを同調させるように構成された粗較正エンジンをさらに備え、
    前記粗較正エンジンは、前記ＰＬＬが、前記ＶＣＯの初期出力周波数を設定するために位相ロッキングを実行する前に、前記ＶＣＯの前記第３のキャパシタンスを同調させるように構成され、
    前記ＶＣＯが、複数の切替え可能なキャパシタを備えるキャパシタバンクを備え、前記ＶＣＯの前記第３のキャパシタンスが前記キャパシタバンクのキャパシタンスに対応し、前記粗較正エンジンが、前記キャパシタバンクの前記キャパシタンスを同調させるように構成された、請求項１、２または６のいずれか一項に記載のＰＬＬ。
  8. 位相ロックループ（ＰＬＬ）を動作させる方法であって、
    フィードバック信号を生成するために、電圧制御発振器（ＶＣＯ）の出力信号の周波数を分割することと、
    基準信号と前記フィードバック信号との間の位相差を検出することと、
    前記検出された位相差に基づいて制御電圧を発生することと、
    位相補正を行うために、前記制御電圧を使用して前記ＶＣＯの第１のキャパシタンスを同調させることと、
    前記制御電圧をデジタル信号に変換することと、
    前記デジタル信号を積分することと、
    周波数追跡を行うために、前記積分されたデジタル信号に基づいて前記第１のキャパシタンスとは異なる前記ＶＣＯの第２のキャパシタンスを同調させることと、
    動作点電圧を発生することと、
    ほぼ前記動作点電圧に前記制御電圧の中心を置くことと、
    第１の基準電圧および第２の基準電圧を発生することと、前記動作点電圧、前記第１の基準電圧および前記第２の基準電圧は、前記ＰＬＬの電圧発生回路によって発生され、前記第１の基準電圧は前記第２の基準電圧よりも高く、前記第１の基準電圧および前記第２の基準電圧は、前記制御信号を前記デジタル信号に変換するために使用され、前記動作点電圧は、前記第１の基準電圧と前記第２の基準電圧との間にある、
    を備える、方法。
  9. サンプリングクロック信号を生成するために前記ＶＣＯの前記出力信号を分割することと、ここにおいて、前記制御電圧を前記デジタル信号に変換することが、前記サンプリングクロック信号の周波数に対応するサンプリングレートにおいて前記制御電圧をサンプリングすることを備え、
    ここにおいて、前記サンプリングクロック信号の前記周波数が、前記フィードバック信号の周波数よりも高い、
    をさらに備える、請求項８に記載の方法。
  10. 位相ロックループ（ＰＬＬ）を動作させる方法であって、
    フィードバック信号を生成するために、電圧制御発振器（ＶＣＯ）の出力信号の周波数を分割することと、
    基準信号と前記フィードバック信号との間の位相差を検出することと、
    前記検出された位相差に基づいて制御電圧を発生することと、
    位相補正を行うために、前記制御電圧を使用して前記ＶＣＯの第１のキャパシタンスを同調させることと、
    前記制御電圧をデジタル信号に変換することと、
    前記デジタル信号を積分することと、
    周波数追跡を行うために、前記積分されたデジタル信号に基づいて前記第１のキャパシタンスとは異なる前記ＶＣＯの第２のキャパシタンスを同調させることと
    シグマデルタ変調器を用いて、前記積分されたデジタル信号を変調することと、前記ＶＣＯの前記第２のキャパシタンスを同調させることが、前記変調された信号を使用して前記ＶＣＯの前記第２のキャパシタンスを同調させることを備える、
    を備える、方法。
  11. 前記ＶＣＯが、少なくとも１つのバラクタを備え、前記ＶＣＯの前記第１のキャパシタンスを同調させることが、前記少なくとも１つのバラクタのキャパシタンスを同調させることを備える、請求項８乃至１０のいずれか一項に記載の方法。
  12. 前記ＶＣＯが、複数の切替え可能なキャパシタを備えるキャパシタバンクを備え、前記ＶＣＯの前記第２のキャパシタンスを同調させることが、オンに切り替えられる前記複数の切替え可能なキャパシタの数を制御することによって同調させることを備える、請求項８乃至１０のいずれか一項に記載の方法。
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