JP5264401B2 - Ｐｌｌ回路 - Google Patents

Description

本発明は、ＰＬＬ回路に関する。

近年、光ディスクなどの記録媒体（例えばＣＤ−Ｒ、ＤＶＤ−Ｒ／ＲＷ）に対してデータの書き込み及び読み出しを行う情報記録装置は、記録媒体の回転同期信号を得て、それを基に同期クロックを抽出し、これをデータ記録処理時の記録クロックとしている。一般に、このような周期クロックの抽出のためにはＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が用いられている。

特許文献１には、特許文献１の図１に示すように、ＶＣＯ特性自動可変ＰＬＬ回路が記載されている。そのＰＬＬ回路では、位相比較器２が、入力端子１から入力された基準入力と分周器６から帰還された出力クロックとの位相を比較し、その誤差信号を直流増幅器３へ供給する。直流増幅器３は、供給された誤差信号を増幅して低域濾波器４へ供給する。低域濾波器４は、供給された誤差信号から不要周波数成分を濾波して電圧制御発振器１１へ供給する。電圧制御発振器１１は、供給された誤差信号に応じて、選択されたＶＣＯ特性に基づいた周波数の出力クロックを発振して分周器６へ供給する。分周器６は、供給された出力クロックを分周して出力端子７より出力するとともに位相比較器２へ帰還する。

ここで、特許文献１における電圧制御発振器１１は、特許文献１の図２に示すように、所望の周波数範囲を満たすように、複数のＶＣＯ特性を有する。特許文献１には、この複数のＶＣＯ特性のうちのいずれかを選択することが記載されている。

具体的には、特許文献１の図１に示すＰＬＬ回路では、上限電圧比較器１５及び下限電圧比較器１６が、低域濾波器４により濾波された誤差信号が特許文献１の図２に示す上限電圧から下限電圧の範囲内であるか比較判定する。上限電圧比較器１５及び下限電圧比較器１６は、その判定信号をＶＣＯ特性切替器１７へ供給する。ＶＣＯ特性切替器１７は、誤差信号が特許文献１の図２に示す上限電圧から下限電圧の範囲内の点Ａである場合、ＶＣＯ特性を切り替えない。ＶＣＯ特性切替器１７は、誤差信号が特許文献１の図２に示す上限電圧以上の点Ｂである場合、選択されていたＶＣＯ特性より制御電圧に対する発振周波数の高いＶＣＯ特性へ切り替える。ＶＣＯ特性切替器１７は、誤差信号が特許文献１の図２に示す下限電圧以下の点Ｄである場合、選択されていたＶＣＯ特性より制御電圧に対する発振周波数の低いＶＣＯ特性へ切り替える。

これにより、特許文献１によれば、誤差信号に応じて、自動的に最適なＶＣＯ特性に切り替えて制御することができるとされている。
特開２０００−４１５６号公報

ここで、位相比較器、チャージポンプ回路、ローパスフィルタ、電圧制御発振器（ＶＣＯ回路）及び分周回路を備えたＰＬＬ回路を考える。このＰＬＬ回路の応答特性は、構成する回路のゲイン特性及び周波数特性により決まり、これらを適切に設計することにより、位相がロックするまでのロックイン時間やジッタなどの特性を所望のものとする。このＰＬＬ特性におけるゲイン特性に関しては、特にＶＣＯ回路のゲイン特性が支配的となる。

ＶＣＯ回路のゲイン特性（制御電圧−発振周波数特性）は、電源電圧、製造プロセスのばらつきにより変動する。ＶＣＯ回路が高いゲインを有するときには、ＶＣＯ回路に入力される制御電圧に外来ノイズが重畳することによ（る発振周波数の変動が大きくなり、ジッタが増大してしまう。また、ＶＣＯ回路のゲインが変動した場合でも、電源電圧や回路構成によって決まる制御電圧の設定可能範囲の上限値で、ＶＣＯ回路から出力される信号の発振周波数が所望の周波数に達するように設計する必要がある。ＶＣＯ回路が低いゲインを有するときには、電源電圧や回路構成によって決まる制御電圧の設定可能範囲の上限値でも、ＶＣＯ回路から出力される信号の発振周波数が所望の周波数に達しない場合がある。このように、設計値に対してＶＣＯ回路のゲインがばらつくと、ジッタが増大したり、ロックイン時間が増加したりして、ＰＬＬ特性が所望のものにならないことがある。

特許文献１には、特許文献１の図８及び図９に示すように、ロック時のＶＣＯ回路への制御電圧に対して、所望の周波数範囲の上限電圧と下限電圧との範囲におけるゲインのばらつきが許容される。これにより、補正したＶＣＯ回路のゲインがある程度のばらつきを有したままとなり、ＰＬＬ特性が所望の特性と必ずしも精度良くは一致しないという課題は残る。

本発明の目的は、ＰＬＬ回路におけるＰＬＬ応答特性を、参照電圧に応じた所望の特性にすることにある。

本発明の第１の側面に係るＰＬＬ回路は、入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部と、を有するＰＬＬ回路であって、前記制御電圧が前記発振部へ入力される第１の状態と、参照電圧が前記発振部へ入力される第２の状態とを切り替える切り替え部と、前記第２の状態において、前記分周信号の周波数と前記基準信号の周波数とを比較し、前記分周信号の周波数が前記基準信号の周波数に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振の周波数を補正する補正部と、を備え、前記発振部は、前記制御電圧または前記参照電圧がゲートに入力される入力トランジスタと、前記入力トランジスタのソース−ドレイン間を流れる電流に応じた電流を流すカレントミラー回路と、前記カレントミラー回路により流された電流を受けて、受けた電流の大きさに応じた周波数で発振するリングオシレータと、を含み、前記補正部は、前記分周信号の周波数と前記基準信号の周波数とを比較し、比較結果に応じた差信号を出力する周波数比較部と、前記差信号に応じて、保持しているデジタル制御値を変更して、変更されたデジタル制御値を保持する制御値保持部と、前記制御値保持部に保持され前記制御値保持部から出力された前記変更されたデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成するＤ／Ａ変換部と、前記アナログ制御値がゲートに入力され、ソースが基準電圧に接続され、ドレインが前記入力トランジスタのソースに接続され、前記アナログ制御値によって相互コンダクタンスが制御されるＭＯＳトランジスタと、を含むことを特徴とする。

本発明の第２側面に係るＰＬＬ回路は、入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部と、を有するＰＬＬ回路であって、前記制御電圧が前記発振部へ入力される第１の状態と、第１の参照電圧が前記発振部へ入力される第３の状態と、前記第１の参照電圧より高い第２の参照電圧が前記発振部へ入力される第４の状態とを切り替える切り替え部と、前記第３の状態における前記分周信号の周波数と前記第４の状態における前記分周信号の周波数との周波数差の絶対値と目標値とを比較し、前記周波数差の絶対値が前記目標値に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振の周波数を補正する補正部と、を備え、前記発振部は、前記制御電圧、前記第１の参照電圧または前記第２の参照電圧がゲートに入力される入力トランジスタと、前記入力トランジスタのソース−ドレイン間を流れる電流に応じた電流を流すカレントミラー回路と、前記カレントミラー回路により流された電流を受けて、受けた電流の大きさに応じた周波数で発振するリングオシレータと、を含み、前記補正部は、前記周波数差の絶対値と前記目標値とを比較し、比較結果に応じた差信号を出力する周波数差比較部と、前記差信号に応じて、保持しているデジタル制御値を変更して、変更されたデジタル制御値を保持する制御値保持部と、前記制御値保持部に保持され前記制御値保持部から出力された前記変更されたデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成するＤ／Ａ変換部と、前記アナログ制御値がゲートに入力され、ソースが基準電圧に接続され、ドレインが前記入力トランジスタのソースに接続され、前記アナログ制御値によって相互コンダクタンスが制御されるＭＯＳトランジスタと、を含むことを特徴とする。

本発明によれば、ＰＬＬ回路におけるＰＬＬ応答特性を、参照電圧に応じた所望の特性にすることができる。

本発明の第１の実施形態に係るＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１００を、図１を用いて説明する。図１は、本発明の第１実施形態に係るＰＬＬ回路１００の構成を示す図である。

ＰＬＬ回路１００は、外部から入力される基準信号ｒｃｌｋに対して特定の位相関係にある内部信号ｏｃｌｋを生成する。ＰＬＬ回路１００は、分周部６０、位相比較部１０、生成部２０、切り替え部４０、発振部３０、及び補正部５０を備える。

分周部６０は、内部信号ｏｃｌｋを分周して分周信号ｉｃｌｋを生成する。分周部６０は、分周回路１０７を含む。分周回路１０７は、内部信号ｏｃｌｋに対して、予め指定された分周数により分周を行い、分周信号ｉｃｌｋを生成して位相比較部１０及び補正部５０へ帰還する。

位相比較部１０は、外部から受けた基準信号ｒｃｌｋの位相と分周部６０から受けた分周信号ｉｃｌｋの位相とを比較し、比較結果に応じた位相誤差信号を出力する。位相比較部１０は、位相比較器（ＰＣ）１０１を含む。位相比較器１０１は、基準信号ｒｃｌｋと分周信号ｉｃｌｋとの位相差に応じた位相誤差信号を生成部２０へ出力する。

生成部２０は、位相誤差信号に基づいて、制御電圧を生成する。生成部２０は、チャージポンプ回路（ＣＰ）１０２及びローパスフィルタ（ＬＰＦ）１０３を含む。

チャージポンプ回路１０２は、位相比較器１０１から出力された位相誤差信号を受ける。チャージポンプ回路１０２は、容量を含み、位相誤差信号に基づいて、その容量を充電又は放電することによりチャージポンプ電流を生成する。チャージポンプ回路１０２は、生成したチャージポンプ電流をローパスフィルタ１０３へ出力する。

ローパスフィルタ１０３は、チャージポンプ回路１０２から出力されたチャージポンプ電流を受ける。ローパスフィルタ１０３は、受けたチャージポンプ電流を平滑化することにより、制御電圧Ｖｃｎｔを生成する。ローパスフィルタ１０３は、生成した制御電圧Ｖｃｎｔを切り替え部４０へ出力する。

切り替え部４０は、生成部２０から出力された制御電圧Ｖｃｎｔが発振部３０へ入力される第１の状態と、参照電圧Ｖｒｅｆが発振部３０へ入力される第２の状態とを切り替える。切り替え部４０は、制御スイッチ１０４を含む。

具体的には、制御スイッチ１０４は、第１の制御スイッチ（図示せず）及び第２の制御スイッチ（図示せず）を含む。第１の制御スイッチは、生成部２０と発振部３０との導通をオンオフする。第２の制御スイッチは、参照電圧Ｖｒｅｆと発振部３０との導通をオンオフする。切り替え部４０は、第１の制御スイッチをオンさせ第２の制御スイッチをオフさせることにより第１の状態に切り替え、第１の制御スイッチをオフさせ第２の制御スイッチをオンさせることにより第２の状態に切り替える。

発振部３０は、入力された電圧に応じた周波数ｆｏで発振することにより、内部信号ｏｃｌｋを生成する。発振部３０は、電圧制御発振器１０６を含む。

電圧制御発振器１０６は、切り替え部４０により第２の状態に切り替えられた際に、参照電圧Ｖｒｅｆを受ける。電圧制御発振器１０６は、受けた参照電圧Ｖｒｅｆに応じた周波数ｆｏ（図２参照）で発振することにより、内部信号ｏｃｌｋを生成する。電圧制御発振器１０６は、内部信号ｏｃｌｋを分周部６０へ出力する。

補正部５０は、切り替え部４０により第２の状態に切り替えられた際に、分周信号ｉｃｌｋの周波数が基準信号ｒｃｌｋの周波数に等しくなるように、発振部３０のゲインを補正する。ここで、ゲインは、発振部３０に入力された電圧に対する発振部３０における発振する周波数の特性である。補正部５０は、ゲイン補正回路１１０を含む。

ゲイン補正回路１１０は、基準信号ｒｃｌｋを外部から受け、分周信号ｉｃｌｋを分周部６０から受ける。ゲイン補正回路１１０は、受けた分周信号ｉｃｌｋと受けた基準信号ｒｃｌｋとを比較することにより、発振部３０のゲインを連続的に補正する。

具体的には、ゲイン補正回路１１０は、分周信号ｉｃｌｋの周波数が基準信号ｒｃｌｋの周波数より低い場合、発振部３０のゲインが上がるように、発振部３０のゲインを補正する。すなわち、ゲイン補正回路１１０は、発振部３０の発振周波数ｆｏが基準値より低い（例えば、図２に示すｆｌ＜ｆｔ）場合、発振部３０のゲインが上がるように、発振部３０のゲインを補正する。

ゲイン補正回路１１０は、分周信号ｉｃｌｋの周波数が基準信号ｒｃｌｋの周波数より低い場合、発振部３０のゲインが下がるように、発振部３０のゲインを補正する。すなわち、ゲイン補正回路１１０は、発振部３０の発振周波数ｆｏが基準値より高い（例えば、図２に示すｆｈ＞ｆｔ）場合、発振部３０のゲインが下がるように、発振部３０のゲインを補正する。

また、電圧制御発振器１０６は、切り替え部４０により第１の状態に切り替えられた際に、生成部２０から出力された制御電圧Ｖｃｎｔを受ける。電圧制御発振器１０６は、受けた制御電圧Ｖｃｎｔに対する補正後のゲインに応じた周波数ｆｏで発振することにより、内部信号ｏｃｌｋを生成する。電圧制御発振器１０６は、内部信号ｏｃｌｋを外部へ出力するとともに分周部６０へ出力する。

このように、電圧制御発振器１０６のゲインは、参照電圧Ｖｒｅｆが入力された状態で、分周信号ｉｃｌｋの周波数が基準信号ｒｃｌｋの周波数に等しくなるように連続的に補正される。これにより、第２の状態において、電圧制御発振器１０６のゲイン特性を、参照電圧Ｖｒｅｆに応じた所望の特性にすることができる。

また、電圧制御発振器１０６は、第２の状態において参照電圧Ｖｒｅｆが入力された状態で分周部６０から基準信号ｒｃｌｋに等しい周波数の分周信号ｉｃｌｋが出力されるための内部信号ｏｃｌｋを生成するように、そのゲインが補正される。これにより、第２の状態における電圧制御発振器１０６のゲイン補正が行われた後の第１の状態において、第２の状態と同じ周波数の分周信号が位相比較部１０へ入力されるようにすることができる。これにより、補正された後の状態において、ＰＬＬ回路が参照電圧Ｖｒｅｆに応じた所望の特性で動作するようになる。

すなわち、ＰＬＬ回路におけるＰＬＬ特性を、参照電圧に応じた所望の特性にすることができる。なお、ＰＬＬ動作とは、分周部６０で生成される分周信号ｉｃｌｋの周波数および位相が、基準信号ｒｃｌｋの周波数および位相と一致するようにフィードバック制御されることを指す。

次に、ゲイン補正回路１１０によるゲイン補正動作を、図２を用いて説明する。図２は、本発明の第１実施形態における電圧制御発振器１０６の制御電圧Ｖｃｎｔに対する内部信号ｏｃｌｋの周波数ｆｏのゲイン特性の一例を示す図である。ここで、ゲインは、図２における周波数特性を示す直線の傾きで表される。

図２は、電圧制御発振器１０６のゲインがＴＹＰ（標準）条件である場合に、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆに等しいときに、発振周波数が基準値ｆｔとなることを示している。ここで、ＴＹＰ条件とは、電源電圧が標準値であり、製造プロセスのばらつきにより変動する電圧制御発振器１０６の構成素子の特性が標準的な場合である。また、この基準値ｆｔは、基準信号ｒｃｌｋの周波数を分周回路１０７の分周数で逓倍した周波数と等しい。

ここで、電源電圧変動や製造プロセスのばらつきにより、電圧制御発振器１０６のゲインが高いＨＩＧＨ条件である場合には、電圧制御発振器１０６に参照電圧Ｖｒｅｆが入力されると、発振周波数が基準値ｆｔより高いｆｈとなる。

同様に、電圧制御発振器１０６のゲインが低いＬＯＷ条件である場合には、電圧制御発振器１０６に参照電圧Ｖｒｅｆが入力されると、発振周波数が基準値ｆｔより低いｆｌとなる。

本実施形態に係るＰＬＬ回路は、電圧制御発振器１０６のゲインばらつきに対して、ＴＹＰ条件におけるゲイン特性からずれた分を、ゲイン補正回路１１０からのゲイン補正信号によって、ＴＹＰ条件におけるゲイン特性になるよう補正するものである。

このゲイン補正動作を行うときには、制御スイッチ１０４における第１の制御スイッチがオフ状態、第２の制御スイッチがオン状態となる。したがって、電圧制御発振器１０６には参照電圧Ｖｒｅｆが入力され、電圧制御発振器１０６の有するゲイン特性によって決まる発振周波数を出力する。

ここで、電圧制御発振器１０６のゲインが基準値より高いＨＩＧＨ条件である場合、発振周波数が基準値ｆｔより高いｆｈとなる。このため、分周信号ｉｃｌｋの周波数は、ゲイン補正回路１１０により発振周波数を下げようとする動作が行われることにより、基準信号ｒｃｌｋの周波数より高い値から基準信号ｒｃｌｋの周波数に近づくように下げられる。

一方、電圧制御発振器１０６のゲインが基準値より低いＬＯＷ条件である場合、発振周波数が基準値ｆｔより低いｆｌとなる。このため、分周信号ｉｃｌｋの周波数は、ゲイン補正回路１１０により発振周波数を上げようとする動作が行われることにより、基準信号ｒｃｌｋの周波数より低い値から基準信号ｒｃｌｋの周波数に近づくように上げられる。

このように、ゲイン補正回路１１０は、分周信号ｉｃｌｋの周波数と基準信号ｒｃｌｋの周波数とを比較して、両者の差分に応じて電圧制御発振器１０６のゲイン補正を行う。このゲイン補正動作を、分周信号ｉｃｌｋの周波数と基準信号ｒｃｌｋの周波数との差が無くなるまでゲイン補正回路１１０が行うことで、電圧制御発振器１０６のゲインをＴＹＰ時のものに合わせ込めることとなる。

このゲイン補正動作を行った後、制御スイッチ１０４における第１の制御スイッチをオン状態、第２の制御スイッチをオフ状態として、ＴＹＰ時のゲインを有する電圧制御発振器１０６にて通常のＰＬＬ回路動作を行うことが可能となる。

したがって、本実施形態によれば、ＰＬＬ回路において、電圧制御発振器のゲインが、電源電圧、製造プロセスのばらつきにより変動した場合でも、ゲイン補正を行うことで所望のＰＬＬ応答特性を得ることができる。

次に、本発明の第２実施形態に係るＰＬＬ回路１００ｉを、図３を用いて説明する。図３は、本発明の第２実施形態に係るＰＬＬ回路１００ｉの構成を示す図である。以下では、第１実施形態と異なる部分を中心に説明する。

ＰＬＬ回路１００ｉは、発振部３０ｉ及び補正部５０ｉを備える。

発振部３０ｉは、電圧制御発振器１０６ｉを含む。電圧制御発振器１０６ｉは、ＮＭＯＳトランジスタ１０５５ｉ、負荷素子１０５６ｉ、リングオシレータ１０５２ｉ、カレントミラー回路１０６３ｉ、及びカレントミラー回路１０６４ｉを含む。

ＮＭＯＳトランジスタ１０６５ｉ（入力トランジスタ）は、第１の状態において生成部２０から出力された制御電圧Ｖｃｎｔがゲートに入力され、第２の状態において参照電圧Ｖｒｅｆがゲートに入力される。ＮＭＯＳトランジスタ１０６５ｉは、負荷素子１０６６ｉ及び後述のＭＯＳトランジスタ１１５とともにソースフォロワ動作を行うことにより、ゲートに入力された電圧に対する所定のゲインを決めるためのドレイン電流をソース・ドレイン間に流す。

このドレイン電流は、ＰＭＯＳトランジスタで構成されたカレントミラー回路１０６３ｉと、ＮＭＯＳトランジスタで構成されたカレントミラー回路１０６４ｉとにより、折り返されてリングオシレータ１０６２ｉへ供給される。すなわち、カレントミラー回路１０６３ｉとカレントミラー回路１０６４ｉとは、それぞれ、ＮＭＯＳトランジスタ１０６５ｉのドレインを流れる電流に応じた電流を流す。

リングオシレータ１０６２ｉは、奇数段のインバータを縦列接続（図示は３段の場合）したものである。リングオシレータ１０６２ｉは、カレントミラー回路１０６３ｉとカレントミラー回路１０６４ｉとにより流された電流を受けて、受けた電流の大きさに応じた周波数で発振する。リングオシレータ１０６２ｉは、その各インバータへ供給される駆動電流の大きさにより、発振周波数が制御されるものである。

すなわち、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉは、流されるドレイン電流の電流の大きさにより、ＮＭＯＳトランジスタ１０６５ｉのゲートに入力される制御電圧Ｖｃｎｔに対するリングオシレータ１０６２ｉの発振周波数の割合を決定する。すなわち、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉは、流されるドレイン電流の電流の大きさにより、発振部３０ｉのゲインを決定する。具体的には、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉは、ＮＭＯＳトランジスタ１０６５ｉのソースと負荷素子１０６６ｉとの間に配されている。発振部３０ｉのゲインは、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさが減少することにより下がり、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさが増加することにより上がる。

補正部５０ｉは、ゲイン補正回路１１０ｉを含む。ゲイン補正回路１１０ｉは、周波数比較部１１７、アップダウンカウンタ（制御値保持部）１１３、Ｄ／Ａ変換器（ＤＡＣ、Ｄ／Ａ変換部）１１４、及び、ＭＯＳトランジスタ１１５を含む。

周波数比較部１１７には、分周回路１０７から供給された分周信号ｉｃｌｋと外部から供給された基準信号ｒｃｌｋとが入力される。周波数比較部１１７は、基準信号ｒｃｌｋの周波数に対して分周信号ｉｃｌｋの周波数が高い場合に負の符号を有する差分値を出力し、基準信号ｒｃｌｋの周波数に対して分周信号ｉｃｌｋの周波数が低い場合に正の符号を有する差分値を出力する。すなわち、周波数比較部１１７は、分周回路１０７から供給された分周信号ｉｃｌｋと外部から供給された基準信号ｒｃｌｋとを比較し、比較結果に応じた差信号を出力する。

具体的には、周波数比較部１１７は、第１のカウンタ１１２、第２のカウンタ１１１、及び減算器１１６を含む。

第１のカウンタ１１２は、分周部６０の分周回路１０７から分周信号ｉｃｌｋを受ける。第１のカウンタ１１２は、受けた分周信号ｉｃｌｋのクロック数をカウントすることにより、分周信号ｉｃｌｋの周波数を計る。

第２のカウンタ１１１は、外部から供給された基準信号ｒｃｌｋを受ける。第２のカウンタ１１１は、受けた基準信号ｒｃｌｋのクロック数をカウントすることにより、基準信号ｒｃｌｋの周波数を計る。

減算器１１６は、第１のカウンタ１１２のカウント値を第１のカウンタ１１２から受け、第２のカウンタ１１１のカウント値を第２のカウンタ１１１から受ける。減算器１１６は、第２のカウンタ１１１のカウント値から第１のカウンタ１１２のカウント値を減算することにより、差信号を生成して出力する。例えば、減算器１１６は、基準信号ｒｃｌｋの周波数に対して分周信号ｉｃｌｋの周波数が高い場合に負の符号を有する差分値を差信号として出力する。減算器１１６は、基準信号ｒｃｌｋの周波数に対して分周信号ｉｃｌｋの周波数が低い場合に正の符号を有する差分値を差信号として出力する。

アップダウンカウンタ１１３は、周波数比較部１１７から出力された差信号に応じて、保持しているデジタル制御値を基準クロックに同期して変更して、変更されたデジタル制御値を保持する。なお、初期状態において、アップダウンカウンタ１１３は、初期のデジタル制御値を保持しており、初回は、この初期値からアップダウンカウントし、それ以後は、前回のカウント値からアップダウンカウントする。

具体的には、アップダウンカウンタ１１３は、分周信号ｉｃｌｋの周波数が基準信号ｒｃｌｋの周波数より低いことが差信号により示されている場合、すなわち、差信号が正の符号を有する場合、次のような動作を行う。アップダウンカウンタ１１３は、保持しているデジタル制御値を差信号の絶対値に応じた値だけカウントアップする。アップダウンカウンタ１１３は、カウントアップされたデジタル制御値を保持する。

また、アップダウンカウンタ１１３は、分周信号ｉｃｌｋの周波数が基準信号ｒｃｌｋの周波数より高いことが差信号により示されている場合、すなわち、差信号が負の符号を有する場合、次のような動作を行う。アップダウンカウンタ１１３は、保持しているデジタル制御値を差信号の絶対値に応じた値だけカウントダウンする。アップダウンカウンタ１１３は、カウントダウンされたデジタル制御値を保持する。

Ｄ／Ａ変換器１１４は、変更されたデジタル制御値をアップダウンカウンタ１１３から受ける。Ｄ／Ａ変換器１１４は、受けたデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成する。

ＭＯＳトランジスタ１１５は、Ｄ／Ａ変換器１１４から出力されたアナログ制御値がゲートに入力され、ソースがグランド電圧に接続され、ドレインがＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに接続されている。

具体的には、ＭＯＳトランジスタ１１５は、カウントアップされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、その等価的な抵抗値が低くなる、すなわちその相互コンダクタンスｇｍが高くなる（増大する）。これにより、ＭＯＳトランジスタ１１５は、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさを増加させる。

また、ＭＯＳトランジスタ１１５は、カウントダウンされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、その等価的な抵抗値が高くなる、すなわちその相互コンダクタンスｇｍが低くなる（減少する）。これにより、ＭＯＳトランジスタ１１５は、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさを減少させる。

次に、ゲイン補正動作における電圧制御発振器１０６ｉのゲインがＴＹＰである場合（図２に示すゲイン：ＴＹＰの場合）の動作を説明する。

ここで、制御スイッチ１０４は、生成部２０と発振部３０ｉとの導通をオフし、基準電圧Ｖｒｅｆと発振部３０ｉとの導通をオンする。また、アップダウンカウンタ１１３は、初期のデジタル制御値をＤ／Ａ変換器１１４へ出力する。Ｄ／Ａ変換器１１４は、初期のデジタル制御値をＤ／Ａ変換することにより、初期のアナログ制御値を生成する。その結果、ゲイン補正用のＭＯＳトランジスタ１１５のゲートには、初期のアナログ制御値に応じた電圧が入力されている。これにより、ゲイン補正用のＭＯＳトランジスタ１１５のｇｍ値が固定値（初期値）となり、このｇｍ値と負荷素子１０６６ｉの抵抗値とにより電圧制御発振器１０６ｉの初期ゲインが設定される。この初期ゲインは、ＴＹＰ条件において、電圧制御発振器１０６ｉへ参照電圧Ｖｒｅｆが入力されたときに、発振周波数がｆｔとなるように設定される。

このとき、電圧制御発振器１０６ｉは、基準電圧Ｖｒｅｆが入力されているため、固定した発振周波数ｆｏの内部信号ｏｃｌｋを出力する。この内部信号ｏｃｌｋを分周回路１０７で分周した信号のクロック数を第１のカウンタ１１２にてカウントする。また、これと同時に、第２のカウンタ１１１にて基準信号ｒｃｌｋのクロック数をカウントする。ゲインがＴＹＰ条件において、電圧制御発振器１０６ｉの発振周波数ｆｔは、基準信号ｒｃｌｋの周波数を、分周回路１０７の分周数で逓倍した周波数である。このため、同じ時間カウントした第２のカウンタ１１１のカウント値と第１のカウンタ１１２のカウント値とは同じ値になる。したがって、減算器１１６から出力される差信号に応じたアップダウンカウンタ１１３により保持されたデジタル制御値は初期のデジタル制御値から変化せず、そのため、電圧制御発振器１０６ｉのゲインは初期ゲインから変化しない。

ところで、ＮＭＯＳトランジスタ１０６５ｉの相互コンダクタンスｇｍは、そのゲート端子に入力されるアナログ電圧により連続的に制御できるが、Ｄ／Ａ変換器１１４から出力されるアナログ制御値は離散値となる。したがって、Ｄ／Ａ変換器１１４の分解能を十分に高くすることによって、実用上問題にならない程度に、電圧制御発振器１０６ｉのゲインを連続的に制御することが可能となる。

次に、ゲイン補正動作における電圧制御発振器１０６ｉのゲインがＴＹＰ時より高い場合（図２に示すゲイン：ＨＩＧＨの場合）の動作を説明する。

ここで、電圧制御発振器１０６ｉに参照電圧Ｖｒｅｆが入力されているため、発振周波数は基準値ｆｔより高いｆｈとなる（図２参照）。このとき、等しい時間の長さだけカウント動作を行うと第１のカウンタ１１２のカウント値は、第２のカウンタ１１１のカウント値より大きくなる。これにより、減算器１１６からは負の符号を有する差分値が出力される。その結果、アップダウンカウンタ１１３は、基準クロックに同期して、受けた差分値に応じて、保持しているデジタル制御値（例えば、初期のデジタル制御値）をカウントダウンする。その後、適当なタイミングで、そのアップダウンカウンタ１１３のカウント値を、Ｄ／Ａ変換器１１４によりＤ／Ａ変換する。このとき、ゲイン補正用のＭＯＳトランジスタ１１５は、ゲート電圧が初期電圧値に対して低くなるため、ｇｍ値が小さくなる。ここで、電圧制御発振器１０６ｉのゲインは、バイアス電流設定抵抗値とｇｍ値との並列抵抗値で設定される。この並列抵抗値が大きくなり、結果として、電圧制御発振器１０６ｉのゲインが下がる。その後、第１のカウンタ１１２および第２のカウンタ１１１のカウント数をリセットする。電圧制御発振器１０６ｉの発振周波数が下がっているので、等しい時間の長さだけカウント動作を行うと第１のカウンタ１１２のカウント値は、補正前と比べて第２のカウンタ１１１のカウント値に近づく。この動作を繰り返すことにより、分周信号ｉｃｌｋの周波数を基準信号ｒｃｌｋの周波数と一致させ、ゲインをＴＹＰ時のものに合わせ込めることとなる。

次に、ゲイン補正動作における電圧制御発振器１０６ｉのゲインがＴＹＰ時より低い場合（図２に示すゲイン：ＬＯＷの場合）の動作を説明する。

ここで、電圧制御発振器１０６ｉの発振周波数は基準値ｆｔより低いｆｌとなる。このとき、等しい時間の長さだけカウント動作を行うと第１のカウンタ１１２のカウント値は、第２のカウンタ１１１のカウント値より小さくなる。これにより、減算器１１６からは正の符号を有する差分値が出力される。アップダウンカウンタ１１３は、保持しているデジタル制御値（例えば、初期のデジタル制御値）をカウントアップする。Ｄ／Ａ変換後のゲイン補正用のＭＯＳトランジスタ１１５のゲート電圧は初期電圧値に対して高くなる。その結果、ＭＯＳトランジスタ１１５のｇｍ値が大きくなり、電圧制御発振器１０６ｉのゲインが上がる。その後、第１のカウンタ１１２および第２のカウンタ１１１のカウント数をリセットする。電圧制御発振器１０６ｉの発信周波数があがっているので、等しい時間の長さだけカウント動作を行うと第１のカウンタ１１２のカウント値は、補正前と比べて第２のカウンタ１１１のカウント値に近づく。この動作を繰り返すことにより、ゲインをＴＹＰ時のものに合わせ込めることとなる。

次に、本発明の第３実施形態に係るＰＬＬ回路２００を、図４を用いて説明する。図４は、本発明の第３実施形態に係るＰＬＬ回路２００の構成を示す図である。以下では、第１実施形態と異なる部分を中心に説明する。

ＰＬＬ回路２００は、切り替え部２４０及び補正部２５０を備える。

切り替え部２４０は、第１の状態と第３の状態と第４の状態とを切り替える。第１の状態は、生成部２０から出力された制御電圧が発振部３０へ入力される状態である。第３の状態は、第１の参照電圧Ｖｒｅｆ１が発振部３０へ入力される状態である。第４の状態は、第２の参照電圧Ｖｒｅｆ２が発振部３０へ入力される状態である。第２の参照電圧Ｖｒｅｆ２は、第１の参照電圧Ｖｒｅｆ１より高い。切り替え部２４０は、制御スイッチ２０４を含む。

制御スイッチ２０４は、第１の制御スイッチ（図示せず）、第３の制御スイッチ（図示せず）、及び第４の制御スイッチ（図示せず）を含む。第１の制御スイッチは、生成部２０と発振部３０との導通をオンオフする。第３の制御スイッチは、第１の参照電圧Ｖｒｅｆ１と発振部３０との導通をオンオフする。第４の制御スイッチは、第２の参照電圧Ｖｒｅｆ２と発振部３０との導通をオンオフする。これにより、切り替え部２４０は、第１の制御スイッチをオンさせ第３の制御スイッチ及び第４の制御スイッチをオフさせることにより第１の状態に切り替える。切り替え部２４０は、第１の制御スイッチをオフさせ第３の制御スイッチをオンさせ第４の制御スイッチをオフさせることにより第３の状態に切り替える。切り替え部２４０は、第１の制御スイッチ及び第３の制御スイッチをオフさせ第４の制御スイッチをオンさせることにより第４の状態に切り替える。

補正部２５０は、周波数差の絶対値が目標値に等しくなるように、発振部３０のゲインを補正する。ここで、周波数差は、切り替え部２４０により第３の状態に切り替えられた際における分周信号ｉｃｌｋの周波数と切り替え部２４０により第４の状態に切り替えられた際における分周信号ｉｃｌｋの周波数との差である。補正部２５０は、ゲイン補正回路２１０を含む。

ゲイン補正回路２１０は、分周信号ｉｃｌｋを分周部６０から受ける。ゲイン補正回路２１０は、外部から供給された基準信号ｒｃｌｋを受けない。

ゲイン補正回路２１０は、第３の状態における分周信号ｉｃｌｋの周波数と第４の状態における分周信号ｉｃｌｋの周波数との周波数差の絶対値を目標値と比較することにより、発振部３０のゲインを補正する。

具体的には、ゲイン補正回路２１０は、周波数差の絶対値が目標値より少ない場合、発振部３０のゲインが上がるように、発振部３０のゲインを補正する。すなわち、ゲイン補正回路２１０は、発振部３０の発振周波数ｆｏが基準値より低い（例えば、図５に示す（ｆｌ２ーｆｌ１）＜（ｆｔ２−ｆｔ１））場合、発振部３０のゲインが上がるように、発振部３０のゲインを補正する。

ゲイン補正回路１１０は、周波数差の絶対値が目標値より多い場合、発振部３０のゲインが下がるように、発振部３０のゲインを補正する。すなわち、ゲイン補正回路１１０は、発振部３０の発振周波数ｆｏが基準値より高い（例えば、図５に示す（ｆｈ２−ｆｈ１）＞（ｆｔ２−ｆｔ１））場合、発振部３０のゲインが下がるように、発振部３０のゲインを補正する。

次に、ゲイン補正回路２１０によるゲイン補正動作を、図５を用いて説明する。図５は、本発明の第３実施形態における電圧制御発振器１０６の制御電圧Ｖｃｎｔに対する内部信号ｏｃｌｋの周波数ｆｏのゲイン特性の一例を示す図である。

図５は、電圧制御発振器１０６のゲインがＴＹＰ条件である場合に、制御電圧Ｖｃｎｔが第１の参照電圧Ｖｒｅｆ１に等しいときに発振周波数がｆｔ１となることを示している。図５は、電圧制御発振器１０６のゲインがＴＹＰ条件である場合に、制御電圧Ｖｃｎｔが第２の参照電圧Ｖｒｅｆ２に等しいときに発振周波数がｆｔ２となることを示している。この場合、周波数差の絶対値（ｆｔ２−ｆｔ１）が、目標値になる。

ここで、電源電圧変動や製造プロセスのばらつきにより、電圧制御発振器１０６のゲインが高いＨＩＧＨ条件である場合には、電圧制御発振器１０６に第１の参照電圧Ｖｒｅｆ１が入力されると、発振周波数が基準値ｆｔ１より高いｆｈ１となる。電圧制御発振器１０６に第２の参照電圧Ｖｒｅｆ２が入力されると、発振周波数が基準値ｆｔ２より高いｆｈ２となる。この場合、周波数差の絶対値（ｆｈ２−ｆｈ１）は、目標値（ｆｔ２−ｆｔ１）より大きい。

また、電圧制御発振器１０６のゲインが低い場合には、電圧制御発振器１０６に第１の参照電圧Ｖｒｅｆ１が入力されると、発振周波数が基準値ｆｔ１より低いｆｌ１となる。電圧制御発振器１０６に第２の参照電圧Ｖｒｅｆ２が入力されると、発振周波数が基準値ｆｔ２より低いｆｌ２となる。この場合、周波数差の絶対値（ｆｌ２−ｆｌ１）は、目標値（ｆｔ２−ｆｔ１）より小さい。

また、本実施形態に係るＰＬＬ回路では、電圧制御発振器１０６のゲイン特性がＴＹＰ条件のゲイン特性になるよう補正するゲイン補正動作が、次の点で第１実施形態と異なる。

電圧制御発振器１０６のゲインが基準値より高いＨＩＧＨ条件である場合、上記のように、周波数差の絶対値（ｆｈ２−ｆｈ１）は、目標値（ｆｔ２−ｆｔ１）より大きくなる。このため、周波数差の絶対値は、ゲイン補正回路２１０により発振周波数を下げようとする動作が行われることにより、目標値（ｆｔ２−ｆｔ１）より高い値から目標値（ｆｔ２−ｆｔ１）に近づくように下げられる。

一方、電圧制御発振器１０６のゲインが基準値より低いＬＯＷ条件である場合、上記のように、周波数差の絶対値（ｆｈ２−ｆｈ１）は、目標値（ｆｔ２−ｆｔ１）より小さくなる。このため、周波数差の絶対値は、ゲイン補正回路２１０により発振周波数を上げようとする動作が行われることにより、目標値（ｆｔ２−ｆｔ１）より低い値から目標値（ｆｔ２−ｆｔ１）に近づくように上げられる。

このように、ゲイン補正回路２１０は、周波数差の絶対値と目標値とを比較して、両者の差分に応じて電圧制御発振器１０６のゲイン補正を行う。このゲイン補正動作を、周波数差の絶対値と目標値との差が無くなるまでゲイン補正回路２１０が行うことで、電圧制御発振器１０６のゲインをＴＹＰ時のものに合わせ込めることとなる。

このゲイン補正動作を行った後、制御スイッチ２０４における第１の制御スイッチをオン状態、第３の制御スイッチ及び第４の制御スイッチをオフ状態とする。これにより、ＴＹＰ時のゲインを有する電圧制御発振器１０６にて通常のＰＬＬ回路動作を行うことが可能となる。

したがって、本実施形態によっても、ＰＬＬ回路において、電圧制御発振器のゲインが、電源電圧、製造プロセスのばらつきにより変動した場合でも、ゲイン補正を行うことで所望のＰＬＬ応答特性を得ることができる。

次に、本発明の第４実施形態に係るＰＬＬ回路２００ｊを、図６を用いて説明する。図６は、本発明の第４実施形態に係るＰＬＬ回路２００ｊの構成を示す図である。以下では、第２実施形態及び第３実施形態と異なる部分を中心に説明する。

ＰＬＬ回路１００ｉは、発振部３０ｉ及び補正部２５０ｊを備える。

補正部２５０ｉは、ゲイン補正回路１１０ｊを含む。ゲイン補正回路２１０ｊは、周波数差比較部２１７を含む。

周波数差比較部２１７は、切り替え部２４０により第３の状態に切り替えられた際に、第３の状態における分周信号ｉｃｌｋを受けて保持する。周波数差比較部２１７は、切り替え部２４０により第４の状態に切り替えられた際に、第４の状態における分周信号ｉｃｌｋを受けて保持する。ゲイン補正回路２１０ｊは、第３の状態における分周信号ｉｃｌｋの周波数と第４の状態における分周信号ｉｃｌｋの周波数との周波数差の絶対値を求める。周波数差比較部２１７は、目標値に対して周波数差の絶対値が多い場合に負の符号を有する差分値を出力し、目標値に対して周波数差の絶対値が少ない場合に正の符号を有する差分値を出力する。すなわち、周波数差比較部２１７は、周波数差の絶対値と目標値とを比較し、比較結果に応じた差信号を出力する。

具体的には、周波数差比較部２１７は、制御スイッチ２２０、第３のカウンタ２１２、第４のカウンタ２１１、及び減算器２１６を含む。

制御スイッチ２２０は、分周回路１０７から出力された分周信号ｉｃｌｋを第３のカウンタ２１２に入力するか第４のカウンタ２１１に入力するかを切り替える。

具体的には、制御スイッチ２２０は、第５の制御スイッチ（図示せず）及び第６の制御スイッチ（図示せず）を含む。第５の制御スイッチは、分周回路１０７と第３のカウンタ２１２との導通をオンオフする。第６の制御スイッチは、分周回路１０７と第４のカウンタ２１１との導通をオンオフする。

制御スイッチ２２０は、切り替え部２４０により第３の状態に切り替えられた際に、第５の制御スイッチをオンし、第６の制御スイッチをオフする。これにより、制御スイッチ２２０は、切り替え部２４０により第３の状態に切り替えられた際における分周信号ｉｃｌｋが第３のカウンタ２１２へ入力されるようにする。

制御スイッチ２２０は、切り替え部２４０により第４の状態に切り替えられた際に、第５の制御スイッチをオフし、第６の制御スイッチをオンする。これにより、制御スイッチ２２０は、切り替え部２４０により第４の状態に切り替えられた際における分周信号ｉｃｌｋが第４のカウンタ２１１へ入力されるようにする。

第３のカウンタ２１２は、切り替え部２４０により第３の状態に切り替えられた際に、分周回路１０７から制御スイッチ２２０経由で分周信号ｉｃｌｋを受ける。第３のカウンタ２１２は、切り替え部２４０により第３の状態に切り替えられた際における分周信号ｉｃｌｋのクロック数をカウントする。これにより、第３のカウンタ２１２は、切り替え部２４０により第３の状態に切り替えられた際における分周信号ｉｃｌｋの周波数を計る。第３のカウンタ２１２は、例えばタイマ回路などによって設定された一定時間だけ、入力信号をカウントするように構成されている。

第４のカウンタ２１１は、切り替え部２４０により第４の状態に切り替えられた際に、分周回路１０７から制御スイッチ２２０経由で分周信号ｉｃｌｋを受ける。第４のカウンタ２１１は、切り替え部２４０により第４の状態に切り替えられた際における分周信号ｉｃｌｋのクロック数をカウントする。これにより、第４のカウンタ２１１は、切り替え部２４０により第４の状態に切り替えられた際における分周信号ｉｃｌｋの周波数を計る。第４のカウンタ２１１は、例えばタイマ回路などによって設定された一定時間だけ、入力信号をカウントするように構成されている。

減算器２１６は、第３のカウンタ２１２のカウント値を第３のカウンタ２１２から受け、第４のカウンタ２１１のカウント値を第４のカウンタ２１１から受ける。減算器２１６は、第４のカウンタ２１１のカウント値から第３のカウンタ２１２のカウント値を減算するとともに減算した結果から目標値をさらに減算することにより、差信号を生成して出力する。例えば、減算器２１６は、目標値に対して周波数差の絶対値が多い場合に負の符号を有する差分値を差信号として出力する。減算器２１６は、目標値に対して周波数差の絶対値が小さい場合に正の符号を有する差分値を差信号として出力する。

これにより、アップダウンカウンタ（制御値保持部）１１３は、周波数差の絶対値が目標値より小さいことが差信号により示されている場合、保持しているデジタル制御値をカウントアップして、カウントアップされたデジタル制御値を保持する。アップダウンカウンタ１１３は、周波数差の絶対値が目標値より大きいことが差信号により示されている場合、保持しているデジタル制御値をカウントダウンして、カウントダウンされたデジタル制御値を保持する。

その後、Ｄ／Ａ変換器１１４は、アップダウンカウンタ１１３に保持されたデジタル制御値をＤ／Ａ変換して、ゲイン補正用のＭＯＳトランジスタ１１５のｇｍ値を制御する。アップダウンカウンタ１１３に保持されたデジタル制御値が、初期値からカウントアップされた値である場合には、ゲイン補正用ＭＯＳトランジスタ１１５のｇｍ値が大きくなる。これにより、電圧制御発振器１０６のゲインが大きくなる。また、アップカウンタ１１３に保持されたデジタル制御値が、初期値からカウントダウンされた値である場合には、ゲイン補正用ＭＯＳトランジスタ１１５のｇｍ値が小さくなる。これにより、電圧制御発振器１０６のゲインが小さくなる。

なお、上記実施形態の説明においては、カウント値の演算結果に基づくゲイン補正動作を１回のみ行う場合の説明を行っている。しかしながら、アップダウンカウンタから出力されたデジタル制御値をＤ／Ａ変換すると同時に、各カウント値をリセットして、再度カウントを始め、その結果に基づいて再度ゲイン補正するという動作を繰り返してゲイン補正してもよい。

また、上記実施形態の説明においては、電圧制御発振器１０６を構成するリングオシレータのインバータ駆動電流を制御することによりゲイン補正を行っている。しかしながら、カウント値の演算結果に基づいて、例えば、リングオシレータ回路の電源電圧を制御することによりゲイン補正を行うなど、いかなるゲイン補正方法であってもよい。

また、上記実施形態の説明においては、電圧制御発振器はリングオシレータにて構成しているが、電圧制御発振器はどのような回路構成であってもよい。

また、上記実施形態の説明においては、各カウンタ値を減算して、その値によりアップダウンカウンタを動作させ、その値をＤ／Ａ変換器にてアナログ電圧に変換して、この電圧に基づいてゲイン補正を行っている。しかしながら、必ずしもこの構成である必要はない。例えば、各カウンタ値をそれぞれＤ／Ａ変換器にてアナログ電圧に変換して、これらのアナログ電圧をオペアンプに入力して、その内部信号に基づいてゲイン補正を行ってもよい。

また、上記実施形態の説明においては、電圧制御発振器からの内部信号を分周回路で分周してから、位相比較器及びゲイン補正回路に入力している。しかしながら、分周回路が無く、電圧制御発振器からの内部信号を位相比較器及びゲイン補正回路に入力してもよい。また、位相比較器には分周回路により分周した信号を入力して、ゲイン補正回路には電圧制御発振器からの内部信号を入力してもよい。また、位相比較器には電圧制御発振器からの内部信号を入力して、ゲイン補正回路には分周回路により分周した信号を入力してもよい。

また、上記実施形態の説明においては、ゲイン補正動作時と通常のＰＬＬ回路動作時では、基準信号ｒｃｌｋは同一の信号としている。しかしながら、ゲイン補正動作時には、基準信号が変動しないように、例えば、水晶振動子の発振周波数を入力して補正を行い、通常のＰＬＬ回路動作時には、ロックすべき基準信号を入力するなど、基準信号ｒｃｌｋを動作状態に合わせて切り替えてもよい。

また、上記実施形態の説明においては、ゲイン補正回路は２つのカウンタを備え、２つの基準電圧を電圧制御発振器に入力したときのカウント動作を互いに異なるカウンタを用いて行っている。しかしながら、カウンタを１つにしてもよい。その場合には、カウンタのカウント値を保持する保持手段を設けることが考えられる。この時の動作としては、まず、第１の参照電圧Ｖｒｅｆ１を電圧制御発振器に入力した時のある期間におけるカウント値を保持手段に保持させる。その後、カウンタをリセットしてから第２の参照電圧Ｖｒｅｆ２を電圧制御発振器に入力して、第１の参照電圧Ｖｒｅｆ１を入力したとき同じ期間の長さだけカウント動作を行う。そして、保持手段に保持されたカウント値と、カウンタから出力されるカウント値との差信号を減算器によって得る。なお、第２の参照電圧Ｖｒｅｆ２を入力したときのカウント値は、直接減算器に入力せずに、別の保持手段に保持させてから、この保持手段から減算器に入力させても良い。

また、上記実施形態の説明においては、ゲイン補正回路は２つのカウント値を減算器に入力しているが、減算器に替えて比較器を用いる構成でもよい。この場合、アップダウンカウンタは、比較器から出力される２つのカウント値の大小を示す信号に応じて１カウントだけカウントアップまたはカウントダウンし、電圧制御発振器のゲインを変化させる。その後、カウント値がリセットされてから再びカウント動作を行い、比較器から出力される信号に応じて電圧制御発振器のゲインを変化させるという動作を繰り返す。

本発明の第１実施形態に係るＰＬＬ回路１００の構成を示す図。 本発明の第１実施形態における電圧制御発振器１０６の制御電圧Ｖｃｎｔに対する内部信号ｏｃｌｋの周波数ｆｏのゲイン特性の一例を示す図。 本発明の第２実施形態に係るＰＬＬ回路１００ｉの構成を示す図。 本発明の第３実施形態に係るＰＬＬ回路２００の構成を示す図。 本発明の第３実施形態における電圧制御発振器１０６の制御電圧Ｖｃｎｔに対する内部信号ｏｃｌｋの周波数ｆｏのゲイン特性の一例を示す図。 本発明の第４実施形態に係るＰＬＬ回路２００ｊの構成を示す図。

符号の説明

１００、１００ｉ、２００、２００ｊ ＰＬＬ回路

Claims (8)

1. 入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部と、を有するＰＬＬ回路であって、
   前記制御電圧が前記発振部へ入力される第１の状態と、参照電圧が前記発振部へ入力される第２の状態とを切り替える切り替え部と、
   前記第２の状態において、前記分周信号の周波数と前記基準信号の周波数とを比較し、前記分周信号の周波数が前記基準信号の周波数に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振の周波数を補正する補正部と、を備え、
   前記発振部は、
   前記制御電圧または前記参照電圧がゲートに入力される入力トランジスタと、
   前記入力トランジスタのソース−ドレイン間を流れる電流に応じた電流を流すカレントミラー回路と、
   前記カレントミラー回路により流された電流を受けて、受けた電流の大きさに応じた周波数で発振するリングオシレータと、を含み、
   前記補正部は、
   前記分周信号の周波数と前記基準信号の周波数とを比較し、比較結果に応じた差信号を出力する周波数比較部と、
   前記差信号に応じて、保持しているデジタル制御値を変更して、変更されたデジタル制御値を保持する制御値保持部と、
   前記制御値保持部に保持され前記制御値保持部から出力された前記変更されたデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成するＤ／Ａ変換部と、
   前記アナログ制御値がゲートに入力され、ソースが基準電圧に接続され、ドレインが前記入力トランジスタのソースに接続され、前記アナログ制御値によって相互コンダクタンスが制御されるＭＯＳトランジスタと、を含む
   ことを特徴とするＰＬＬ回路。
2. 前記分周信号の周波数が前記基準信号の周波数よりも高い場合、前記ＭＯＳトランジスタの相互コンダクタンスが減少し、
   前記分周信号の周波数が前記基準信号の周波数よりも低い場合、前記ＭＯＳトランジスタの相互コンダクタンスが増大する
   ことを特徴とする請求項１に記載のＰＬＬ回路。
3. 前記周波数比較部は、
   前記分周部から受けた前記分周信号のクロック数をカウントすることにより、前記分周信号の周波数を計る第１のカウンタと、
   外部から受けた前記基準信号のクロック数をカウントすることにより、前記基準信号の周波数を計る第２のカウンタと、
   前記第２のカウンタのカウント値から前記第１のカウンタのカウント値を減算することにより、前記差信号を生成して出力する減算器と、
   を含む
   ことを特徴とする請求項１又は２に記載のＰＬＬ回路。
4. 前記制御値保持部は、前記分周信号の周波数が前記基準信号の周波数より低いことが前記差信号により示されている場合、保持しているデジタル制御値をカウントアップして、カウントアップされたデジタル制御値を保持し、前記分周信号の周波数が前記基準信号の周波数より高いことが前記差信号により示されている場合、保持しているデジタル制御値をカウントダウンして、カウントダウンされたデジタル制御値を保持し、
   前記ＭＯＳトランジスタは、前記カウントアップされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを増加させ、前記カウントダウンされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを減少させ、
   前記発振部における発振の周波数は、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが増加することにより上がり、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが減少することにより下がる
   ことを特徴とする請求項１に記載のＰＬＬ回路。
5. 入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部と、を有するＰＬＬ回路であって、
   前記制御電圧が前記発振部へ入力される第１の状態と、第１の参照電圧が前記発振部へ入力される第３の状態と、前記第１の参照電圧より高い第２の参照電圧が前記発振部へ入力される第４の状態とを切り替える切り替え部と、
   前記第３の状態における前記分周信号の周波数と前記第４の状態における前記分周信号の周波数との周波数差の絶対値と目標値とを比較し、前記周波数差の絶対値が前記目標値に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振の周波数を補正する補正部と、を備え、
   前記発振部は、
   前記制御電圧、前記第１の参照電圧または前記第２の参照電圧がゲートに入力される入力トランジスタと、
   前記入力トランジスタのソース−ドレイン間を流れる電流に応じた電流を流すカレントミラー回路と、
   前記カレントミラー回路により流された電流を受けて、受けた電流の大きさに応じた周波数で発振するリングオシレータと、を含み、
   前記補正部は、
   前記周波数差の絶対値と前記目標値とを比較し、比較結果に応じた差信号を出力する周波数差比較部と、
   前記差信号に応じて、保持しているデジタル制御値を変更して、変更されたデジタル制御値を保持する制御値保持部と、
   前記制御値保持部に保持され前記制御値保持部から出力された前記変更されたデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成するＤ／Ａ変換部と、
   前記アナログ制御値がゲートに入力され、ソースが基準電圧に接続され、ドレインが前記入力トランジスタのソースに接続され、前記アナログ制御値によって相互コンダクタンスが制御されるＭＯＳトランジスタと、を含む
   ことを特徴とするＰＬＬ回路。
6. 前記周波数差の絶対値が前記目標値よりも大きい場合、前記ＭＯＳトランジスタの相互コンダクタンスが減少し、
   前記周波数差の絶対値が前記目標値よりも小さい場合、前記ＭＯＳトランジスタの相互コンダクタンスが増大する
   ことを特徴とする請求項５に記載のＰＬＬ回路。
7. 前記周波数差比較部は、
   前記第３の状態における前記分周信号のクロック数をカウントすることにより、前記第３の状態における前記分周信号の周波数を計る第３のカウンタと、
   前記第４の状態における前記分周信号のクロック数をカウントすることにより、前記第４の状態における前記分周信号の周波数を計る第４のカウンタと、
   前記第４のカウンタのカウント値から前記第３のカウンタのカウント値を減算するとともに減算した結果から前記目標値をさらに減算することにより、前記差信号を生成して出力する減算器と、を含む
   ことを特徴とする請求項５又は６に記載のＰＬＬ回路。
8. 前記制御値保持部は、前記周波数差の絶対値が前記目標値より少ないことが前記差信号により示されている場合、保持しているデジタル制御値をカウントアップして、カウントアップされたデジタル制御値を保持し、前記周波数差の絶対値が前記目標値より多いことが前記差信号により示されている場合、保持しているデジタル制御値をカウントダウンして、カウントダウンされたデジタル制御値を保持し、
   前記ＭＯＳトランジスタは、前記カウントアップされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを増加させ、前記カウントダウンされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを減少させ、
   前記発振部における発振の周波数は、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが増加することにより上がり、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが減少することにより下がる
   ことを特徴とする請求項５乃至７のいずれか１項に記載のＰＬＬ回路。

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