CN115512734A - 包括子控制器的存储器系统和子控制器的操作方法 - Google Patents

包括子控制器的存储器系统和子控制器的操作方法 Download PDF

Info

Publication number
CN115512734A
CN115512734A CN202111634295.4A CN202111634295A CN115512734A CN 115512734 A CN115512734 A CN 115512734A CN 202111634295 A CN202111634295 A CN 202111634295A CN 115512734 A CN115512734 A CN 115512734A
Authority
CN
China
Prior art keywords
sub
data
strobe clock
main
data strobe
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202111634295.4A
Other languages
English (en)
Inventor
李钟周
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN115512734A publication Critical patent/CN115512734A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports

Abstract

本发明提供了一种存储器系统和存储器系统的操作方法。该存储器系统包括：主控制器，通过主信道传输具有N位的主数据，其中N是正整数；存储器装置，存储构成主数据的子数据，并通过子信道传输子数据；以及子控制器，通过主信道与主控制器通信，并通过子信道与存储器装置通信。子控制器通过划分主数据来生成每个均具有n位的子数据，其中n为小于N的正整数，通过降低与主数据同步的主数据选通时钟的频率来生成子数据选通时钟，与子数据选通时钟同步地将子数据传输到存储器装置或者从存储器装置接收子数据。

Description

包括子控制器的存储器系统和子控制器的操作方法
相关申请的交叉引用
本申请要求于2021年6月7日提交的申请号为10-2021-0073738的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。
技术领域
本公开总体上涉及一种包括子控制器的存储器系统和子控制器的操作方法，并且更具体地涉及一种包括主控制器和子控制器的存储器系统以及该存储器系统的操作方法。
背景技术
存储器系统被广泛用于在诸如计算机、无线通信装置、相机和数字显示器的各种电子装置中存储数据。数据可以被编程到存储器系统中包括的多个存储器单元，并且可以从经编程的存储器单元被读取。
在存储器系统中存储数据的存储器装置根据其结构和操作方法可以划分为各种装置。例如，存储器装置可以包括磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁磁RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、闪速存储器、相变存储器(PCM)等。诸如闪速存储器和PCM的非易失性存储器即使在外部电源供应中断的情况下也可以保留数据。在诸如DRAM的易失性存储器装置中，当外部电源供应中断时，数据会消失。因此，需要定期的刷新操作。
随着电子装置的使用增加，电子装置中处理的数据量也逐渐增加。因此，已经使用了包括多个存储器装置的存储器系统。
然而，当同时使用多个存储器装置时，可能会出现信号失真，因此，数据的处理速度可能会由于信号失真而降低。
发明内容
本公开的实施例提供一种能够高速处理大容量数据而没有信号失真的存储器系统。
根据本公开的一方面，提供了一种存储器系统，该存储器系统包括：主控制器，被配置为通过主信道传输具有N个位的主数据，其中N是正整数；存储器装置，被配置为存储构成主数据的子数据，并通过子信道传输子数据；以及子控制器，被配置为通过主信道与主控制器通信，并通过子信道与存储器装置通信，其中子控制器通过划分主数据来生成每个均具有n个位的子数据，其中n为小于N的正整数，通过降低与主数据同步的主数据选通时钟的频率来生成子数据选通时钟，并且与子数据选通时钟同步地将子数据传输到存储器装置或者从存储器装置接收子数据。
根据本公开的另一方面，提供了一种操作子控制器的方法，该方法包括：与主数据选通时钟同步地接收主数据；通过降低主数据选通时钟的频率来生成子数据选通时钟；划分主数据以生成子数据；并且与子数据选通时钟同步地输出子数据。
根据本公开的另一方面，提供了一种操作子控制器的方法，该方法包括：与子数据选通时钟同步地接收子数据；生成频率高于子数据选通时钟的频率的主数据选通时钟；通过合并子数据来生成主数据；并且与主数据选通时钟同步地输出主数据。
根据本公开的另一方面，提供了一种系统，该系统包括：主装置，被配置为处理主数据片段；J个从装置，每个从装置被配置为处理子数据片段；以及仲裁器装置，被联接以：通过主信道以主频率与主装置交换主数据片段，通过各个子信道以子频率与从装置并行地交换J个子数据片段，并执行主数据片段与J个子数据片段之间的转换，其中主数据片段的大小是子数据片段的J倍，并且其中主频率的大小是子频率的J倍。
附图说明
现在将在下文中参照附图更充分地描述本公开的各个实施例；然而，实施例可以以不同的形式实现，并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例是为了使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达实施例的范围。
在附图中，为了图示清楚，可能会放大尺寸。将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。相同的附图标记始终指代相同的元件。
图1是示出根据本公开的实施例的存储器系统的示图。
图2是示出根据本公开的实施例的子控制器的示图。
图3是示出根据本公开的实施例的使用子控制器的编程操作的示图。
图4是示出根据本公开的实施例的在编程操作中调节的数据和时钟的示图。
图5是示出根据本公开的实施例的使用子控制器的读取操作的示图。
图6是示出根据本公开的实施例的在读取操作中调节的数据和时钟的示图。
图7是示出根据本公开的另一实施例的子控制器的示图。
图8和图9是示出根据本公开的其他实施例的存储器系统的示图。
图10至图13是示出根据本公开实施例的包括子控制器的封装的示图。
具体实施方式
本文所公开的具体结构或功能描述仅仅是说明性的，是为了描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式实施，并且不能被解释为限于本文阐述的实施例。
图1是示出根据本公开的实施例的存储器系统的示图。
参照图1，存储器系统1000可以被配置为存储从主机2000输出的数据或者向主机2000输出读取数据。
存储器系统1000可以包括主控制器100、子控制器200以及第十一存储器装置MEM11至第jk存储器装置MEMjk，其中j和k是正整数。
第十一存储器装置MEM11至第jk存储器装置MEMjk中的每一个可以通过可以存储数据的以下各项来实施：随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁磁RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、闪速存储器、相变存储器(PCM)等。
主控制器100可以被配置为通过接口ITF与主机2000通信并且通过主信道mCH与子控制器200通信。例如，在编程操作中，主控制器100可以通过接口ITF接收从主机2000输出的请求、逻辑地址和数据中的至少一项，将请求转换为在存储器系统1000中使用的命令，并将逻辑地址转换为物理地址。主控制器100可以通过主信道mCH向子控制器200传输命令、物理地址和数据中的至少一项。
子控制器200可以被配置为通过主信道mCH与主控制器100通信并且通过第一子信道sCH1至第j子信道sCHj与第十一存储器装置MEM11至第jk存储器装置MEMjk通信。例如，子控制器200可以根据第一子信道sCH1至第j子信道sCHj的数量将通过主信道mCH接收的主数据划分为多个子数据，并通过第一子信道sCH1至第j子信道sCHj将子数据传输到所选择的存储器装置。也就是说，传输到所选择的存储器装置的子数据的量小于通过主信道mCH接收的主数据的量，因此，与加载到主信道mCH的数据的突发长度(burst length)和传输速度相比，子控制器200可以减少加载到第一子信道sCH1至第j子信道sCHj的数据的突发长度和传输速度。例如，为了将传输/接收主数据的时间与传输/接收子数据的时间调整为彼此相等，子控制器200可以将传输/接收子数据时的数据选通时钟的频率设置为低于传输/接收主数据时的数据选通时钟的频率。当传输/接收子数据时，子控制器200可以将数据选通时钟的频率设置为与第一子信道sCH1至第j子信道sCHj的数量成比例。例如，根据实施例，当每个均联接到第一子信道sCH1至第j子信道sCHj中的相应一个的存储器装置(例如，图1所示的存储器装置MEM11至MEMj1)的数量是“J”或者第一子信道sCH1至第j子信道sCHj的数量是“J”时，主数据片段的大小可以是子数据片段的大小的J倍。当对主数据进行调节以生成子数据时，可以将主数据划分为J个子数据片段。当对子数据片段进行调节以生成主数据时，可以将J个子数据片段合并为主数据。而且，主频率的大小可以是子频率的大小的J倍。主频率可以是主数据选通时钟的频率，子频率可以是子数据选通时钟的频率。当通过主信道mCH在主控制器100与子控制器200之间传送主数据时，可以使用主数据选通时钟。当通过第一子信道sCH1至第j子信道sCHj中的相应一个在子控制器200与存储器装置(例如，存储器装置MEM11至MEMj1)中的一个之间传送子数据片段时，可以使用子数据选通时钟。
主机2000可以是诸如计算机、无线通信装置、相机和数字显示器的各种电子装置的主处理器。
图2是示出根据本公开实施例的子控制器的示图。
参照图2，子控制器200可以被配置为通过主信道mCH与主控制器100通信并且通过子信道sCH1和sCH2与存储器装置MEM11和MEM21通信。尽管图2所示的子控制器200通过第一子信道sCH1连接到第十一存储器装置MEM11并通过第二子信道sCH2连接到第二十一存储器装置MEM21，但是连接到子控制器200的子信道和存储器装置的数量不限于图2所示的子信道和存储器装置的数量。
主信道mCH可以包括被配置为在主控制器100与子控制器200之间传输主数据mDQ和主数据选通时钟mDQS的多条线。例如，主信道mCH可以包括被配置为传输主数据mDQ的数据线和被配置为传输主数据选通时钟mDQS的时钟线。数据线和时钟线可以被配置为物理上彼此不同的线。例如，可以响应于主数据选通时钟mDQS而逐位地传输主数据mDQ。
为了提高数据传输操作的可靠性，子控制器200可以被配置为减少第一子信道sCH1和第二子信道sCH2中可能发生的信号失真。子控制器200可以被配置为使得与主信道mCH的突发长度相比，第一子信道sCH1和第二子信道sCH2的突发长度被减小。例如，当第一子信道sCH1和第二子信道sCH2连接到子控制器200时，子控制器200可以将加载到主信道mCH的数据的量除以子信道的数量2，并且分别通过第一子信道sCH1和第二子信道sCH2与第十一存储器装置MEM11和第二十一存储器装置MEM21进行所划分的数据的通信。也就是说，当N个子信道连接到子控制器200，其中N是大于1的整数，并且主信道mCH的突发长度为1时，可以将N个子信道中的每一个的突发长度设置为1/N。为了如上所述调整突发长度，子控制器200被配置如下。
子控制器200可以包括主输入/输出电路组210、调节电路组220和子输入/输出电路组230。
主输入/输出电路组210可以被配置为在主信道mCH与调节电路组220之间输入或输出主数据mDQ和主数据选通时钟mDQS。例如，主输入/输出电路组210可以包括被配置为输入或输出主数据mDQ的第一输入驱动器1RX和第一输出驱动器1TX，以及被配置为输入或输出主数据选通时钟mDQS的第二输入驱动器2RX和第二输出驱动器2TX。例如，第一输入驱动器1RX和第一输出驱动器1TX可以通过引脚连接到传输主数据mDQ的数据线，第二输入驱动器2RX和第二输出驱动器2TX可以通过引脚连接到传输主数据选通时钟mDQS的时钟线。例如，第一输入驱动器1RX可以被配置为将通过引脚接收的主数据mDQ传输到调节电路组220，并且第一输出驱动器1TX可以被配置为通过引脚输出从调节电路组220传输的主数据mDQ。例如，第二输入驱动器2RX可以被配置为将通过引脚接收的主数据选通时钟mDQS传输到调节电路组220，并且第二输出驱动器2TX可以被配置为通过引脚输出从调节电路组220传输的主数据选通时钟mDQs。
调节电路组220可以被配置为调节数据和时钟。例如，调节电路组220可以包括被配置为调节数据的第一调节电路1MDC以及被配置为调节时钟的第二调节电路2MDC。
第一调节电路1MDC可以被配置为将主数据mDQ划分为第一子数据sDQl和第二子数据sDQ2，然后输出第一子数据sDQ1和第二子数据sDQ2，或者将第一子数据sDQ1和第二子数据sDQ2合并为主数据mDQ，然后输出主数据mDQ。例如，第一调节电路1MDC可以通过对从第一输入驱动器1RX传输的主数据mDQ中的一些进行分组来生成第一子数据sDQ1，通过对主数据mDQ中的其它部分进行分组来生成第二子数据sDQ2，并通过输出线分别输出第一子数据sDQ1和第二子数据sDQ2。第一调节电路1MDC可以根据连接到子控制器200的子信道的数量来调节第一子数据sDQ1和第二子数据sDQ2的位数。例如，第一调节电路1MDC可以存储关于子信道的数量的信息，并根据关于子信道的数量的信息来调整第一子数据sDQ1和第二子数据sDQ2中的每一个中包括的数据的位数。
第二调节电路2MDC可以被配置为将主数据选通时钟mDQS划分为第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2，然后输出第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2，或者将第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2合并为主数据选通时钟mDQS，然后输出主数据选通时钟mDQS。例如，第二调节电路2MDC可以通过降低从第二输入驱动器2RX传输的主数据选通时钟mDQS的频率来生成第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2，并通过输出线分别输出第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2。第二调节电路2MDC可以根据连接到子控制器200的子信道的数量来调节第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2的频率。例如，第二调节电路2MDC可以存储关于子信道的数量的信息，并根据关于子信道的数量的信息来调整第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2的频率。第二子数据选通时钟sDQS2通过与第一子数据选通时钟sDQS1的输出线不同的输出线输出，但可以被设置为具有与第一子数据选通时钟sDQS1相同的频率和相同的输出时间。也就是说，第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2可以相同。
第二调节电路2MDC可以向第一调节电路1MDC传输主选通时钟mDQS或子数据选通时钟sDQS。子数据选通时钟sDQS可以是第一子数据选通时钟sDQS1或第二子数据选通时钟sDQS2。
将编程操作作为示例进行描述。第二调节电路2MDC可以通过调节主数据选通时钟mDQS的频率来生成第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2，并将第一子数据选通时钟sDQS1或第二子数据选通时钟sDQS2作为子数据选通时钟sDQS传输到第一调节电路1MDC。第一调节电路1MDC可以响应于子数据选通时钟sDQS而输出第一子数据sDQ1或第二子数据sDQ2。
将读取操作作为示例进行描述。第二调节电路2MDC可以通过调节第一子数据选通时钟sDQS1或第二子数据选通时钟sDQS2的频率来生成主数据选通时钟mDQS，并将主数据选通时钟mDQS传输到第一调节电路1MDC。第一调节电路1MDC可以响应于主数据选通时钟mDQS而输出主数据mDQ。
子输入/输出电路组230可以被配置为在第一子信道sCH1和第二子信道sCH2与调节电路组220之间输入或输出第一子数据sDQ1和第二子数据sDQ2以及第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2。例如，子输入/输出电路组230可以包括第三输出驱动器3TX至第六输出驱动器6TX和第三输入驱动器3RX至第六输入驱动器6RX。第三输出驱动器3TX可以被配置为通过引脚将从第一调节电路1MDC输出的第一子数据sDQ1输出到第一子信道sCH1，第三输入驱动器3RX可以被配置为将通过引脚输入的第一子数据sDQ1传输到第一调节电路1MDC。
第四输出驱动器4TX可以被配置为通过引脚将从第二调节电路2MDC输出的第一子数据选通时钟sDQS1输出到第一子信道sCH1，第四输入驱动器4RX可以被配置为将通过引脚输入的第一子数据选通时钟sDQS1传输到第二调节电路2DMC。
第五输出驱动器5TX可以被配置为通过引脚将从第一调节电路1MDC输出的第二子数据sDQ2输出到第二子信道sCH2，第五输入驱动器5RX可以被配置为将通过引脚输入的第二子数据sDQ2传输到第一调节电路1MDC。
第六输出驱动器6TX可以被配置为通过引脚将从第二调节电路2MDC输出的第二子数据选通时钟sDQS2输出到第二子信道sCH2，第六输入驱动器6RX可以被配置为将通过引脚输入的第二子数据选通时钟sDQS2传输到第二调节电路2MDC。
加载到第一子信道sCH1的第一子数据sDQ1可以与加载到第一子信道sCH1的第一子数据选通时钟sDQS1同步地传输到第十一存储器装置MEM11或第三输入驱动器3RX。由于子信道配置有与第一子信道sCH1和第二子信道sCH2相对应的两个子信道，因此当主数据mDQ被配置为N位的数据时，第一子数据sDQ1可以被配置为N/2位的数据。当主数据选通时钟mDQS的频率为M，其中M为正有理数时，第一子数据选通时钟sDQS1的频率可以降低为M/2。
加载到第二子信道sCH2的第二子数据sDQ2可以与加载到第二子信道sCH2的第二子数据选通时钟sDQS2同步地传输到第二十一存储器装置MEM21或第五输入驱动器5RX。由于子信道配置有与第一子信道sCH1和第二子信道sCH2相对应的两个子信道，因此当主数据mDQ被配置为N位的数据时，第二子数据sDQ2可以被配置为N/2位的数据。当主数据选通时钟mDQS的频率为M时，第二子数据选通时钟sDQS2的频率可以降低为M/2。
由于第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2具有相同的频率并且同时从第四输出驱动器4TX和第六输出驱动器6TX输出，因此第一子数据sDQ1和第二子数据sDQ2也可以同时传输到第十一存储器装置MEM11和第二十一存储器装置MEM21或第三输入驱动器3RX和第五输入驱动器5RX。
也就是说，通过第一子信道sCH1传输第一子数据sDQ1所需的时间、通过第二子信道sCH2传输第二子数据sDQ2所需的时间以及通过主信道mCH传输主数据mDQ所需的时间是相同的。
因此，通过分配主数据mDQ而获得的第一子数据sDQ1和第二子数据sDQ2通过不同的子信道sCH1和sCH2与低频率的子数据选通时钟同步地传输，从而可以减少子数据通过第一子信道sCH1和第二子信道sCH2传输的过程中可能发生的信号失真。因此，即使在主数据mDQ的量增加的情况下，也可以提高存储器系统中的传输操作的可靠性。
除了上述组件之外，子控制器200还可以包括模式寄存器M_REG。连接到子控制器200的第十一存储器装置MEM11和第二十一存储器装置MEM21的模式信息可以被存储在模式寄存器M_REG中。例如，模式信息可以是关于第十一存储器装置MEM11和第二十一存储器装置MEM21是双倍数据速率(DDR)存储器装置、低功率DDR(LPDDR)存储器装置、LPDDR3存储器装置还是LPDDR4存储器装置的信息。模式寄存器M_REG可以连接到第一调节电路1MDC，第一调节电路1MDC可以根据模式寄存器M_REG中存储的模式信息将数据和时钟调节为适合于时钟、数据传输速度、带宽和电压的标准。
上述子控制器200的操作将被描述如下。
图3是示出根据本公开的实施例的使用子控制器的编程操作的示图。
参照图3，在编程操作中，子控制器200可以通过主信道mCH接收从主控制器100输出的主数据选通时钟mDQS，并通过第一子信道sCH1和第二子信道sCH2输出通过调节主数据选通时钟mDQS的频率而生成的第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2。
子控制器200可以接收从主控制器100输出的主数据mDQ[n:0]，其中n是正整数，并通过第一子信道sCH1和第二子信道和sCH2分别将通过调节主数据mDQ[n:0]而生成的第一子数据sDQ1[n/2:0]和第二子数据sDQ2[n/2:0]与第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2同步地传输到第十一存储器装置MEM11和第二十一存储器装置MEM21。
例如，当输入频率为M的主数据选通时钟mDQS时，其中M是正整数，第二输入驱动器2RX可以将所输入的主数据选通时钟mDQS传输到第二调节电路2MDC。第二调节电路2MDC可以根据与子信道的数量有关的信息来生成频率低于M的多个子数据选通时钟。以子信道数量为2的情况作为示例进行描述。第二调节电路2MDC可以通过将主数据选通时钟mDQS的频率除以2而生成频率为M/2的第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2。
第二调节电路2MDC可以向第一调节电路1MDC传输具有与第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2相同的频率的子数据选通时钟sDQS。
第一调节电路1MDC可以响应于子数据选通时钟sDQS，将第一子数据sDQ1[n/2:0]传输到第三输出驱动器3TX并将第二子数据sDQ2[n/2:0]传输到第五输出驱动器5TX。
第二调节电路2MDC中生成的第一子数据选通时钟sDQS1可以被传输到第四输出驱动器4TX，第二子数据选通时钟sDQS2可以被传输到第六输出驱动器6TX。
当第四输出驱动器4TX通过第一子信道sCH1输出第一子数据选通时钟sDQS1时，第三输出驱动器3TX可以将第一子数据sDQ1[n/2:0]与第一子数据选通时钟sDQS1同步地传输到第十一存储器装置MEM11。
当第六输出驱动器6TX通过第二子信道sCH2输出第二子数据选通时钟sDQS2时，第五输出驱动器5TX可以将第二子数据sDQ2[n/2:0]与第二子数据选通时钟sDQS2同步地传输到第二十一存储器装置MEM21。
参照图3描述的数据和时钟将被更详细地描述如下。
图4是示出根据本公开的实施例的在编程操作中调节的数据和时钟的示图。
参照图3和图4，主数据选通时钟mDQS的一个周期所需的时间为第一时间tW1。尽管图3中已经示出了主数据选通时钟mDQS通过主信道mCH输入的情况，但是主数据选通反相时钟mDQSb可以通过主信道mCH的另一条线与主数据选通时钟mDQS同时输入。
主数据mDQ[n:0]可以响应于主数据选通时钟mDQS而被输入到第一调节电路1MDC。例如，16位的主数据mDQ[n:0]，即“1011011000110100”可以与主数据选通时钟mDQS同步地顺序输入到第一调节电路1MDC。
当主数据mDQ[n:0]全部输入到第一调节电路1MDC(A1)时，第二调节电路2MDC可以输出频率为M/2的第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2。第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2的速度是主数据选通时钟mDQS的速度的1/2，因此，第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2的一个周期所需的时间可以是长于第一时间tW1的第二时间tW2。也就是说，主数据选通时钟mDQS的两个周期所需的时间可以等于第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2的一个周期所需的时间。
第一调节电路1MDC可以通过从主数据mDQ[n:0]中包括的多个位中提取奇数位Od来生成第一子数据sDQ1[n/2:0]，并通过从主数据mDQ[n:0]中包括的多个位中提取偶数位Ev来生成第二子数据sDQ2[n/2:0]。也就是说，主数据mDQ[n:0]的所有位可以分为第一子数据sDQ1[n/2:0]和第二子数据sDQ2[n/2:0]。例如，第一子数据sDQ1[n/2:0]可以包括与主数据mDQ[n:0]的奇数位Od相对应的“11010100”，第二子数据sDQ2[n/2:0]可以包括与主数据mDQ[n:0]的偶数位Ev相对应的“01100110”。也就是说，第一子数据sDQ1[n/2:0]和第二子数据sDQ2[n/2:0]中的每一个可以配置有8位。
第一子数据sDQ1[n/2:0]可以通过第一子信道sCH1与第一子数据选通时钟sDQS1同步地传输到第十一存储器装置MEM11，第二子数据sDQ2[n/2:0]可以通过第二子信道sCH2与第二子数据选通时钟sDQS2同步地传输到第二十一存储器装置MEM21。
图5是示出根据本公开的实施例的使用子控制器的读取操作的示图。
参照图5，在读取操作中，子控制器200可以通过第一子信道sCH1和第二子信道sCH2接收从第十一存储器装置MEM11和第二十一存储器装置MEM21输出的第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2，并通过主信道mCH将通过调节第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2的频率而生成的主数据选通时钟mDQS输出到主控制器100。
子控制器200可以通过第一子信道sCH1和第二子信道sCH2接收从第十一存储器装置MEM11和第二十一存储器装置MEM21输出的第一子数据sDQ1[n/2:0]和第二子数据sDQ2[n/2:0]，通过将第一子数据sDQ1[n/2:0]和第二子数据sDQ2[n/2:0]合并来生成主数据mDQ[n:0]，并通过主信道mCH将主数据mDQ[n:0]输出到主控制器100。
例如，当输入频率为M/2的第一子数据选通时钟sDQS1时，其中M是正整数，第四输入驱动器4RX可以将第一子数据选通时钟sDQS1传输到第二调节电路2MDC。当输入频率为M/2的第二子数据选通时钟sDQS2时，第六输入驱动器6RX可以将第二子数据选通时钟sDQS2传输到第二调节电路2MDC。
第二调节电路2MDC可以根据与子信道的数量有关的信息来生成频率高于M/2的主数据选通时钟mDQS。以子信道的数量为2的情况作为示例进行描述。第二调节电路2MDC可以通过将第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2的频率M/2乘以2来生成频率为M的主数据选通时钟mDQS。
第三输入驱动器3RX可以接收从第十一存储器装置MEM11输出的第一子数据sDQ1[n/2:0]，并将接收到的第一子数据sDQ1[n/2:0]传输到第一调节电路1MDC。
第五输入驱动器5RX可以接收从第二十一存储器装置MEM21输出的第二子数据sDQ2[n/2:0]，并将接收到的第二子数据sDQ2[n/2:0]传输到第一调节电路1MDC。
第一调节电路1MDC可以通过将第一子数据sDQ1[n/2:0]和第二子数据sDQ2[n/2:0]逐位地顺序合并来生成主数据mDQ[n:0]，并将主数据mDQ[n:0]与从第二调节电路2MDC输出的主数据选通时钟mDQS同步地输出到主信道mCH。
当第二调节电路2MDC向第一调节电路1MDC输出主数据选通时钟mDQS时，第二调节电路2MDC也可以向主信道mCH输出主数据选通时钟mDQS。因此，加载到主信道mCH的主数据mDQ可以与主数据选通时钟mDQS同步地输入到主控制器100。
参照图5描述的数据和时钟将被更详细地描述如下。
图6是示出根据本公开的实施例的在读取操作中调节的数据和时钟的示图。
参照图5和图6，第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2的一个周期所需的时间为第二时间tW2。第一子数据sDQ1[n/2:0]和第二子数据sDQ2[n/2:0]可以响应于第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2而被输入到第一调节电路1MDC。例如，8位的第一子数据sDQ1[n/2:0]，即，“11010100”，和8位的第二子数据sDQ2[n/2:0]，即，“01100110”，可以与第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2同步地顺序输入到第一调节电路1MDC。
当第一子数据sDQ1[n/2:0]和第二子数据sDQ2[n/2:0]都被输入到第一调节电路1MDC(B1)时，第二调节电路2MDC可以输出频率为M的主数据选通时钟mDQS。主数据选通时钟mDQS的速度是第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2的速度的2倍，因此，主数据选通时钟mDQS的一个周期所需的时间可以是短于第二时间tW2的第一时间tW1。也就是说，第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2的一个周期所需的时间可以等于主数据选通时钟mDQS的两个周期所需的时间。
第一调节电路1MDC可以通过将第一子数据sDQ1[n/2:0]和第二子数据sDQ2[n/2:0]中包括的多个位顺序地合并来生成主数据mDQ[n:0]。也就是说，主数据mDQ可以在第一sDQ1[n/2:0]和第二子数据sDQ2[n/2:0]两者合并时生成。例如，在每个均配置有8位的第一子数据sDQ1[n/2:0]和第二子数据sDQ2[n/2:0]合并时，可以生成配置有16位的主数据mDQ[n:0]，即“1011011000110100”。
主数据mDQ[n:0]可以通过主信道mCH与主数据选通时钟mDQS同步地传输到主控制器100。
图7是示出根据本公开的另一实施例的子控制器的示图。
参照图7，子控制器200_1可以进一步包括错误校正电路ECC、第七输出驱动器7TX和第八输出驱动器8TX，以及第七输入驱动器7RX和第八输入驱动器8RX。
错误校正电路ECC可以在编程操作中生成关于第一子数据sDQ1和第二子数据sDQ2的奇偶校验数据DQp，并通过使用奇偶校验数据DQp来检测和校正第一子数据sDQ1和第二子数据sDQ2的错误。
可以执行使用汉明码、低密度奇偶校验(LDPC)等的各种方法来作为生成奇偶校验数据DQp并使用奇偶校验数据DQp来检测和校正数据的错误的方法。另外，已经公开了用于错误校正的各种方法，因此，在本实施例中将省略对生成奇偶校验数据DQp和使用奇偶校验数据DQp的方法的详细描述。
在编程操作中，错误校正电路ECC可以从第一调节电路1MDC接收第一子数据sDQ1和第二子数据sDQ2，并生成关于接收到的第一子数据sDQ1和第二子数据sDQ2的奇偶校验数据DQp。当生成奇偶校验数据DQp时，错误校正电路ECC可以将第一子数据sDQ1传输到第三输出驱动器3TX，将第二子数据sDQ2传输到第五输出驱动器5TX，并将奇偶校验数据DQp传输到第七输出驱动器7TX。错误校正电路ECC可以从第二调节电路2MDC接收第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2，将第一子数据选通时钟sDQS1传输到第四输出驱动器4TX，将第二子数据选通时钟sDQS2传输到第六输出驱动器6TX，并将子数据选通时钟sDQS传输到第八输出驱动器8TX。子数据选通时钟sDQS可以是第一数据选通时钟sDQS1或第二子数据选通时钟sDQS2。
奇偶校验数据DQp可以被传输到连接到第三子信道sCH3的第三十一存储器装置MEM31，该第三十一存储器装置MEM31不同于第十一存储器装置MEM11和第二十一存储器装置MEM21。例如，第七输出驱动器7TX可以通过第三子信道sCH3将奇偶校验数据DQp传输到第三十一存储器装置MEM31，第八输出驱动器8TX可以通过第三子信道sCH3将子数据选通时钟sDQS传输到第三十一存储器装置MEM31。
在上述实施例中，与子信道的数量有关的信息被存储在第一调节电路1MDC和第二调节电路2MDC中，第一子数据sDQ1和第二子数据sDQ2的位数以及第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2的频率根据与子信道的数量有关的信息而确定。然而，连接到用于存储奇偶校验数据DQp的第三十一存储器装置MEM31的第三子信道sCH3不包括在与子信道的数量有关的信息中。
在读取操作中，错误校正电路ECC可以从第十一存储器装置MEM11和第二十一存储器装置MEM21接收第一子数据sDQ1和第二子数据sDQ2，并从第三十一存储器装置MEM31接收奇偶校验数据DQp。错误校正电路ECC可以通过使用奇偶校验数据DQp来检测和校正第一子数据sDQ1和第二子数据sDQ2的错误，并将最终的第一子数据sDQ1和第二子数据sDQ2传输到第一调节电路1MDC。而且，错误校正电路ECC可以接收第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2，并将接收到的第一子数据选通时钟sDQS1和第二子数据选通时钟sDQS2传输到第二调节电路2MDC。
图8和图9是示出根据本公开的其他实施例的存储器系统的示图。
参照图8，存储器系统3000可以包括在一个印刷电路板(PCB)上实施的多个子控制器200_11至200_14、控制信号传输电路CST和多个存储器封装MEM PKG1至MEM PKG10。例如，第十一子控制器200_11至第十四子控制器200_14中的每一个可以与图2或图7中描述的子控制器200或200_1相同地配置。第一存储器封装MEM PKG1至第十存储器封装MEM PKG10中的每一个可以被配置为包括连接到不同子信道的多个存储器装置(图1所示的300)的封装。例如，第一存储器封装MEM PKG1可以包括连接到不同子信道的存储器装置，第二存储器封装MEM PKG2可以包括连接到不同子信道的存储器装置。控制信号传输电路CST可以被配置为将从主控制器输出的控制信号CSIG传输到第十一子控制器200_11至第十四子控制器至200_14。控制信号CSIG可以包括用于控制多个存储器封装MEM PKG1至MEM PKG10的命令等。
当第十一子控制器200_11至第十四子控制器200_14中包括错误校正电路(图7所示的ECC)时，第一存储器封装MEM PKG1至第十存储器封装MEM PKG10之中的一些存储器封装可以用于存储奇偶校验数据DQp[m:0]，而第一存储器封装MEM PKG1至第十存储器封装MEM PKG10之中的其它封装可以用于存储子数据。
将第十一子控制器200_11至第十四子控制器200_14之中的第十一子控制器200_11作为示例进行描述。
第十一子控制器200_11可以被配置为通过第一主信道mCH1与主控制器通信。例如，第十一子控制器200_11可以通过第一主信道mCH1接收或输出第一主数据mDQ1[n:0]。第一存储器封装MEM PKG1至第三存储器封装MEM PKG3可以连接到第十一子控制器200_11，并且奇偶校验数据DQp[m:0]可以被存储在第一存储器封装MEM PKG1至第三存储器封装MEMPKG3之中的第三存储器封装MEM PKG3中。
第十一子控制器200_11可以通过第一主信道mCH1传输/接收第一主数据mDQ1[n:0]，通过第一子信道sCH1传输/接收第一子数据sDQ1[p:0]，通过第二子信道sCH2传输/接收第二子数据sDQ2[n:p+1]，并通过第三子信道sCH3传输/接收奇偶校验数据DQp[m:0]。
当与第一子数据sDQ1[p:0]和第二子数据sDQ2[n:p+1]有关的奇偶校验数据DQ[m:0]被存储在第三存储器封装MEM PKG3中包括的存储器装置之中的第一存储器装置中时，从第十二子控制器200_12输出的另一个奇偶校验数据可以被存储在第三存储器封装MEMPKG3中包括的另一存储器装置中。第一子数据sDQ1[p:0]和第二子数据sDQ2[n:p+1]不是第一主数据mDQ1[n:0]的位被划分为奇数和偶数的组，而可以是顺序输入的位以1/2划分的数据。
参照图9，存储器系统4000可以包括在一个印刷电路板(PCB)上实施的多个子控制器200_21和200_22以及多个存储器封装MEM PKG1至MEM PKG9。在图9所示的存储器系统4000中，可以省略图8所示的控制信号传输电路CST。因此，从主控制器输出的控制信号CSIG可以直接地施加到第二十一子控制器200_21和第二十二子控制器200_22。
在图9所示的存储器系统4000中，五个存储器封装，例如，第一存储器封装MEMPKG1至第五存储器封装MEM PKG5连接到第二十一子控制器200_21，并且第一存储器封装MEM PKG1至第五存储器封装MEM PKG5之中的第五存储器封装MEM PKG5被设置为存储奇偶校验数据DQp[m:0]。因此，第一主数据mDQ[n:0]可以被分配并存储在第一存储器封装MEMPKG1至第四存储器封装MEM PKG4中。例如，第一数据至第四子数据sDQ1[a:0]、sDQ1[b:a+1]、sDQ1[c:b+1]和sDQ1[n:c+1]中的每一个可以配置有通过将第一主数据mDQ[n:0]以1/4划分而获得的位。
图10至图13是示出根据本公开的实施例的包括子控制器的封装的示图。
参照图10至图13，根据本公开的子控制器200连同多个存储器装置MEM11至MEM22可以构成一个封装。
参照图10，第一封装PKG1是具有并排结构(side by side)的封装，并且当封装中包括的存储器装置MEM11至MEM22的数量较少时可能会被频繁使用。例如，子控制器200和多个存储器装置MEM11至MEM22可以堆叠在基板SUB上。子控制器200可以通过线WI与多个存储器装置MEM11至MEM22通信，并通过路由RT和外部连接焊盘ExP与外部装置通信。外部装置可以是主控制器(图1所示的100)。
参照图11，第二封装PKG2可以包括堆叠在基板SUB上的子控制器200和多个存储器装置MEM11至MEM22。子控制器200可以通过键合焊盘(bonding pad，BP)和线WI与多个存储器装置MEM11至MEM22通信，并通过路由RT和外部连接焊盘ExP与外部装置通信。
参照图12，第三封装PKG3可以包括彼此堆叠的第一堆叠结构1STR和第二堆叠结构2STR。第一堆叠结构1STR可以包括形成在第一基板1SUB上的子控制器200。第二堆叠结构2STR可以包括堆叠在第一堆叠结构1STR上的第二基板2SUB以及堆叠在第二基板2SUB上的多个存储器装置MEM11至MEM22。第一堆叠结构1STR和第二堆叠结构2STR可以被配置为通过内部连接焊盘InP彼此通信，并且子控制器200可以通过路由RT、内部连接焊盘InP和线WI与多个存储器装置MEM11至MEM22通信。
参照图13，第四封装PKG4可以包括形成在基板SUB中的子控制器200以及堆叠在基板SUB上的多个存储器装置MEM11至MEM22。子控制器200可以通过路由RT和外部连接焊盘ExP与外部装置通信，并通过路由RT和线WI与多个存储器装置MEM11至MEM22通信。
根据本公开，可以在没有信号失真的情况下高速地编程或读取大容量数据，从而可以提高处理数据的存储器系统的可靠性。
已经在附图和说明书中描述了本公开的各个实施例。虽然此处使用了特定的术语，但它们仅用于描述本公开的实施例。因此，本公开不限于上述实施例，并且在本公开的精神和范围内可以进行许多变型。本领域技术人员应当清楚，除了本文公开的实施例，还可以在本公开的技术范围的基础上进行各种修改。
在没有被不同地定义的情况下，本文使用的所有术语，包括技术或科学术语，都具有本公开所属领域的技术人员通常理解的含义。其定义在字典中被定义的术语应该被理解为它们具有与相关技术的上下文一致的含义。在本申请中未明确定义的情况下，术语不应以理想或过于正式的方式来理解。
尽管已经参考具体实施例描述了存储器系统及其操作方法，但是这些仅仅是示例，并且本公开不限于此，而是应当被解释为具有根据本说明书所公开的基本思想的最广泛的范围。本领域技术人员可以通过组合和替换所公开实施例来执行未说明的实施例，但是这些也不脱离本公开的范围。另外，本领域技术人员可以基于本说明书容易地改变或修改所公开的实施例，显然，这种改变或修改也落入本公开和所附权利要求的范围内。此外，可以对实施例进行组合，以形成额外的实施例。

Claims (23)

1.一种存储器系统，包括：
主控制器，通过主信道传输具有N位的主数据，其中N是正整数；
存储器装置，存储构成所述主数据的子数据，并通过子信道传输所述子数据；以及
子控制器，通过所述主信道与所述主控制器通信，并通过所述子信道与所述存储器装置通信，
其中所述子控制器进一步：
通过划分所述主数据来生成每个均具有n位的子数据，其中n是小于N的正整数，
通过降低与所述主数据同步的主数据选通时钟的频率来生成子数据选通时钟，并且
与所述子数据选通时钟同步地将所述子数据传输到所述存储器装置或者从所述存储器装置接收所述子数据。
2.根据权利要求1所述的存储器系统，其中所述存储器装置中的每一个是以下中的一种：随机存取存储器即RAM、只读取存储器即ROM、动态RAM即DRAM、同步动态RAM即SDRAM、铁磁RAM即FeRAM、磁性RAM即MRAM、电阻式RAM即RRAM、闪速存储器和相变存储器即PCM。
3.根据权利要求1所述的存储器系统，其中所述子控制器通过按照所述子信道的数量划分所述主数据来生成所述子数据。
4.根据权利要求1所述的存储器系统，其中所述子控制器通过将所述主数据选通时钟的频率除以所述子信道的数量来生成所述子数据选通时钟，使得所述子数据选通时钟中的每一个具有除得的频率。
5.根据权利要求1所述的存储器系统，其中所述子控制器包括：
主输入/输出电路组，通过所述主信道接收或输出所述主数据和所述主数据选通时钟；
调节电路组：
将所述主数据调节为所述子数据或将所述子数据调节为所述主数据，并且
将所述主数据选通时钟调节为所述子数据选通时钟或将所述子数据选通时钟调节为所述主数据选通时钟；以及
子输入/输出电路组，通过所述子信道接收或输出所述子数据和所述子数据选通时钟。
6.根据权利要求5所述的存储器系统，其中所述主输入/输出电路组包括：
第一输入驱动器，接收从所述主控制器输出的主数据，并且将接收到的主数据传输到所述调节电路组；
第一输出驱动器，将从所述调节电路组输出的主数据传输到所述主控制器；
第二输入驱动器，接收从所述主控制器输出的主数据选通时钟，并且将接收到的主数据选通时钟传输到所述调节电路组；以及
第二输出驱动器，将从所述调节电路组输出的主数据选通时钟传输到所述主控制器。
7.根据权利要求6所述的存储器系统，其中所述调节电路组包括：
第一调节电路，将从所述第一输入驱动器输出的主数据划分为所述子数据，或者合并所述子数据以将合并后的子数据作为所述主数据传输到所述第一输出驱动器；以及
第二调节电路，将从所述第二输入驱动器输出的主数据选通时钟调节为所述子数据选通时钟，或者将所述子数据选通时钟调节为所述主数据选通时钟以将所述主数据选通时钟传输到所述第二输出驱动器。
8.根据权利要求7所述的存储器系统，其中所述第二调节电路通过降低从所述第二输入驱动器输出的主数据选通时钟的速度来将所述主数据选通时钟调节为所述子数据选通时钟，或者通过增加所述子数据选通时钟的速度来将所述子数据选通时钟调节为所述主数据选通时钟，以将所述主数据选通时钟传输到所述第二输出驱动器。
9.根据权利要求7所述的存储器系统，其中所述第二调节电路通过降低从所述第二输入驱动器输出的主数据选通时钟的突发长度来将所述主数据选通时钟调节为所述子数据选通时钟，或者通过增加所述子数据选通时钟的突发长度来将所述子数据选通时钟调节为所述主数据选通时钟，以将所述主数据选通时钟传输到所述第二输出驱动器。
10.根据权利要求7所述的存储器系统，其中所述子输入/输出电路组包括：
第三输出驱动器，通过所述子信道中包括的第一子信道将所述第一调节电路从所述主数据中划分的子数据之中的第一子数据传输到所述存储器装置之中的第一存储器装置；
第四输出驱动器，通过所述第一子信道将所述第二调节电路根据所述主数据选通时钟调节的子数据选通时钟之中的第一子数据选通时钟传输到所述第一存储器装置；
第五输出驱动器，通过所述子信道中包括的第二子信道将所述第一调节电路从所述主数据中划分的子数据之中的第二子数据传输到所述存储器装置之中的第二存储器装置；以及
第六输出驱动器，通过所述第二子信道将所述第二调节电路根据所述主数据选通时钟调节的子数据选通时钟之中的第二子数据选通时钟传输到所述第二存储器装置。
11.根据权利要求10所述的存储器系统，其中所述子输入/输出电路组包括：
第三输入驱动器，将通过所述第一子信道提供的所述第一子数据传输到所述第一调节电路；
第四输入驱动器，将通过所述第一子信道提供的所述第一子数据选通时钟传输到所述第二调节电路；
第五输入驱动器，将通过所述第二子信道提供的所述第二子数据传输到所述第一调节电路；以及
第六输入驱动器，将通过所述第二子信道提供的所述第二子数据选通时钟传输到所述第二调节电路。
12.根据权利要求5所述的存储器系统，进一步地包括模式寄存器，所述模式寄存器存储所述存储器装置的模式信息并将所述模式信息提供到所述调节电路组。
13.根据权利要求12所述的存储器系统，其中所述模式信息包括关于所述存储器装置是双倍数据速率存储器装置即DDR存储器装置、低功率DDR存储器装置即LPDDR存储器装置、LPDDR3存储器装置还是LPDDR4存储器装置的信息。
14.根据权利要求13所述的存储器系统，其中所述调节电路组根据所述模式信息将所述主数据、所述子数据、所述主数据选通时钟和所述子数据选通时钟调节为适合于时钟、数据传输速度、带宽和电压的标准。
15.根据权利要求5所述的存储器系统，进一步包括错误校正电路，所述错误校正电路连接在所述调节电路组与所述子输入/输出电路组之间，并且生成所述子数据的奇偶校验数据并通过使用所述奇偶校验数据来检测和校正所述子数据的错误。
16.根据权利要求15所述的存储器系统，进一步包括奇偶校验存储器装置，所述奇偶校验存储器装置存储所述奇偶校验数据。
17.根据权利要求16所述的存储器系统，其中所述奇偶校验存储器装置和所述存储器装置通过不同的子信道连接到所述子输入/输出电路组。
18.一种操作子控制器的方法，所述方法包括：
与主数据选通时钟同步地接收主数据；
通过降低所述主数据选通时钟的频率来生成子数据选通时钟；
划分所述主数据以生成子数据；并且
与所述子数据选通时钟同步地输出所述子数据。
19.根据权利要求18所述的方法，其中通过根据输出所述子数据所通过的子信道的数量降低所述主数据选通时钟的频率来生成所述子数据选通时钟。
20.根据权利要求18所述的方法，其中按照输出所述子数据的子信道的数量划分所述主数据，以生成所述子数据。
21.一种操作子控制器的方法，所述方法包括：
与子数据选通时钟同步地接收子数据；
生成频率高于所述子数据选通时钟的频率的主数据选通时钟；
通过合并所述子数据来生成主数据；并且
与所述主数据选通时钟同步地输出所述主数据。
22.根据权利要求21所述的方法，其中所述子数据选通时钟的频率是所述主数据选通时钟的频率的预定倍数分之一，所述预定倍数是传输所述子数据的子信道的数量。
23.根据权利要求21所述的方法，其中所述主数据的大小是预定倍数的每段子数据的大小，所述预定倍数是传输所述子数据的子信道的数量。
CN202111634295.4A 2021-06-07 2021-12-29 包括子控制器的存储器系统和子控制器的操作方法 Withdrawn CN115512734A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0073738 2021-06-07
KR1020210073738A KR20220165130A (ko) 2021-06-07 2021-06-07 메모리 시스템 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
CN115512734A true CN115512734A (zh) 2022-12-23

Family

ID=84285322

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111634295.4A Withdrawn CN115512734A (zh) 2021-06-07 2021-12-29 包括子控制器的存储器系统和子控制器的操作方法

Country Status (3)

Country Link
US (1) US11901027B2 (zh)
KR (1) KR20220165130A (zh)
CN (1) CN115512734A (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102084553B1 (ko) 2013-01-03 2020-03-04 삼성전자주식회사 메모리 시스템
KR102506135B1 (ko) * 2015-03-16 2023-03-07 삼성전자주식회사 데이터 저장 장치와 이를 포함하는 데이터 처리 시스템
KR20180092476A (ko) 2017-02-09 2018-08-20 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102378384B1 (ko) * 2017-09-11 2022-03-24 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 메모리 컨트롤러의 동작 방법
KR102406669B1 (ko) * 2017-11-08 2022-06-08 삼성전자주식회사 메모리 컨트롤러 및 이를 포함하는 스토리지 장치
KR102421153B1 (ko) * 2017-12-28 2022-07-14 삼성전자주식회사 Dq 핀들을 통해 연산 코드들을 수신하는 메모리 장치, 이를 포함하는 메모리 모듈, 그리고 메모리 모듈의 설정 방법
KR102432551B1 (ko) 2018-02-13 2022-08-16 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법

Also Published As

Publication number Publication date
US11901027B2 (en) 2024-02-13
KR20220165130A (ko) 2022-12-14
US20220392559A1 (en) 2022-12-08

Similar Documents

Publication Publication Date Title
US20230073567A1 (en) Data Transmission Using Delayed Timing Signals
US8674999B2 (en) Circuit
US9792173B2 (en) Interface control circuit, memory system, and method of controlling an interface control circuit
CN102637155B (zh) 通过训练加修正配置ddr3中数据选通信号延时的方法
US8089813B2 (en) Controllable voltage reference driver for a memory system
US10747468B2 (en) Buffer circuit with data bit inversion
US10509594B2 (en) Memory module and memory system including the same
CN110059048A (zh) 基于检测传感器数据的阻抗补偿
US10552169B2 (en) On-die signal calibration
WO2017172287A2 (en) Read delivery for memory subsystem with narrow bandwidth repeater channel
CN107209718A (zh) 高性能非易失性存储器模块
US10347347B1 (en) Link training mechanism by controlling delay in data path
US11436167B2 (en) Interface components between a controller and memory devices
WO2017172286A1 (en) Write delivery for memory subsystem with narrow bandwidth repeater channel
WO2019045786A1 (en) SYSTEMS AND METHODS FOR DATA PATH ENERGY SAVINGS IN DDR5 MEMORY DEVICES
JP2021149931A (ja) 双方向性の情報チャンネルのドリフトを監視するための単方向性の情報チャネル
US9571098B2 (en) Signal receiving circuits including termination resistance having adjustable resistance value, operating methods thereof, and storage devices therewith
CN106354679A (zh) 用于高速通信的接口电路和包括其的系统
US10593374B2 (en) Memory module
CN115512734A (zh) 包括子控制器的存储器系统和子控制器的操作方法
US9390775B2 (en) Reference voltage setting circuit and method for data channel in memory system
US9285828B2 (en) Memory system with improved bus timing calibration
US20180260345A1 (en) Memory module and memory system including the same
US8868823B2 (en) Data storage apparatus and method of calibrating memory
US20180183630A1 (en) Receiving circuit, and semiconductor device and system configured to use the receiving circuit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20221223

WW01 Invention patent application withdrawn after publication