JPH04182993A - 連想メモリセル - Google Patents
連想メモリセルInfo
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- JPH04182993A JPH04182993A JP31162890A JP31162890A JPH04182993A JP H04182993 A JPH04182993 A JP H04182993A JP 31162890 A JP31162890 A JP 31162890A JP 31162890 A JP31162890 A JP 31162890A JP H04182993 A JPH04182993 A JP H04182993A
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- 230000005669 field effect Effects 0.000 claims abstract description 5
- 238000006880 cross-coupling reaction Methods 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、特に占有面積の縮小化を図った連想メモリ
セルに関する。
セルに関する。
（従来の技術）
従来の連想メモリセルとしては、例えば第１２図及び第
１３図に示すように構成されたものがある。
１３図に示すように構成されたものがある。
第１２図に示す構成にあっては、検索データが与えられ
る１゜対のビット線（Ｂ Ｌ 、 ＴＶＵ）と検索結果
が出力される共通のマツチ線（ＭＬ）とが、記憶データ
に基づいて導通制御されるＦＥＴ （、電界効果トラン
ジスタ） Ｎ ｒｌ、 Ｎ ２２、及び検索時に活性
化される共通の検索イネーブル線（Ｓ Ｅ）に与えられ
る信号に基づいて導通制御されるＦＥＴＮ １２＋
Ｎ ２２を介して接続されている。
る１゜対のビット線（Ｂ Ｌ 、 ＴＶＵ）と検索結果
が出力される共通のマツチ線（ＭＬ）とが、記憶データ
に基づいて導通制御されるＦＥＴ （、電界効果トラン
ジスタ） Ｎ ｒｌ、 Ｎ ２２、及び検索時に活性
化される共通の検索イネーブル線（Ｓ Ｅ）に与えられ
る信号に基づいて導通制御されるＦＥＴＮ １２＋
Ｎ ２２を介して接続されている。
このような構成において、検索データと記憶データが不
一致（ミス状態）の場合には、ハイレベル状態にプリチ
ャージされたマツチ線からロウレベル状態のビット線に
電流が流れ、マツチ線の電位はロウレベル状態となる。
一致（ミス状態）の場合には、ハイレベル状態にプリチ
ャージされたマツチ線からロウレベル状態のビット線に
電流が流れ、マツチ線の電位はロウレベル状態となる。
すなわち、マツチ線の電荷は、それぞれのセルに設けら
れた低位電圧源に放電されるのではなく、ビット線を介
して放電されることになる。
れた低位電圧源に放電されるのではなく、ビット線を介
して放電されることになる。
このため、１対のビット線に接続されるメモリセルが多
い場合には、多数のマツチ線から１本のビット線に流れ
る電流が多くなるので、マツチ線の電位がロウレベル状
態に確定するまでに時間がかかり、検索スピードが遅く
なる。
い場合には、多数のマツチ線から１本のビット線に流れ
る電流が多くなるので、マツチ線の電位がロウレベル状
態に確定するまでに時間がかかり、検索スピードが遅く
なる。
また、第１２図に示す構成にあっては、検索イネーブル
線及びこの信号線に与えられる信号によって導通制御さ
れる２つのＦ Ｅ Ｔ Ｎ １２＋ Ｎ ２．カ必要
となるため、占有面積の増大を招いていた。
線及びこの信号線に与えられる信号によって導通制御さ
れる２つのＦ Ｅ Ｔ Ｎ １２＋ Ｎ ２．カ必要
となるため、占有面積の増大を招いていた。
一方、第１３図に示す構成にあって、マツチ線は１対の
比較線に与えられる検索データに基ついて導通制御され
るＦ Ｅ Ｔ Ｎ １３． Ｎ ２３、及び記憶データ
に基づいて導通制御されるＦ Ｅ Ｔ Ｎ １４．
Ｎ ２４を介してセル内の低位電圧源ＶＳＳに接続され
ている。
比較線に与えられる検索データに基ついて導通制御され
るＦ Ｅ Ｔ Ｎ １３． Ｎ ２３、及び記憶データ
に基づいて導通制御されるＦ Ｅ Ｔ Ｎ １４．
Ｎ ２４を介してセル内の低位電圧源ＶＳＳに接続され
ている。
このような構成において、検索データと記憶データが不
一致の場合には、ハイレベル状態にプリチャージされた
マツチ線からそれぞれのセルの低位電圧源ＶＳＳに電流
が流れ、マツチ線の電位はロウレベル状態となる。した
がって、第１２図に示した構成において生じるような不
具合は回避される。
一致の場合には、ハイレベル状態にプリチャージされた
マツチ線からそれぞれのセルの低位電圧源ＶＳＳに電流
が流れ、マツチ線の電位はロウレベル状態となる。した
がって、第１２図に示した構成において生じるような不
具合は回避される。
また、第１３図に示すような構成にあっては、１対の比
較線と１対のビット線を共有することか可能となり、第
１２図に示した構成に比して検索イネーブル線が不要と
なり、信号線を１本削減することができる。
較線と１対のビット線を共有することか可能となり、第
１２図に示した構成に比して検索イネーブル線が不要と
なり、信号線を１本削減することができる。
しかしながら、比較線あるいはビット線に与えられる検
索データによって導通制御されるＦＥＴＮ１３＋ Ｎ２
３が必要となるため、第１−２図に示した構成と同数の
素子を必要とし、占有面積を縮小することが困難になっ
ていた。
索データによって導通制御されるＦＥＴＮ１３＋ Ｎ２
３が必要となるため、第１−２図に示した構成と同数の
素子を必要とし、占有面積を縮小することが困難になっ
ていた。
（発明が解決しようとする課題）
以上説明したように、従来の連想メモリセルにあっては
、アクセス速度の高速化や占有面積の縮小化が困難であ
った。
、アクセス速度の高速化や占有面積の縮小化が困難であ
った。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、低消費電力で動作速度の高
速化、占有面積の縮小化を達成し得る連想メモリセルを
提供することにある。
、その目的とするところは、低消費電力で動作速度の高
速化、占有面積の縮小化を達成し得る連想メモリセルを
提供することにある。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、この発明は、１対のインバ
ータ回路がクロスカップルされてなるフリップフロップ
回路と、 前記インバータ回路の出力端子出書込みデータあるいは
検索データが与えられる１対のビット線とをワード線の
電位によって導通制御する１対の転送ＦＥＴ （電界効
果トランジスタラと、前記インバータ回路の出力端子と
検索結果が出力される共通のマツチ線とをビット線の電
位によって導通制御する１対の検索ＦＥＴとから構成さ
れる。
ータ回路がクロスカップルされてなるフリップフロップ
回路と、 前記インバータ回路の出力端子出書込みデータあるいは
検索データが与えられる１対のビット線とをワード線の
電位によって導通制御する１対の転送ＦＥＴ （電界効
果トランジスタラと、前記インバータ回路の出力端子と
検索結果が出力される共通のマツチ線とをビット線の電
位によって導通制御する１対の検索ＦＥＴとから構成さ
れる。
（作用）
上記構成において、この発明は、ビット線に与えられる
検索データとフリップフロップ回路に記憶された記憶デ
ータとを比較照合し、比較照合結果に応じてマツチ線の
電荷をセル内部の電圧源を介して充放電させ、検索動作
を行なうようにし。
検索データとフリップフロップ回路に記憶された記憶デ
ータとを比較照合し、比較照合結果に応じてマツチ線の
電荷をセル内部の電圧源を介して充放電させ、検索動作
を行なうようにし。
ている。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係わる連想メモリセルの
構成を示す回路図である。
構成を示す回路図である。
第１図において、連想メモリセルは、ＰチャネルのＦＥ
Ｔ （電界効果トランジスタ）Ｐ＋とＮチャネルのＦＥ
ＴＮ３とからなるインバータ回路と、ＰチャネルのＦＥ
ＴＰ２とＮチャネルのＦＥＴＮ４とからなるインバータ
回路とが、クロスカップリングされて構成されたフリッ
プフロップ回路を有している。
Ｔ （電界効果トランジスタ）Ｐ＋とＮチャネルのＦＥ
ＴＮ３とからなるインバータ回路と、ＰチャネルのＦＥ
ＴＰ２とＮチャネルのＦＥＴＮ４とからなるインバータ
回路とが、クロスカップリングされて構成されたフリッ
プフロップ回路を有している。
ＦＥＴＰ、とＦ Ｅ Ｔ Ｎ ３とからなるインバータ
回路の出力端子ＮＤ、は、ゲート端子かワード線（ＷＬ
）に接続されたＮチャネルの転送ＦＥＴＮ１を介してビ
ット線（Ｂ Ｌ）に接続されており、ＦＥＴＰ２とＦＥ
ＴＮ４とからなるインバータ回路の出力端子ＮＤ２は、
ゲート端子がＦＥＴＮ。
回路の出力端子ＮＤ、は、ゲート端子かワード線（ＷＬ
）に接続されたＮチャネルの転送ＦＥＴＮ１を介してビ
ット線（Ｂ Ｌ）に接続されており、ＦＥＴＰ２とＦＥ
ＴＮ４とからなるインバータ回路の出力端子ＮＤ２は、
ゲート端子がＦＥＴＮ。
のゲート端子に接続されていると同一のワード線に接続
されたＮチャネルの転送ＦＥＴＮ２を介してビット線（
Ｂ Ｌ）に接続されている。
されたＮチャネルの転送ＦＥＴＮ２を介してビット線（
Ｂ Ｌ）に接続されている。
インバータ回路の出力端子ＮＤ、は、ゲート端子がビッ
ト線に接続されソース端子が出力端子ＮＤ１に接続され
たＮチャネルの検索ＦＥＴＮ６を介して検索結果が出力
されるマツチ線（ＭＬ）に接続され、インバータ回路の
出力端子ＮＤ２は、ゲート端子がビット線に接続されソ
ース端子か出力端子ＮＤ２に接続されたＮチャネルの検
索ＦＥＴＮ３を介してマツチ線に接続されている。
ト線に接続されソース端子が出力端子ＮＤ１に接続され
たＮチャネルの検索ＦＥＴＮ６を介して検索結果が出力
されるマツチ線（ＭＬ）に接続され、インバータ回路の
出力端子ＮＤ２は、ゲート端子がビット線に接続されソ
ース端子か出力端子ＮＤ２に接続されたＮチャネルの検
索ＦＥＴＮ３を介してマツチ線に接続されている。
このように構成された連想メモリセルは、ワード線の電
位をロウレベル状態、マツチ線をノ＼イレベルにプリチ
ャージした状態において、両ビット線に検索データを与
え、ワード線の電位を７１イレベル状態にすることによ
って両出力端子ＮＤ、。
位をロウレベル状態、マツチ線をノ＼イレベルにプリチ
ャージした状態において、両ビット線に検索データを与
え、ワード線の電位を７１イレベル状態にすることによ
って両出力端子ＮＤ、。
ＮＤ２に記憶された記憶データと検索データか比較され
て、比較結果がマツチ線に出力され、検索動作が行なわ
れる。
て、比較結果がマツチ線に出力され、検索動作が行なわ
れる。
上記の検索動作において、メモリセルの内部状態と検索
結果との関係は、第２図に示すようになる。
結果との関係は、第２図に示すようになる。
例えば、出力端子ＮＤ、がノ１イレベル状態、出力端子
ＮＤ２がロウレベル状態となる記憶データが保持されて
いる場合に、ビット線を７１イレベル状態、ビット線を
ロウレベル状態とする検索データが与えられると、Ｆ
Ｅ Ｔ Ｎ 、が導通（ＯＮ）状態となり、マツチ線か
らＦＥＴＮ３及びＦＥＴＮ４を介してセル内の低位電圧
源■、５に電流が流れ、マツチ線の電位はロウレベル状
態となる。
ＮＤ２がロウレベル状態となる記憶データが保持されて
いる場合に、ビット線を７１イレベル状態、ビット線を
ロウレベル状態とする検索データが与えられると、Ｆ
Ｅ Ｔ Ｎ 、が導通（ＯＮ）状態となり、マツチ線か
らＦＥＴＮ３及びＦＥＴＮ４を介してセル内の低位電圧
源■、５に電流が流れ、マツチ線の電位はロウレベル状
態となる。
このような状態は、検索データと記憶データとの比較照
合において両データが不一致（ミス）であることが検出
された状態である。
合において両データが不一致（ミス）であることが検出
された状態である。
一方、出力端子ＮＤ、がロウレベル状態、出力端子ＮＤ
２がハイレベル状態となる記憶データが保持されている
場合に、ビット線をロウレベル状態、ビット線をハイレ
ベル状態とする検索データが与えられると、ＦＥＴＮ６
が導通状態となる。
２がハイレベル状態となる記憶データが保持されている
場合に、ビット線をロウレベル状態、ビット線をハイレ
ベル状態とする検索データが与えられると、ＦＥＴＮ６
が導通状態となる。
しかしながら、マツチ線とセル内の低位電圧源Ｖ５５と
の間に電流軽路は形成されず、マツチ線の電位はハイレ
ベル状態が保持される。
の間に電流軽路は形成されず、マツチ線の電位はハイレ
ベル状態が保持される。
このような状態は、検索データと記憶データとの比較照
合において両データが一致（マツチ）したことが検出さ
れた状態である。
合において両データが一致（マツチ）したことが検出さ
れた状態である。
このように、第１図に示した連想メモリセルにあっては
、マツチ線の電荷をセルの内部ノード（ＮＤ、、ＮＤ２
）を介してそれぞれセルに設けられた低位電圧源ｖｓ
５に放電することによって、８個のＦＥＴによりセル電
流だけで検索動作を高速に行なうことが可能となる。し
たがって、メモリセルの占有面積にあっては、従来に比
して縮小することができるようになり、連想メモリの大
容量化にともなって、チップ面積を大幅に縮小し、高集
積化に寄与し得る効果は極めて顕著なものとなる。
、マツチ線の電荷をセルの内部ノード（ＮＤ、、ＮＤ２
）を介してそれぞれセルに設けられた低位電圧源ｖｓ
５に放電することによって、８個のＦＥＴによりセル電
流だけで検索動作を高速に行なうことが可能となる。し
たがって、メモリセルの占有面積にあっては、従来に比
して縮小することができるようになり、連想メモリの大
容量化にともなって、チップ面積を大幅に縮小し、高集
積化に寄与し得る効果は極めて顕著なものとなる。
第３図はこの発明の他の実施例に係わる連想メモリセル
の構成を示す回路図である。
の構成を示す回路図である。
同図に示すメモリセルの特徴とするところは、第１図に
示したメモリセルに比して、検索ＦＥＴＮ１．Ｎ６をＰ
チャネルのＦＥＴＰ３．ＦＥＴＰ４に代え、他の構成は
同一とし、検索結果がミス状態であればマツチ線がロウ
レベル状態からハイレベル状態となり、検索結果がマツ
チ状態であればマツチ線はロウレベル状態が保持される
ようにして、検索動作を行なうようにしたことにある。
示したメモリセルに比して、検索ＦＥＴＮ１．Ｎ６をＰ
チャネルのＦＥＴＰ３．ＦＥＴＰ４に代え、他の構成は
同一とし、検索結果がミス状態であればマツチ線がロウ
レベル状態からハイレベル状態となり、検索結果がマツ
チ状態であればマツチ線はロウレベル状態が保持される
ようにして、検索動作を行なうようにしたことにある。
検索動作におけるメモリセルの内部状態と検索結果との
関係は、第４図に示すようになる。
関係は、第４図に示すようになる。
このような構成、作用にあっても、第１図に示したメモ
リセルと同様の効果を得ることか可能となる。
リセルと同様の効果を得ることか可能となる。
第５図乃至第８図はこの発明のさらに他の実施例に係わ
る連想メモリセルの構成を示す回路図である。
る連想メモリセルの構成を示す回路図である。
第５図に示すメモリセルの特徴とするところは、第１−
図に示したメモリセルに比して、インバータ回路の負荷
素子のＦＥＴＮ１６ 、Ｒ２をデプレッション型のＮチ
ャネルＦ Ｅ ＴＮ７ 、 Ｉ”ｕｓに代えて構成し
たことにあり、他の構成及び作用は同一である。
図に示したメモリセルに比して、インバータ回路の負荷
素子のＦＥＴＮ１６ 、Ｒ２をデプレッション型のＮチ
ャネルＦ Ｅ ＴＮ７ 、 Ｉ”ｕｓに代えて構成し
たことにあり、他の構成及び作用は同一である。
また、第６図に示すメモリセルの特徴とするところは、
第２図に示したメモリセルに比して、インバータ回路の
負荷素子のＦＥＴＰ、、Ｒ２をデプレッション型のＮチ
ャネルＦＥＴＮ、、Ｎ８に代えて構成したことにあり、
他の構成及び作用は同一である。
第２図に示したメモリセルに比して、インバータ回路の
負荷素子のＦＥＴＰ、、Ｒ２をデプレッション型のＮチ
ャネルＦＥＴＮ、、Ｎ８に代えて構成したことにあり、
他の構成及び作用は同一である。
第７図に示すメモリセルの特徴とするところは、第１図
に示したメモリセルに比して、ＦＥＴＰ、。
に示したメモリセルに比して、ＦＥＴＰ、。
Ｒ２を高抵抗Ｒ１，Ｒ２に代えて構成したことにあり、
他の構成及び作用は同一である。
他の構成及び作用は同一である。
第８図に示すメモリセルの特徴とするところは、第２図
に示したメモリセルに比して、ＦＥＴＰ、。
に示したメモリセルに比して、ＦＥＴＰ、。
Ｒ２を高抵抗Ｒ１，Ｒ２に代えて構成したことにあり、
他の構成及び作用は同一である。
他の構成及び作用は同一である。
このように、第５図乃至第８図に示すメモリセルの構成
にあっては、第１図あるいは第２図に示したメモリセル
に比（７て、さらに占有面積の縮小化を図ることができ
る。
にあっては、第１図あるいは第２図に示したメモリセル
に比（７て、さらに占有面積の縮小化を図ることができ
る。
第９図及び第１０図は第１図あるいは第２図に示したメ
モリセルにおけるマツチ線のプリチャージ回路の構成を
示す図である。
モリセルにおけるマツチ線のプリチャージ回路の構成を
示す図である。
第９図及び第１−０図に示す回路の特徴とするところは
、マツチ線の初期電位を設定する他に、記憶データの書
込み時におけるマツチ線の電位を設定することにある。
、マツチ線の初期電位を設定する他に、記憶データの書
込み時におけるマツチ線の電位を設定することにある。
第１図及び第２図に示したメモリセルにおいて、書込み
動作を行なう場合には、書込みデータに応じてビット線
のいずれか一方のビット線が必ずハイレベル状態となる
。このため、ハイレベル状態のビット線に接続された検
索ＦＥＴＮ５（Ｒ３）あるいはＦＥＴＮ６ （Ｒ４）
が導通状態となる。
動作を行なう場合には、書込みデータに応じてビット線
のいずれか一方のビット線が必ずハイレベル状態となる
。このため、ハイレベル状態のビット線に接続された検
索ＦＥＴＮ５（Ｒ３）あるいはＦＥＴＮ６ （Ｒ４）
が導通状態となる。
このような状態において、マツチ線の電位がハイレベル
状態にあると、ロウレベルの電位か与えられる出力端子
ＮＤ、あるいはＮＤ２が導通状態の検索ＦＥＴのソース
端子に接続されることになるため、出力端子ＮＤ、ある
いはＮＤ２をロウレベル状態にすることができなくなる
おそれかある。
状態にあると、ロウレベルの電位か与えられる出力端子
ＮＤ、あるいはＮＤ２が導通状態の検索ＦＥＴのソース
端子に接続されることになるため、出力端子ＮＤ、ある
いはＮＤ２をロウレベル状態にすることができなくなる
おそれかある。
そこで、第９図及び第１０図に示すプリチャージ回路に
おいては、マツチ線と低位電圧源Ｖ５．との間に書込み
イネーブル（ＷＥ）信号により導通制御されるＮチャネ
ルのＦ Ｅ Ｔ Ｎ ｌ ５を設け、書込み時にＷＥ倍
信号ハイレベル状態にすることによって、マツチ線をロ
ウレベル状態に電位設定する。
おいては、マツチ線と低位電圧源Ｖ５．との間に書込み
イネーブル（ＷＥ）信号により導通制御されるＮチャネ
ルのＦ Ｅ Ｔ Ｎ ｌ ５を設け、書込み時にＷＥ倍
信号ハイレベル状態にすることによって、マツチ線をロ
ウレベル状態に電位設定する。
これにより、上記したような不都合は回避され、書込み
動作を確実に行なうことができる。
動作を確実に行なうことができる。
また、第９図に示すプリチャージ回路は、反転書込み（
ＷＥ）信号により導通制御されるＮチャネルのＦＥＴＮ
、６とプリチャージ（ＰＣ）信号により導通制御される
ＰチャネルのＦＥＴＮ１６を介して、検索ＦＥＴに接続
されている側のマツチ線が高位電圧源ＶＯＯに接続され
て構成されている。
ＷＥ）信号により導通制御されるＮチャネルのＦＥＴＮ
、６とプリチャージ（ＰＣ）信号により導通制御される
ＰチャネルのＦＥＴＮ１６を介して、検索ＦＥＴに接続
されている側のマツチ線が高位電圧源ＶＯＯに接続され
て構成されている。
このような構成にあっては、ＷＥ倍信号びＰＣ信号をロ
ウレベル状態、ＷＥ倍信号ハイレベル状態とすることに
よって、マツチ線が（ＶＤＤ ＶＴＮ）の電位にプリ
チャージされる。ここで、ＶＤＤは高位電源電位、ＶＴ
ＮはＦＥＴＮ１６のスレゾショルド電圧である。
ウレベル状態、ＷＥ倍信号ハイレベル状態とすることに
よって、マツチ線が（ＶＤＤ ＶＴＮ）の電位にプリ
チャージされる。ここで、ＶＤＤは高位電源電位、ＶＴ
ＮはＦＥＴＮ１６のスレゾショルド電圧である。
したがって、このような構成のプリチャージ回路を第１
図に示したメモリセルに適用するならば、マツチ線のプ
リチャージ電位が高位電源電位よりモＶＴＮ分たけ低く
設定されるので、プリチャージ電位を高位電源電位とし
た場合に比して検索動作をより高速に行なうことができ
るようになる。
図に示したメモリセルに適用するならば、マツチ線のプ
リチャージ電位が高位電源電位よりモＶＴＮ分たけ低く
設定されるので、プリチャージ電位を高位電源電位とし
た場合に比して検索動作をより高速に行なうことができ
るようになる。
一方、第１０図に示すプリチャージ回路は、ＷＥ倍信号
より導通制御されるＰチャネルのＦＥＴＮ１６とプリチ
ャージ（Ｐ Ｃ）信号により導通制御されるＮチャネル
のＦＥＴＮ、、を介して、検索ＦＥＴに接続されている
側のマツチ線が低位電圧源ｖ５５に接続されて構成され
ている。
より導通制御されるＰチャネルのＦＥＴＮ１６とプリチ
ャージ（Ｐ Ｃ）信号により導通制御されるＮチャネル
のＦＥＴＮ、、を介して、検索ＦＥＴに接続されている
側のマツチ線が低位電圧源ｖ５５に接続されて構成され
ている。
このような構成にあっては、ＷＥ倍信号ロウレベル状態
、ＰＣ信号をハイレベル状態とすることによって、マツ
チ線がＶＴＰで示されるロウレベルの電位にプリチャー
ジされる。ここで、■７．はＦＥ Ｔ Ｐ 、２のスレ
ッショルド電圧の絶対値である。
、ＰＣ信号をハイレベル状態とすることによって、マツ
チ線がＶＴＰで示されるロウレベルの電位にプリチャー
ジされる。ここで、■７．はＦＥ Ｔ Ｐ 、２のスレ
ッショルド電圧の絶対値である。
したかって、このような構成のプリチャージ回路を第２
図に示したメモリセルに適用するならば、マツチ線のプ
リチャージ電位が低位電源電圧よりもＶｙｐ分だけ高く
設定されるので、プリチャージ電位を低位電源電位とし
た場合に比して検索動作をより高速に行なうことができ
るようになる。
図に示したメモリセルに適用するならば、マツチ線のプ
リチャージ電位が低位電源電圧よりもＶｙｐ分だけ高く
設定されるので、プリチャージ電位を低位電源電位とし
た場合に比して検索動作をより高速に行なうことができ
るようになる。
第１１図はこの発明の他の実施例に係る連想メモリセル
の構成を示す図である。
の構成を示す図である。
第１１図に示す連想メモリセルの特徴とするところは、
第１図に示した連想メモリセルに対して、検索線対を設
け、検索ＦＥＴＮ９．Ｎ６を検索線対に与えられる信号
によって導通制御するようにしたことにある。すなわち
、データの読出し時には検索線対を対応するビット線対
と同様の電位とし、データの書込み時には検索線対をロ
ウレベル状態として、検索ＦＥＴＮ３ 、Ｎｂを非導通
状態となるように制御する。
第１図に示した連想メモリセルに対して、検索線対を設
け、検索ＦＥＴＮ９．Ｎ６を検索線対に与えられる信号
によって導通制御するようにしたことにある。すなわち
、データの読出し時には検索線対を対応するビット線対
と同様の電位とし、データの書込み時には検索線対をロ
ウレベル状態として、検索ＦＥＴＮ３ 、Ｎｂを非導通
状態となるように制御する。
このような構成にあっては、データの書込み時にはメモ
リセルの出力端子ＮＤ、、ＮＤ２かマツチ線と切り離さ
れるため、第９図及び第１０図に示したように、書込み
時におけるマツチ線をロウレベル状態に電位設定するト
ランジスタを不要にすることができる。
リセルの出力端子ＮＤ、、ＮＤ２かマツチ線と切り離さ
れるため、第９図及び第１０図に示したように、書込み
時におけるマツチ線をロウレベル状態に電位設定するト
ランジスタを不要にすることができる。
なお、上記実施例は、第１図に対応させたものであるが
、第３図乃至第８図に示した連想メモリセルに適用でき
ることは勿論である。
、第３図乃至第８図に示した連想メモリセルに適用でき
ることは勿論である。
［発明の効果コ
以上説明したように、この発明によれば、ビット線の電
位に基づいて導通制御される検索ＦＥＴを共通のマツチ
線と記憶データを保持する内部ノードとの間に設けて連
想メモリセルを構成したので、占有面積の縮小化を達成
し得るとともに、低消費電力で検索動作を高速に行なう
ことが可能な連想メモリセルを提供することができる。
位に基づいて導通制御される検索ＦＥＴを共通のマツチ
線と記憶データを保持する内部ノードとの間に設けて連
想メモリセルを構成したので、占有面積の縮小化を達成
し得るとともに、低消費電力で検索動作を高速に行なう
ことが可能な連想メモリセルを提供することができる。
第１図、第３図、第５図乃至第８図及び第１１図はこの
発明の一実施例に係わる連想メモリセルの構成を示す回
路図、 第２図及び第４図は第１図及び第３図に示す連想メモリ
セルの動作説明図、 第９図及び第１０図はこの発明の連想メモリセルに適用
されるマツチ線のプリチャージ回路の構成を示す図、 第１２図及び第１３図は従来における連想メモリセルの
構成を示す回路図である。 Ｐ１〜ｐ４． ＰＩＩ＋ ＰＩ３・・・Ｐチャネル
ＦＥＴＮ１〜Ｎ８．Ｎ、工〜Ｎ ！７＋ Ｎ ２１＋
Ｎ ２２・・・ＮチャネルＦＥＴ Ｒ，、Ｒ２・・・高抵抗 ＷＬ・・・ワード線 ＭＬ・・・マツチ線 ＢＬ、ＢＬ・・・ビット線
発明の一実施例に係わる連想メモリセルの構成を示す回
路図、 第２図及び第４図は第１図及び第３図に示す連想メモリ
セルの動作説明図、 第９図及び第１０図はこの発明の連想メモリセルに適用
されるマツチ線のプリチャージ回路の構成を示す図、 第１２図及び第１３図は従来における連想メモリセルの
構成を示す回路図である。 Ｐ１〜ｐ４． ＰＩＩ＋ ＰＩ３・・・Ｐチャネル
ＦＥＴＮ１〜Ｎ８．Ｎ、工〜Ｎ ！７＋ Ｎ ２１＋
Ｎ ２２・・・ＮチャネルＦＥＴ Ｒ，、Ｒ２・・・高抵抗 ＷＬ・・・ワード線 ＭＬ・・・マツチ線 ＢＬ、ＢＬ・・・ビット線
Claims (4)
- （１）１対のインバータ回路がクロスカップルされてな
るフリップフロップ回路と、 前記インバータ回路の出力端子と書込みデータあるいは
検索データが与えられる１対のビット線とをワード線の
電位によって導通制御する１対の転送ＦＥＴ（電界効果
トランジスタ）と、 前記インバータ回路の出力端子と検索結果が出力される
共通のマッチ線とをビット線の電位によって導通制御す
る１対の検索ＦＥＴと を有することを特徴とする連想メモリセル。 - （２）前記インバータ回路は、その負荷素子がＰチャネ
ルのＦＥＴあるいは高抵抗又はデプレッション型のＮチ
ャネルＦＥＴで構成されてなることを特徴とする請求項
１記載の連想メモリセル。 - （３）前記マッチ線には、書込み動作時にマッチ線の電
位をロウレベル状態に設定するＦＥＴが接続されている
ことを特徴とする請求項１又は請求項２記載の連想メモ
リセル。 - （４）前記マッチ線には、高位電圧源からＮチャネルの
ＦＥＴを介してハイレベル状態にマッチ線をプリチャー
ジするプリチャージ回路、又は低位電圧源からＰチャネ
ルのＦＥＴを介してロウレベル状態にマッチ線をプリチ
ャージするプリチャージ回路が具備されていることを特
徴とする請求項１乃至請求項３記載の連想メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31162890A JPH04182993A (ja) | 1990-11-19 | 1990-11-19 | 連想メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31162890A JPH04182993A (ja) | 1990-11-19 | 1990-11-19 | 連想メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04182993A true JPH04182993A (ja) | 1992-06-30 |
Family
ID=18019553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31162890A Pending JPH04182993A (ja) | 1990-11-19 | 1990-11-19 | 連想メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04182993A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0920030A2 (en) * | 1997-11-26 | 1999-06-02 | Texas Instruments Incorporated | Improvements in or relating to computer memories |
| JP2013012287A (ja) * | 2005-10-28 | 2013-01-17 | Qualcomm Inc | 仮想接地を制御してｃａｍｒａｍを分割するための回路とその方法 |
-
1990
- 1990-11-19 JP JP31162890A patent/JPH04182993A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0920030A2 (en) * | 1997-11-26 | 1999-06-02 | Texas Instruments Incorporated | Improvements in or relating to computer memories |
| EP0920030A3 (en) * | 1997-11-26 | 1999-08-11 | Texas Instruments Incorporated | Improvements in or relating to computer memories |
| JP2013012287A (ja) * | 2005-10-28 | 2013-01-17 | Qualcomm Inc | 仮想接地を制御してｃａｍｒａｍを分割するための回路とその方法 |
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