TW201721652A - 電阻式隨機存取記憶體裝置以及感測電路 - Google Patents

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Abstract

一種電阻式隨機存取記憶體裝置，包括具有耦接至源極線之複數電阻式隨機存取記憶體單元之電阻式隨機存取記憶體陣列、控制器、位元線解碼器以及感測電路。儲存邏輯準位之每一電阻式隨機存取記憶體單元由對應之位元線以及字元線選取。控制器選取電阻式隨機存取記憶體單元，且根據感測信號判斷邏輯準位。位元線解碼器將資料位元線耦接至選擇之位元線。感測電路耦接至資料位元線，且將流經電阻式隨機存取記憶體單元之記憶體電流以及參考電流相比而產生感測信號。當操作於重置操作以及反相讀取操作時，感測電路自資料位元線汲取記憶體電流。

Description

電阻式隨機存取記憶體裝置以及感測電路
本發明係有關於電阻式隨機存取記憶體之感測電路，特別係有關於用以有效地讀取以及寫入一電阻式隨機存取記憶體單元之感測電路。
近來，新的非揮發性記憶體元件，如電阻式隨機存取記憶體(resistance random access memory,RRAM)，已經被發表出來。電阻式隨機存取記憶體之一單位單元包括資料儲存元件，其中資料儲存元件具有兩個電極以及放置於兩個電極之間的可變電阻材料層。可變電阻材料層即資料儲存材料層可因是否具有依據施加於兩電極之間之電子信號(電壓或電流)而產生穿越電阻性材料層之導電絲(filament)、導電路徑或低電阻路徑而具有電阻值的可逆變化。
電阻式隨機存取記憶體裝置之讀取操作包括兩個相反的操作，也就是順向讀取操作(forward read operation)以及反相讀取操作(reverse read operation)，電阻式隨機存取記憶體裝置之感測電路可於順向讀取操作以及反相讀取操作時，切換於位元線以及源極線之間。為了簡化感測電路於順向讀取操作以及反相讀取操作之動作，我們需要有效率的感測電路來讀取電阻式隨機存取記憶體單元之邏輯準位。
有鑑於此，本發明提出一種電阻式隨機存取記憶體裝置，包括一電阻式隨機存取記憶體陣列、一控制器、一位元線解碼器以及一感測電路。上述電阻式隨機存取記憶體陣列包括複數電阻式隨機存取記憶體組件，上述電阻式隨機存取記憶體組件耦接至一源極線，其中上述電阻式隨機存取記憶體組件之每一者由對應之一位元線以及對應之一字元線所選取，其中上述電阻式隨機存取記憶體組件之每一者包括一電阻式隨機存取記憶體單元以及一電晶體。上述電阻式隨機存取記憶體單元耦接至對應之上述位元線且儲存一邏輯準位。上述電晶體耦接於上述電阻式隨機存取記憶體單元以及上述源極線之間，且由對應之上述字元線所控制。上述控制器利用一位元線信號以及一選擇之字元線選取一選擇之電阻式隨機存取記憶體單元，其中上述控制器根據一感測信號，判斷上述選擇之電阻式隨機存取記憶體單元儲存之上述邏輯準位。上述位元線解碼器根據一位元線信號將一資料位元線耦接至上述選擇之位元線。上述感測電路耦接至資料位元線且將流經上述選擇之電阻式隨機存取記憶體單元之一記憶體電流與一參考電流相比較而產生上述感測信號，其中當上述控制器操作於一重置操作以及一反相讀取操作時，上述感測電路自上述資料位元線汲取上述記憶體電流。
根據本發明之一實施例，當上述控制器操作於上述重置操作以及上述反相讀取操作時，上述感測電路將一供應電壓施加於上述源極線，其中當上述控制器操作於上述反相讀 取操作時，上述選擇之電阻式隨機存取記憶體單元之跨壓更箝制於一既定準位。
根據本發明之一實施例，上述源極線以及上述資料位元線原先就短路在一起，當上述控制器操作於上述重置操作時，上述供應電壓緩慢上升。
根據本發明之一實施例，當上述控制器操作於一設置操作以及一順向讀取操作時，上述感測電路將一接地準位提供至上述源極線，並且上述記憶體電流自上述資料位元線經上述選擇之電阻式隨機存取記憶體單元流至上述源極線，其中當上述控制器操作於上述順向讀取操作時，上述選擇之電阻式隨機存取記憶體單元之跨壓更箝制於一既定準位。
根據本發明之一實施例，上述感測電路包括：一第一電流鏡、一第一開關、一第二電流鏡、一第二開關以及一比較器。上述第一電流鏡將一第一節點之上述參考電流乘上一第一轉移比例後而複製到一第二節點。上述第一開關根據上述控制器所產生之一第一操作信號之控制而將上述第二節點耦接至上述資料位元線。上述第二電流鏡將上述資料位元線之上述記憶體電流乘上一第二轉移比例後而複製到上述第二節點。上述第二開關根據上述控制器所產生之一第二操作信號之控制而將上述第二電流鏡耦接至上述資料位元線，其中當上述控制器操作於上述設置操作以及上述順向讀取操作時，上述第一開關係為導通而上述第二開關係為不導通，當上述控制器操作於上述重置操作以及上述反相讀取操作時，上述第一開關係為不導通而上述第二開關係為導通。上述比較器將上述第一節 點之一第一電壓與上述第二節點之一第二電壓比較而產生上述感測信號。
根據本發明之另一實施例，上述感測電路更包括一第三開關。上述第三開關根據上述控制器所產生之一致能信號之控制而將上述資料位元線耦接至上述源極線以及一第三節點之一者，其中上述第三節點係位於上述第一開關以及上述第二開關之間，其中當上述控制器操作於上述設置操作以及上述重置操作時，上述資料位元線與上述源極線原先就耦接在一起，隨後上述資料位元線藉由上述第三開關而耦接至上述第三節點。
根據本發明之一實施例，當上述控制器操作於上述順向讀取操作時，上述第一開關係用以箝制上述選擇之電阻式隨機存取記憶體單元之跨壓，其中上述第一操作信號之電壓係用以調整上述選擇之電阻式隨機存取記憶體單元之跨壓。
根據本發明之一實施例，當上述記憶體電流自上述第二節點流至上述資料位元線時，上述第一開關係為一N型電晶體，其中當上述記憶體電流自上述資料位元線流至上述第二節點時，上述第一開關係為一P型電晶體。
根據本發明之一實施例，當上述控制器操作於上述反相讀取操作時，上述第二開關係用以箝制上述選擇之電阻式隨機存取記憶體單元之跨壓，其中上述第二操作信號之電壓係用以調整上述選擇之電阻式隨機存取記憶體單元之跨壓。
根據本發明之一實施例，當上述記憶體電流自上述資料位元線流至上述第二電流鏡時，上述第二開關係為一P 型電晶體，其中當上述記憶體電流自上述第二電流鏡流至上述資料位元線時，上述第二開關係為一N型電晶體。
本發明更提出一種感測電路，耦接至一資料位元線，其中上述電阻式隨機存取記憶體組件係耦接於上述資料位元線以及一源極線之間且儲存一邏輯準位，其中上述電阻式隨機存取記憶體組件包括一電阻式隨機存取記憶體單元以及一電晶體，上述電阻式隨機存取記憶體單元耦接至上述資料位元線，上述電晶體耦接於上述電阻式隨機存取記憶體單元以及上述源極線之間，上述感測電路包括：一第一電流鏡、一第一開關、一第二電流鏡、一第二開關以及一比較器。上述第一電流鏡將一第一節點之一參考電流乘上一第一轉移比例後複製至一第二節點，且根據上述參考電流於上述第一節點產生一第一電壓。上述第一開關根據一第一操作信號而將上述第二節點耦接至上述資料位元線。上述第二電流鏡將流經上述電阻式隨機存取記憶體組件之一記憶體電流乘上一第二轉移比例後複製至上述第二節點而於上述第二節點產生一第二電壓。上述第二開關根據一第二操作信號而將上述第二電流鏡耦接至上述資料位元線，其中當上述電阻式隨機存取記憶體組件操作於一重置操作以及一反相讀取操作時，上述第一開關係為不導通而上述第二開關係為導通。上述比較器將上述第一電壓與上述第二電壓比較而產生一感測信號，其中當上述電阻式隨機存取記憶體組件操作於上述重置操作以及上述反相讀取操作時，上述感測電路自上述資料位元線汲取上述記憶體電流，其中上述邏輯準位係根據上述感測信號而決定。
根據本發明之一實施例，當上述電阻式隨機存取記憶體組件係操作於上述重置操作以及上述反相讀取操作時，上述感測電路將一供應電壓施加於上述電阻式隨機存取記憶體組件之上述源極線，其中當上述電阻式隨機存取記憶體組件係操作於上述反相讀取操作時，上述電阻式隨機存取記憶體組件之跨壓更箝制於一既定準位。
根據本發明之一實施例，上述源極線以及上述資料位元線原先就耦接在一起，當上述電阻式隨機存取記憶體組件操作於上述重置操作時，上述供應電壓緩慢上升。
根據本發明之一實施例，當上述電阻式隨機存取記憶體組件操作於上述反相讀取操作時，上述第二開關用以箝制上述電阻式隨機存取記憶體組件之跨壓，其中上述第二操作信號之電壓用以調整上述電阻式隨機存取記憶體組件之跨壓。
根據本發明之一實施例，當上述記憶體電流自上述資料位元線流向上述第二電流鏡時，上述第二開關係為一P型電晶體，其中當上述記憶體電流自上述第二電流鏡流至上述資料位元線時，上述第二開關係為一N型電晶體。
根據本發明之一實施例，當上述電阻式隨機存取記憶體組件操作於一設置操作以及一順向讀取操作時，上述感測電路將一接地準位施加至上述源極線，並且上述記憶體電流自上述資料位元線經由上述電阻式隨機存取記憶體組件流向上述源極線，其中當上述電阻式隨機存取記憶體組件操作於上述順向讀取操作時，上述電阻式隨機存取記憶體組件之跨壓箝制於一既定準位。
根據本發明之一實施例，當上述電阻式隨機存取記憶體組件操作於上述順向讀取操作時，上述第一開關用以箝制上述電阻式隨機存取記憶體組件之跨壓，其中上述第一操作信號之電壓用以調整上述電阻式隨機存取記憶體組件之跨壓。
根據本發明之一實施例，當上述記憶體電流自上述第二節點流向上述資料位元線時，上述第一開關係為一N型電晶體，其中當上述記憶體電流自上述資料位元線流向上述第二節點時，上述第一開關係為一P型電晶體。
根據本發明之另一實施例，感測電路更包括一第三開關，上述第三開關根據一致能信號而將上述源極線耦接至上述資料位元線或一第三節點，其中上述第三節點係位於上述第一開關以及上述第二開關之間，其中當上述電阻式隨機存取記憶體組件操作於上述設置操作以及上述重置操作時，上述資料位元線以及上述源極線原先就耦接在一起，隨後上述資料位元線藉由上述第三開關而耦接至上述第三節點。
100、211、311、40‧‧‧電阻式隨機存取記憶體組件
101‧‧‧電晶體
102‧‧‧電阻式隨機存取記憶體單元
200、300‧‧‧電阻式隨機存取記憶體裝置
210、310‧‧‧電阻式隨機存取記憶體陣列
220、320‧‧‧位元線解碼器
230‧‧‧源極線解碼器
240、340‧‧‧控制器
250、350、400、500‧‧‧感測電路
410、510‧‧‧第一電流鏡
411、511‧‧‧第一P型電晶體
412、512‧‧‧第二P型電晶體
420‧‧‧第一開關
430‧‧‧第二開關
440、540‧‧‧第二電流鏡
441、541‧‧‧第一N型電晶體
442、542‧‧‧第二N型電晶體
450、550‧‧‧比較器
520‧‧‧N型開關
530‧‧‧P型開關
560‧‧‧第三開關
DBL‧‧‧資料位元線
DSL‧‧‧資料源極線
BL‧‧‧位元線
BL[0]‧‧‧第0位元線
BL[1]‧‧‧第1位元線
BL[3]‧‧‧第3位元線
BL[N]‧‧‧第N位元線
EN‧‧‧致能信號
IM‧‧‧記憶體電流
IREF‧‧‧參考電流
K1‧‧‧第一轉移比例
K2‧‧‧第二轉移比例
N1‧‧‧第一節點
N2‧‧‧第二節點
N3‧‧‧第三節點
SBL‧‧‧位元線信號
SCM‧‧‧感測信號
SL‧‧‧源極線
SL[0]‧‧‧第0源極線
SL[3]‧‧‧第3源極線
SL[N]‧‧‧第N源極線
SS‧‧‧感測信號
SSL‧‧‧源極線信號
SO1‧‧‧第一操作信號
SO2‧‧‧第二操作信號
WL‧‧‧字元線
WL[0]‧‧‧第0字元線
WL[M]‧‧‧第M字元線
VCC‧‧‧供應電壓
第1圖係顯示根據本發明之一實施例所述之電阻式隨機存取記憶體組件之方塊圖；第2圖係顯示根據本發明之一實施例所述之電阻式隨機存取記憶體裝置之方塊圖；第3圖係顯示根據本發明之另一實施例所述之電阻式隨機存取記憶體裝置之方塊圖；第4圖係顯示根據本發明之一實施例所述之第3圖之感測 電路之電路圖；以及第5圖係顯示根據本發明之另一實施例所述之第3圖之感測電路之電路圖。
以下說明為本發明的實施例。其目的是要舉例說明本發明一般性的原則，不應視為本發明之限制，本發明之範圍當以申請專利範圍所界定者為準。
值得注意的是，以下所揭露的內容可提供多個用以實踐本發明之不同特點的實施例或範例。以下所述之特殊的元件範例與安排僅用以簡單扼要地闡述本發明之精神，並非用以限定本發明之範圍。此外，以下說明書可能在多個範例中重複使用相同的元件符號或文字。然而，重複使用的目的僅為了提供簡化並清楚的說明，並非用以限定多個以下所討論之實施例以及/或配置之間的關係。此外，以下說明書所述之一個特徵連接至、耦接至以及/或形成於另一特徵之上等的描述，實際可包含多個不同的實施例，包括該等特徵直接接觸，或者包含其它額外的特徵形成於該等特徵之間等等，使得該等特徵並非直接接觸。
第1圖係顯示根據本發明之一實施例所述之電阻式隨機存取記憶體組件之方塊圖。如第1圖所示，電阻式隨機存取記憶體組件100包括電晶體101以及電阻式隨機存取記憶體單元102，其中電阻式隨機存取記憶體組件100耦接於位元線BL以及源極線SL之間，並且透過字元線WL選取。當電阻式隨機存取記憶體組件100操作於順向讀取操作以及設置操作(set operation)時，正偏壓係施加於位元線BL上，使得記憶體電流自位元線BL通過電阻式隨機存取記憶體單元102而流至源極線SL。當電阻式隨機存取記憶體組件100操作於反相讀取操作以及重置操作(reset operation)時，正偏壓係施加於源極線SL，使得記憶體電流自源極線SL通過電阻式隨機存取記憶體單元102而流至位元線BL。
第2圖係顯示根據本發明之一實施例所述之電阻式隨機存取記憶體裝置之方塊圖。如第2圖所示，電阻式隨機存取記憶體裝置200包括電阻式隨機存取記憶體陣列210、位元線解碼器220、源極線解碼器230、控制器240以及感測電路250。電阻式隨機存取記憶體陣列210包括複數電阻式隨機存取記憶體組件、第0位元線BL[0]、第1位元線BL[1]、...、第N位元線BL[N]、第0源極線SL[0]、...、第3源極線SL[3]、...、第N源極線SL[N]、第0字元線WL[0]、...、第M字元線WL[M]。
位元線解碼器220根據位元線信號SBL，選擇第0位元線BL[0]、第1位元線BL[1]、...、第N位元線BL[N]之一者耦接至資料位元線DBL。根據本發明之一實施例，位元線解碼器220包括複數Y形閘(Y-gate)(並未顯示於第2圖中)，並且位元線解碼器220用以選擇第0位元線BL[0]、第1位元線BL[1]、...、第N位元線BL[N]之一者耦接至資料位元線DBL。源極線解碼器230根據源極線信號SSL，選擇第0源極線SL[0]、...、第3源極線SL[3]、...、第N源極線SL[N]之一者耦接至資料源極線DSL。
控制器240選擇第0字元線WL[0]、...、第M字元線 WL[M]之一者，並且產生位元線信號SBL以及源極線信號SSL以選取電阻式隨機存取記憶體陣列210之一電阻式隨機存取記憶體組件。根據本發明之一實施例，當電阻式隨機存取記憶體組件211被選擇後，控制器240選擇第0字元線WL[0]且將位元線信號SBL提供至位元線解碼器220而選擇將第3位元線BL[3]耦接至資料位元線DBL，並且將源極線信號SSL提供至源極線解碼器230而將第3源極線SL[3]耦接至資料源極線DSL。
根據本發明之一實施例，位元線解碼器220之Y形閘根據位元線信號SBL而導通，且將第3位元線BL[3]耦接至資料位元線DBL。根據本發明之一實施例，當第3位元線BL[3]係耦接至資料位元線DBL時，所有除了第3位元線BL[3]之第0位元線BL[0]、第1位元線BL[1]、...、第N位元線BL[N]皆耦接至接地準位。
當電阻式隨機存取記憶體組件211被選擇之後，感測電路250透過資料位元線DBL讀取或寫入電阻式隨機存取記憶體組件211而產生感測信號SS。控制器240根據感測信號SS而判斷儲存於電阻式隨機存取記憶體組件211之電阻式隨機存取記憶體單元之邏輯準位。
根據本發明之一實施例，當控制器240操作於順向讀取操作以及設置操作時，感測電路250將正偏壓提供至資料位元線DBL以及將接地準位提供至資料源極線DSL，並且自資料位元線DBL感測電阻式隨機存取記憶體組件211之記憶體電流而產生感測信號SS。根據本發明之另一實施例，當控制器240操作於反相讀取操作以及重置操作時，感測電路250將正偏壓 提供至資料源極線DSL以及將接地準位提供至資料位元線DBL，並且自資料源極線DSL感測電阻式隨機存取記憶體組件211之記憶體電流而產生感測信號SS。
由於感測電路250必須自資料位元線DBL以及資料源極線DSL之一者感測記憶體電流，使得感測電路250需有兩個子電路，分別用以在任一方向感測記憶體電流。假設感測電路250能夠同時輸出或汲取(sink)記憶體電流，感測電路250之複雜度以及面積必將大幅下降。
第3圖係顯示根據本發明之另一實施例所述之電阻式隨機存取記憶體裝置之方塊圖。如第3圖所示，電阻式隨機存取記憶體裝置300包括電阻式隨機存取記憶體陣列310、位元線解碼器320、控制器340以及感測電路350。將第3圖與第2圖相比較，差異在於第3圖之第0源極線SL[0]、...、第3源極線SL[3]、...、第N源極線SL[N]皆耦接至源極線SL，使得第2圖之源極線解碼器230不再需要。因此，感測電路350必須能夠輸出或汲取記憶體電流，以便感測所選擇的電阻式隨機存取記憶體組件311，其中感測電路350將於下文中詳細描述。
第4圖係顯示根據本發明之一實施例所述之第3圖之感測電路之電路圖。如第4圖所示，感測電路400耦接至電阻式隨機存取記憶體組件40，並且感測電路400包括第一電流鏡410、第一開關420、第二開關430、第二電流鏡440以及比較器450。根據本發明之一實施例，電阻式隨機存取記憶體組件40包括第3圖之位元線解碼器320之Y形閘以及第1圖之電阻式隨機存取記憶體組件100。
根據本發明之一實施例，第一電流鏡410係為P型電流鏡，第二電流鏡440係為N型電流鏡。根據本發明之另一實施例，第一電流鏡410係為N型電流鏡，第二電流鏡440係為P型電流鏡，並且感測電路400必須對應地修正。在以下的描述中，係以第一電流鏡410係為P型電流鏡而第二電流鏡440係為N型電流鏡作為一範例，而非將本發明限定於此。
如第4圖所示，第一電流鏡410包括第一P型電晶體411以及第二P型電晶體412，用以將第一節點N1之參考電流IREF乘上第一轉移比例K1而複製到第二節點N2。第二節點N2透過由第一操作信號SO1控制之第一開關420而耦接至資料位元線DBL。
根據本發明之一實施例，當第3圖之控制器340操作於順向讀取操作時，第一開關420用以將電阻式隨機存取記憶體組件40之電阻式隨機存取記憶體單元箝制於一既定準位。根據本發明之一實施例，既定準位係為0.2V。根據本發明之其他實施例，當控制器340操作於設置操作時，第一開關420係為完全導通。
第二電流鏡440包括第一N型電晶體441以及第二N型電晶體442，用以將資料位元線DBL之記憶體電流IM乘上第二轉移比例K2後，複製至第二節點N2。第二電流鏡440之第一N型電晶體441係透過由第二操作信號SO2控制之第二開關430而耦接至資料位元線DBL。
根據本發明之一實施例，當第3圖之控制器340操作於反相讀取操作時，第二開關430用以將電阻式隨機存取記 憶體組件40之電阻式隨機存取記憶體單元箝制於一既定準位。根據本發明之一實施例，既定準位係為0.2V。根據本發明之其他實施例，當控制器340操作於重置操作時，第二開關430係為完全導通。
為了簡化說明，在以下的敘述中第一轉移比例K1以及第二轉移比例K2皆為1。根據本發明之另一實施例，第一轉移比例K1以及第二轉移比例K2可被設計為其他任意合適的數值。
根據本發明之一實施例，第一操作信號SO1以及第二操作信號SO2係由第3圖之控制器340所產生。根據本發明之一實施例，當控制器340操作於順向讀取操作以及設置操作時，控制器340產生第一操作信號SO1用以導通第一開關420以及產生第二操作信號SO2用以不導通第二開關430，使得第一電流鏡410將供應電壓VCC提供至電阻式隨機存取記憶體組件40(也就是，第一轉移比例K1假設為1)。
根據本發明之另一實施例，當控制器340操作於反相讀取操作以及重置操作時，控制器340產生第一操作信號SO1用以不導通第一開關420以及第二操作信號SO2用以導通第二開關430，使得電阻式隨機存取記憶體組件40之記憶體電流IM流入第二電流鏡440之第一N型電晶體441。第二電流鏡440隨後自第二節點N2汲取記憶體電流IM(也就是，第二轉移比例K2假設為1)。
比較器450將第一節點N1之電壓與第二節點N2之電壓相比較而產生感測信號SCM。第3圖之控制器340根據感測 信號SCM而判斷儲存於電阻式隨機存取記憶體組件40之邏輯準位。根據本發明之該實施例，當第二節點N2之電壓超過第一節點N1之電壓時，感測信號SCM係為高邏輯準位；當第二節點N2之電壓不超過第一節點N1之電壓時，感測信號SCM係為低邏輯準位。
根據本發明之另一實施例，比較器350可對應地設計，使得當第一節點N1之電壓超過第二節點N2之電壓時產生的感測信號SCM係為高邏輯準位。
根據本發明之一實施例，當控制器340操作於順向讀取操作時，感測電路400將接地準位提供至源極線SL(第4圖並未顯示)。控制器340更產生第一操作信號SO1以及第二操作信號SO2而導通第一開關420以及不導通第二開關430。因此，第一電流鏡410將供應電壓VCC提供至資料位元線DBL，並且記憶體電流IM自資料位元線DBL流至源極線SL。
一旦記憶體電流IM超過流經第二P型電晶體412之參考電流IREF(也就是，第一轉移比例K1假設為1)時，第二節點N2之電壓被拉低。比較器450將第一節點N1之電壓與第二節點N2之電壓相比較，而產生位於低邏輯準位之感測信號SCM。由於感測信號SCM係為低邏輯準位，控制器340判斷儲存於電阻式隨機存取記憶體組件40之邏輯準位係為低邏輯準位。
另一方面，當記憶體電流IM低於參考電流IREF時，使得第二節點N2之電壓被拉高且超過第一節點N1之電壓。當比較器450將第一節點N1之電壓與第二節點N2之電壓相 比較而產生感測信號SCM後，控制器340能夠判斷儲存於電阻式隨機存取記憶體組件40之邏輯準位係為高邏輯準位。
根據本發明之另一實施例，當控制器340操作於反相讀取操作時，感測電路400將供應電壓VCC提供至源極線SL(第4圖並未顯示)。控制器340更產生第一操作信號SO1以及第二操作信號SO2，用以不導通第一開關420以及導通第二開關430。因此，第二電流鏡440自資料位元線DBL汲取記憶體電流IM，並且將記憶體電流IM複製至第二節點N2(也就是，第二轉移比例K2假設為1)。
由於反相讀取操作之記憶體電流IM之電流方向被第二電流鏡440轉換，不論記憶體電流IM的流向為何，感測電路400都能夠感測儲存於電阻式隨機存取記憶體組件40之邏輯準位。
第5圖係顯示根據本發明之另一實施例所述之第3圖之感測電路之電路圖。如第5圖所示，感測電路500除了N型開關520、P型開關530以及第三開關560之外，皆與第4圖之感測電路400相同。將第5圖與第4圖相比，第一開關420係由N型開關520所取代，第二開關430係由P型開關530所取代。根據本發明之另一實施例，當第一電流鏡410係為N型電流鏡且第二電流鏡440係為P型電流鏡時，第4圖之第一開關420係由一P型開關所取代，第二開關430係由一N型開關所取代。
第三開關560藉由第3圖之控制器340所產生之致能信號EN，將資料位元線DBL耦接至源極線SL以及第三節點N3之一者。根據本發明之一實施例，當第3圖之控制器340操作 於設置操作以及重置操作時，控制器340產生致能信號EN而將源極線SL耦接至資料位元線DBL，使得電阻式隨機存取記憶體組件40受到保護而免於可能的誤動作。
根據本發明之一實施例，當控制器340操作於設置操作時，感測電路500將接地準位提供至源極線SL(第5圖並未顯示)，並且資料位元線DBL原先透過由致能信號EN所控制之第三開關560耦接至源極線SL。
一旦資料位元線DBL透過由致能信號EN所控制之第三開關560而耦接至第三節點N3後，第二P型電晶體512即將供應電壓VCC提供至資料位元線DBL，並且N型開關520完全導通而不箝制第三節點N3之電壓。根據本發明之一實施例，第一操作信號SO1之電壓用以調整電阻式隨機存取記憶體組件40之跨壓。
另一方面，控制器340操作於重置操作，資料位元線DBL原先也是透過由致能信號EN所控制之第三開關560而耦接至源極線SL，並且感測電路500將供應電壓VCC提供至源極線SL。
一旦資料位元線DBL透過第三開關560而耦接至第三節點N3後，第一N型電晶體541即將資料位元線DBL耦接至接地端，P型開關530完全導通而不箝制第三節點N3之電壓。根據本發明之一實施例，第二操作信號SO2之電壓用以調整電阻式隨機存取記憶體組件40之跨壓。根據本發明之一實施例，供應電壓VCC緩慢上升(ramp up)，用以保護電阻式隨機存取記憶體組件而免於可能的誤動作。
本發明提出第4圖以及第5圖之感測電路，由於本發明所提出之感測電路可輸出或汲取記憶體電流IM，因此不需要感測電路在資料位元線以及資料源極線之間切換而感測所選擇之電阻式隨機存取記憶體單元，使得電阻式隨機存取記憶體裝置之讀取操作以及寫入操作在本發明所提出之感測電路的協助下能夠更有效率。此外，可省略源極線解碼器以降低電阻式隨機存取記憶體裝置之電路面積。
以上所述為實施例的概述特徵。所屬技術領域中具有通常知識者應可以輕而易舉地利用本發明為基礎設計或調整以實行相同的目的和/或達成此處介紹的實施例的相同優點。所屬技術領域中具有通常知識者也應了解相同的配置不應背離本創作的精神與範圍，在不背離本創作的精神與範圍下他們可做出各種改變、取代和交替。說明性的方法僅表示示範性的步驟，但這些步驟並不一定要以所表示的順序執行。可另外加入、取代、改變順序和/或消除步驟以視情況而作調整，並與所揭露的實施例精神和範圍一致。
300‧‧‧電阻式隨機存取記憶體裝置
310‧‧‧電阻式隨機存取記憶體陣列
311‧‧‧電阻式隨機存取記憶體組件
320‧‧‧位元線解碼器
340‧‧‧控制器
350‧‧‧感測電路
DBL‧‧‧資料位元線
BL[0]‧‧‧第0位元線
BL[1]‧‧‧第1位元線
BL[3]‧‧‧第3位元線
BL[N]‧‧‧第N位元線
SBL‧‧‧位元線信號
SL‧‧‧源極線
SS‧‧‧感測信號
WL[0]‧‧‧第0字元線
WL[M]‧‧‧第M字元線

Claims (19)

  1. 一種電阻式隨機存取記憶體裝置，包括：一電阻式隨機存取記憶體陣列，包括：複數電阻式隨機存取記憶體組件，耦接至一源極線，其中上述電阻式隨機存取記憶體組件之每一者由對應之一位元線以及對應之一字元線所選取，其中上述電阻式隨機存取記憶體組件之每一者包括：一電阻式隨機存取記憶體單元，耦接至對應之上述位元線且儲存一邏輯準位；以及一電晶體，耦接於上述電阻式隨機存取記憶體單元以及上述源極線之間，且由對應之上述字元線所控制；一控制器，利用一位元線信號以及一選擇之字元線選取一選擇之電阻式隨機存取記憶體單元，其中上述控制器根據一感測信號，判斷上述選擇之電阻式隨機存取記憶體單元儲存之上述邏輯準位；一位元線解碼器，根據一位元線信號將一資料位元線耦接至上述選擇之位元線；以及一感測電路，耦接至資料位元線且將流經上述選擇之電阻式隨機存取記憶體單元之一記憶體電流與一參考電流相比較而產生上述感測信號，其中當上述控制器操作於一重置操作以及一反相讀取操作時，上述感測電路自上述資料位元線汲取上述記憶體電流。
  2. 如申請專利範圍第1項所述之電阻式隨機存取記憶體裝置，其中當上述控制器操作於上述重置操作以及上述反相 讀取操作時，上述感測電路將一供應電壓施加於上述源極線，其中當上述控制器操作於上述反相讀取操作時，上述選擇之電阻式隨機存取記憶體單元之跨壓更箝制於一既定準位。
  3. 如申請專利範圍第2項所述之電阻式隨機存取記憶體裝置，其中上述源極線以及上述資料位元線原先就短路在一起，當上述控制器操作於上述重置操作時，上述供應電壓緩慢上升。
  4. 如申請專利範圍第2項所述之電阻式隨機存取記憶體裝置，其中當上述控制器操作於一設置操作以及一順向讀取操作時，上述感測電路將一接地準位提供至上述源極線，並且上述記憶體電流自上述資料位元線經上述選擇之電阻式隨機存取記憶體單元流至上述源極線，其中當上述控制器操作於上述順向讀取操作時，上述選擇之電阻式隨機存取記憶體單元之跨壓更箝制於一既定準位。
  5. 如申請專利範圍第4項所述之電阻式隨機存取記憶體裝置，其中上述感測電路包括：一第一電流鏡，將一第一節點之上述參考電流乘上一第一轉移比例後而複製到一第二節點；一第一開關，根據上述控制器所產生之一第一操作信號之控制而將上述第二節點耦接至上述資料位元線；一第二電流鏡，將上述資料位元線之上述記憶體電流乘上一第二轉移比例後而複製到上述第二節點；一第二開關，根據上述控制器所產生之一第二操作信號之 控制而將上述第二電流鏡耦接至上述資料位元線，其中當上述控制器操作於上述設置操作以及上述順向讀取操作時，上述第一開關係為導通而上述第二開關係為不導通，當上述控制器操作於上述重置操作以及上述反相讀取操作時，上述第一開關係為不導通而上述第二開關係為導通；以及一比較器，將上述第一節點之一第一電壓與上述第二節點之一第二電壓比較而產生上述感測信號。
  6. 如申請專利範圍第5項所述之電阻式隨機存取記憶體裝置，其中上述感測電路更包括：一第三開關，根據上述控制器所產生之一致能信號之控制而將上述資料位元線耦接至上述源極線以及一第三節點之一者，其中上述第三節點係位於上述第一開關以及上述第二開關之間，其中當上述控制器操作於上述設置操作以及上述重置操作時，上述資料位元線與上述源極線原先就耦接在一起，隨後上述資料位元線藉由上述第三開關而耦接至上述第三節點。
  7. 如申請專利範圍第5項所述之電阻式隨機存取記憶體裝置，其中當上述控制器操作於上述順向讀取操作時，上述第一開關係用以箝制上述選擇之電阻式隨機存取記憶體單元之跨壓，其中上述第一操作信號之電壓係用以調整上述選擇之電阻式隨機存取記憶體單元之跨壓。
  8. 如申請專利範圍第7項所述之電阻式隨機存取記憶體裝置，其中當上述記憶體電流自上述第二節點流至上述資料 位元線時，上述第一開關係為一N型電晶體，其中當上述記憶體電流自上述資料位元線流至上述第二節點時，上述第一開關係為一P型電晶體。
  9. 如申請專利範圍第5項所述之電阻式隨機存取記憶體裝置，其中當上述控制器操作於上述反相讀取操作時，上述第二開關係用以箝制上述選擇之電阻式隨機存取記憶體單元之跨壓，其中上述第二操作信號之電壓係用以調整上述選擇之電阻式隨機存取記憶體單元之跨壓。
  10. 如申請專利範圍第9項所述之電阻式隨機存取記憶體裝置，其中當上述記憶體電流自上述資料位元線流至上述第二電流鏡時，上述第二開關係為一P型電晶體，其中當上述記憶體電流自上述第二電流鏡流至上述資料位元線時，上述第二開關係為一N型電晶體。
  11. 一種感測電路，耦接至一資料位元線，其中上述電阻式隨機存取記憶體組件係耦接於上述資料位元線以及一源極線之間且儲存一邏輯準位，其中上述電阻式隨機存取記憶體組件包括一電阻式隨機存取記憶體單元以及一電晶體，上述電阻式隨機存取記憶體單元耦接至上述資料位元線，上述電晶體耦接於上述電阻式隨機存取記憶體單元以及上述源極線之間，上述感測電路包括：一第一電流鏡，將一第一節點之一參考電流乘上一第一轉移比例後複製至一第二節點，且根據上述參考電流於上述第一節點產生一第一電壓；一第一開關，根據一第一操作信號而將上述第二節點耦接 至上述資料位元線；一第二電流鏡，將流經上述電阻式隨機存取記憶體組件之一記憶體電流乘上一第二轉移比例後複製至上述第二節點而於上述第二節點產生一第二電壓；一第二開關，根據一第二操作信號而將上述第二電流鏡耦接至上述資料位元線，其中當上述電阻式隨機存取記憶體組件操作於一重置操作以及一反相讀取操作時，上述第一開關係為不導通而上述第二開關係為導通；以及一比較器，將上述第一電壓與上述第二電壓比較而產生一感測信號，其中當上述電阻式隨機存取記憶體組件操作於上述重置操作以及上述反相讀取操作時，上述感測電路自上述資料位元線汲取上述記憶體電流，其中上述邏輯準位係根據上述感測信號而決定。
  12. 如申請專利範圍第11項所述之感測電路，其中當上述電阻式隨機存取記憶體組件係操作於上述重置操作以及上述反相讀取操作時，上述感測電路將一供應電壓施加於上述電阻式隨機存取記憶體組件之上述源極線，其中當上述電阻式隨機存取記憶體組件係操作於上述反相讀取操作時，上述電阻式隨機存取記憶體組件之跨壓更箝制於一既定準位。
  13. 如申請專利範圍第12項所述之感測電路，其中上述源極線以及上述資料位元線原先就耦接在一起，當上述電阻式隨機存取記憶體組件操作於上述重置操作時，上述供應電壓緩慢上升。
  14. 如申請專利範圍第12項所述之感測電路，其中當上述電阻式隨機存取記憶體組件操作於上述反相讀取操作時，上述第二開關用以箝制上述電阻式隨機存取記憶體組件之跨壓，其中上述第二操作信號之電壓用以調整上述電阻式隨機存取記憶體組件之跨壓。
  15. 如申請專利範圍第14項所述之感測電路，其中當上述記憶體電流自上述資料位元線流向上述第二電流鏡時，上述第二開關係為一P型電晶體，其中當上述記憶體電流自上述第二電流鏡流至上述資料位元線時，上述第二開關係為一N型電晶體。
  16. 如申請專利範圍第12項所述之感測電路，其中當上述電阻式隨機存取記憶體組件操作於一設置操作以及一順向讀取操作時，上述感測電路將一接地準位施加至上述源極線，並且上述記憶體電流自上述資料位元線經由上述電阻式隨機存取記憶體組件流向上述源極線，其中當上述電阻式隨機存取記憶體組件操作於上述順向讀取操作時，上述電阻式隨機存取記憶體組件之跨壓箝制於一既定準位。
  17. 如申請專利範圍第16項所述之感測電路，其中當上述電阻式隨機存取記憶體組件操作於上述順向讀取操作時，上述第一開關用以箝制上述電阻式隨機存取記憶體組件之跨壓，其中上述第一操作信號之電壓用以調整上述電阻式隨機存取記憶體組件之跨壓。
  18. 如申請專利範圍第17項所述之感測電路，其中當上述記憶體電流自上述第二節點流向上述資料位元線時，上述第一 開關係為一N型電晶體，其中當上述記憶體電流自上述資料位元線流向上述第二節點時，上述第一開關係為一P型電晶體。
  19. 如申請專利範圍第16項所述之感測電路，更包括：一第三開關，根據一致能信號而將上述源極線耦接至上述資料位元線或一第三節點，其中上述第三節點係位於上述第一開關以及上述第二開關之間，其中當上述電阻式隨機存取記憶體組件操作於上述設置操作以及上述重置操作時，上述資料位元線以及上述源極線原先就耦接在一起，隨後上述資料位元線藉由上述第三開關而耦接至上述第三節點。
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