JP3020729B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3020729B2
JP3020729B2 JP4118989A JP11898992A JP3020729B2 JP 3020729 B2 JP3020729 B2 JP 3020729B2 JP 4118989 A JP4118989 A JP 4118989A JP 11898992 A JP11898992 A JP 11898992A JP 3020729 B2 JP3020729 B2 JP 3020729B2
Authority
JP
Japan
Prior art keywords
active layer
gate electrode
ion
polycrystalline
implanted
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP4118989A
Other languages
English (en)
Other versions
JPH05315358A (ja
Inventor
美智子 竹井
康由 三島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP4118989A priority Critical patent/JP3020729B2/ja
Publication of JPH05315358A publication Critical patent/JPH05315358A/ja
Application granted granted Critical
Publication of JP3020729B2 publication Critical patent/JP3020729B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にイオン注入工程を含むSiMOS型半導体
装置の製造方法に関する。
【0002】近年、Siテクノロジーの急速な進歩によ
って、集積回路の高速化、高密度化、多機能化が加速さ
れている。その中でも、絶縁物上へのSi層堆積技術、
いわゆるSOIは3次元配線技術とも絡んできわめて重
要な開発ターゲットとなっている。
【0003】この技術には、活性層をSi単結晶とする
高機能化志向と、活性層を多結晶Siまたは非晶質Si
で構成する低価格化志向の流れが含まれる。前者は、微
細化技術を追求し、超LSIの製造に役立てる目的で、
また後者はジャイアントマイクロエレクトロニクスとい
われる固体画像撮影、表示、印刷装置への応用等を目的
としている。
【0004】ジャイアントマイクロエレクトロニクスに
おいては、比較的大面積のガラス基板上に多結晶Siや
非晶質Siを活性層とする薄膜電界効果型トランジスタ
が、キーデバイスとして形成される。
【0005】
【従来の技術】ガラス基板上への薄膜トランジスタは、
活性層が多結晶または非晶質であるため、キャリア移動
度が小さく、またリーク電流も無視できない。大型画面
の場合、広い面積に数多くの薄膜トランジスタが形成さ
れるが、画面全体に亘って均一な特性を有する薄膜トラ
ンジスタを形成することは容易ではない。
【0006】薄膜トランジスタの特性向上の一手段は、
活性層内のSi未結合手(ダングリングボンド)の終端
処理である。すなわち、ターミネータと呼ばれる水素や
弗素、塩素原子を活性層内に導入し、Siの未結合手と
化学結合せしめることによって、信号伝達キャリアのト
ラップや再結合中心をつぶし、また粒界における電位障
壁を低下させる。
【0007】信号伝達キャリアは、SiMOS型デバイ
スである薄膜トランジスタ(TFT)の活性層表面近傍
に形成されるチャネルを走行するので、TFTのソー
ス、チャネルおよびドレインの、特にSi層表面領域で
終端処理を行なうことが重要である。
【0008】従来は、多結晶SiTFTの場合、ゲート
電極を形成後、これをマスクとして自己整合的に不純物
のイオン注入を行ない、高不純物濃度のソースおよびド
レイン領域を形成する。
【0009】しかる後、6〜7時間、あるいはそれ以上
に亘って昇温状態で水素プラズマ中で処理するか、プラ
ズマSiNx 膜から水素拡散するかして終端化処理を行
なっていた。不純物イオンに続いて、水素イオンを打込
み熱処理する等の方法も提案されている。
【0010】一方、非晶質SiTFTの場合、SiNx
のゲート絶縁膜および非晶質Si活性層を連続的にプラ
ズマCVD法で形成するのが一般的である。プラズマC
VDによって成膜中には通常5〜8%の水素が含有され
るが、SiNx 膜の膜質が低く(欠陥が多く)、またS
iNx とSiの界面準位の多さも指摘されており、デバ
イス特性は多結晶SiTFTより相当低い。
【0011】
【発明が解決しようとする課題】上記した多結晶SiT
FTの結晶性向上法は、工程に時間を要し、また余分な
工程を必要とするのでスループットが小さいという問題
点がある。
【0012】また、非晶質SiTFTの場合、SiNx
膜および界面の問題に加えてプラズマCVDによって導
入されるSi膜中の水素濃度が制御できず、成膜特性の
均質性、再現性に問題を残している。
【0013】本発明の目的は、絶縁物上に堆積した多結
晶Si層または非晶質Si層からなる活性層の改質を効
率よく行なう技術を提供することである。
【0014】
【課題を解決するための手段】本発明のSiMOS型半
導体装置の製造方法は、基板上に多結晶Si層または非
晶質Si層を活性層として堆積する工程と、当該活性層
上にゲート絶縁膜を介してゲート電極を形成する工程
と、Siの未結合手終端元素と不純物元素との化合物を
含むソースガスをイオン化し、質量分離を行なわずに未
結合手終端元素の深いピークがゲート電極下の活性層に
到達する加速エネルギで活性層にイオン注入する工程と
を含む。
【0015】
【作用】大きな質量を有するイオンと小さな質量を有す
るイオンとを同一の加速電圧でイオン注入すると、大き
な質量のイオンの注入深さは浅く、小さな質量のイオン
の注入深さは深い。
【0016】大きな質量のイオンが不純物元素と未結合
手終端元素との化合物から構成される場合、イオン注入
後これらの元素は分離する。小さな質量のイオンが未結
合手終端元素である場合、未結合手終端元素の深さ方向
分布には2つのピークが現れる。
【0017】未結合手終端元素の深いほうのピークがゲ
ート電極下の活性層に到達するように加速エネルギを選
択すると、ゲート電極下のチャネル領域には未結合手終
端元素がイオン注入され、ゲート電極両側のソース・ド
レイン領域には不純物元素と未結合手終端元素の両方が
イオン注入される。
【0018】このようにして、ソース/ドレイン領域の
不純物元素イオン注入と同時に、ソース領域、チャネル
領域、ドレイン領域に未結合手終端元素をイオン注入す
ることができる。活性層内の未結合手が終端化されるた
め、活性層のSiの特性が向上する。
【0019】
【実施例】図1は、本発明の基本実施例を示す。図1
(A)は不純物ソースガスとしてPH3 を用いた場合の
Si中への非質量分離イオン注入の濃度分布を示すグラ
フである。PH3 中のPが不純物元素となり、HがSi
の未結合手終端元素となる。
【0020】なお、PH3 はH2 で希釈してある。この
希釈用H2 からもHが生じる。グラフはSi中のPとH
の濃度をSIMSで分析した結果である。比較のため
に、Si濃度分析値も示す。
【0021】なお、測定条件は、加速電圧30KeV、
ドース量5E15cm-2であり、PH3 /H2 ガスをイ
オン化後質量分離を行なうことなく、Si中にイオン注
入した。
【0022】図1(A)から不純物燐(P)のピークは
表面近傍に1つしか現れないが、水素(H)のピークは
表面近傍と深さ0.25μm付近とに2つ現れている。
表面近傍のピークを第1のピーク、より深い位置のピー
クを第2のピークと呼ぶ。
【0023】このうち、第1のピークはPH3 ガスのイ
オン化過程でPの他に燐化水素化合物P1 x 、P2
x 等が形成され、それがそのままイオン打込みされたた
めに生じたものと考えられる。さらに、第2のピーク
は、PH3 ガスから分離したH、H2 や希釈ガスの水素
がイオン化してそのまま注入された結果生じたものと考
えられる。
【0024】実際、PH3 /H2 ガスをイオン化後、質
量分離して同一条件下でSi中にイオン注入した材料を
SIMSで調べると、軽元素である水素は除去されるた
め、第1のピークだけしか現れないことが確認された。
本実施例は、この2つのピークを利用する。
【0025】以下、図1(B)を参照して本発明の実施
例によるSiMOS型半導体装置の製造方法を説明す
る。ガラス、石英等の基板1上に多結晶Si層または非
晶質Si層からなる活性層2を堆積する。続いて、活性
層2上にSiO2 、SiN等のゲート絶縁膜3を介して
ゲート電極4を形成する。ゲート電極4の下以外のゲー
ト絶縁膜3は残しても除去してもよい。
【0026】図1(B)に示すように、この状態で上方
から活性層2に、H、F等のSiの未結合手を終端化す
る機能を有する元素と不純物元素との化合物のガス5を
イオン化して質量分離を行なわずにイオン注入する。
【0027】質量分離しないイオン(PH3 ガス5から
発生したPを含むイオンとHのみを含むイオン)を上方
から打ち込むと、上にゲート電極4が存在しないソース
/ドレイン領域のSi活性層2には不純物元素Pがイオ
ン注入されて、ソース領域7およびドレイン領域8が形
成される。
【0028】同時に、この領域にはPとHの化合物に含
まれるSi未結合手終端元素Hもイオン注入されてSi
の未結合手を終端化する。このHは、図1(A)の浅い
第1のピークに該当する。
【0029】また、上にゲート電極4を形成したチャネ
ル領域9のSi活性層2には、図1(A)の深い第2の
ピークに該当するSiの未結合手終端元素Hがイオン注
入されてSiの未結合手を終端化する。
【0030】なお、希釈用H2 ガスを用いた場合は、チ
ャネル領域にイオン注入されるHの量が増加する。な
お、PH3 とH2 ガスを用いる場合を説明したが、不純
物としてはPの他、BやAs等の他の不純物元素を用い
ることもできる。また、未結合手終端元素としては、H
の他、F等を用いることもできる。
【0031】ただし、未結合手終端元素の分布に2つの
ピークを形成するためには、未結合手終端元素は不純物
ソースとなるイオンよりも十分質量が軽いことが望まし
い。また、チャネル領域9に対して十分な量の未結合手
終端元素をイオン注入するためには、不純物ソースとな
るガスを未結合手終端元素のガスで希釈することが望ま
しい。
【0032】イオン注入工程終了後、イオン注入したS
iの未結合手終端元素を活性化するために、450℃以
下の温度で適当時間熱処理することが望ましい。SiM
OS型半導体装置においては、活性層2の表面領域にキ
ャリア走行領域、いわゆるチャネルが形成されるので、
特にこの領域のSi未結合手密度を低い水準に抑制する
ことが望まれる。
【0033】このために、Siの未結合手終端元素の濃
度分布がゲート電極4下のチャネル領域9表面部分に対
応する深さに第2のピークを示すように、イオン注入の
加速電圧および/またはゲート絶縁膜3とゲート電極4
の厚みを調節することが望ましい。
【0034】好ましくは、Siの未結合手終端元素が水
素または弗素であり、不純物元素は硼素、燐、砒素であ
り、不純物元素の原子量が水素または弗素より大きな元
素である。
【0035】SiMOS型デバイスの製造工程におい
て、ソース、ドレイン形成不純物と同時にSiの未結合
手終端元素をイオン注入することによって、多結晶Si
層や非晶質Si層の未結合手による欠陥準位の密度を活
性層内で低下させることができる。
【0036】図2は、本発明のより具体的実施例による
TFT製造工程の一部を示す。図2はゲート酸化膜を通
してイオン注入を行なう場合である。図2において、ガ
ラス基板10上に多結晶Si活性層12を厚さ約100
nm、その上にゲート酸化膜13を厚さ約150nm、
さらにその上にゲート金属電極14を厚さ約750nm
堆積し、ゲート金属電極14をパターニングする。ゲー
ト金属には、たとえばAlを用いる。
【0037】Siの未結合手終端元素として水素、多結
晶Si活性層12にイオン注入する不純物元素として燐
を用いる。イオン注入のソースガスとしてPH3 、希釈
用ガスとしてH2 を用いる。モル比はたとえばPH3
2 =1:9とする。
【0038】バケット型イオン注入装置またはイオンシ
ャワー型イオン注入装置内でPH3/H2 のソースガス
を同時にイオン化し、質量分離せずに90KeVの加速
電圧でイオン注入する。
【0039】不純物のドース量はたとえば約5E15c
-2である。この条件下でイオン注入すると、燐不純物
のピークは深さ約100nm付近に現れる。このため、
ゲート酸化膜13下の多結晶Siの活性層12の表面領
域で燐濃度が最も高くなるような濃度分布でソース領域
17およびドレイン領域18が形成される。これらの領
域にはP1 x 、P2 x の形で同時に水素ターミネー
タも導入される。
【0040】一方、この条件下では、イオン注入された
水素濃度の第2のピークは深さ約900nm付近に現れ
る。ソース領域17およびドレイン領域18ではこの水
素ピークはガラス基板10内に入る。
【0041】ゲート金属電極14のある領域では、不純
物イオンと水素イオンの第1のピークはゲート金属電極
14中で消費され、水素濃度の第2のピークが多結晶S
i活性層12、すなわちチャネル領域とゲート酸化膜1
3との界面付近に現れる。
【0042】このため、ソース領域、ドレイン領域に高
濃度の不純物イオンを注入すると同時にターミネータの
水素の導入ができ、さらにチャネル領域に高濃度のター
ミネータの導入ができる。
【0043】本実施例では、ゲート金属をAlとした
が、他の金属、たとえばMo、WやTi等の高融点金
属、あるいはシリサイドや多結晶Si等を用いることも
できる。また、ゲート絶縁膜としてSiO2 だけでな
く、SiNx 、SiONやAl2 3 、Ta2 5 等を
用いることもできる。
【0044】図3は、ゲート電極として多結晶Si、活
性層として非晶質Siを用い、イオン注入はゲート絶縁
膜をパターニングした後に行なう実施例を示す。図3に
示すように、ガラス基板11上に厚さ約300nmのS
iNx 膜33、その上に厚さ約50nmの非晶質Si活
性層22、その上に厚さ約100nmのゲート酸化膜2
3、その上に厚さ約300nmの多結晶Siゲート電極
24を堆積し、ゲート酸化膜23および多結晶Siゲー
ト電極24を共にパターニングした後、イオン注入を行
なう。
【0045】イオン注入のソースガスとして水素および
PH3 をモル比で、たとえば95対5の割合で混合し、
これをイオン化した後、質量分離せずにイオン注入す
る。加速電圧は30KeV、ドース量は約1E16cm
-2である。
【0046】不純物イオンPと水素Hの第1のピーク
は、多結晶ゲート電極24およびその両側の非晶質Si
活性層22の部分に注入され、n+ 型の多結晶Siゲー
ト電極24およびn+ 型のソース領域27、ドレイン領
域28を形成する。
【0047】水素Hの第2のピークは、多結晶Siゲー
ト電極24下の非晶質Si活性層22内のチャネル領域
29に注入され、この領域でのSiの未結合手の終端化
を行なう。なお、ソース領域27、ドレイン領域28の
部分での水素Hの第2のピークは、ガラス基板11内に
吸収される。
【0048】このようにして、一回のイオン注入で多結
晶Siゲート電極のイオン注入と未結合手の終端化およ
びソース領域27、ドレイン領域28のイオン注入と未
結合手の終端化、およびチャネル領域29の未結合手の
終端化が同時に行なえる。
【0049】なお、非晶質Si活性層22を形成するた
めに、ガラス基板11表面をSiN x 膜33で覆った
が、このSiNx 膜は省略することもできる。また、非
晶質Si活性層22の代わりに、多結晶Si活性層を用
いることもできる。また、基板としてガラス基板を用い
る場合を説明したが、表面に絶縁層を備えたSi等の半
導体基板等を用いることもできる。
【0050】なお、図2、図3に示すようなイオン注入
工程の後、基板を400℃で一時間、熱処理することに
よってイオン注入された不純物を活性化する。以上の実
施例においては、不純物元素とSi未結合手終端元素か
らなる化合物としてPH3 を用い、未結合手終端元素を
含む希釈ガスとしてH2 を用いた。同様の機能は、不純
物元素と未結合手終端元素との化合物を不純物ガスとし
て用い、未結合手終端元素が不純物元素よりも軽い場合
に実現することができるものと考えられる。
【0051】Si活性層にp型領域を形成する場合は、
不純物として硼素等を用いることができる。この場合に
は、不純物ガスとしてBF3 やB2 6 を用い、希釈ガ
スとしてH2 を用いることができる。
【0052】また、n型不純物元素として砒素を選んだ
場合、不純物ガスとしてAsH3 やAsF3 、希釈ガス
としてH2 、He等を用いることもできる。これらはい
ずれもイオン化され、質量分離されずにSi活性層にイ
オン注入される。HやFが2つの濃度ピークを形成する
ので、上述と同様にチャネル領域とソース/ドレイン領
域の終端化を同時に行なえるものと考えられる。
【0053】水素は、イオン半径が小さいために固体中
で移動度が大きく、加熱処理工程でSi活性層から脱離
する可能性がある。これに対して弗素は、未結合手の終
端効果も大きく、イオン半径が大きい上にたとえばAs
x 、As2 x の形で砒素不純物と化合し易く、加熱
処理工程に対してより安定である。
【0054】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【0055】
【発明の効果】以上説明したように、本発明によれば、
多結晶Siまたは非晶質Siの活性層を有するSiMO
S型デバイスの製造工程において、不純物イオン注入に
よってソース、ドレイン領域を形成すると同時に、活性
層中の未結合手終端を行なうことができる。
【0056】このため、トラップ準位の低減や粒界での
電位障壁低減を行なうことが可能となり、スループット
の向上ができる。Si活性層の改質によって活性層のキ
ャリア移動度を高め、かつMOS型デバイスのオフ電流
を減少させることができる。
【図面の簡単な説明】
【図1】本発明の基本実施例を示す。図1(A)は質量
分離しないイオン注入のドーピングプロフィルを示し、
図1(B)はSiMOS型半導体装置の製造工程を示す
断面図である。
【図2】実施例によるSiMOS型デバイスの製造工程
を示す断面図である。
【図3】実施例によるSiMOS型デバイスの製造工程
を示す断面図である。
【符号の説明】 1 基板 2 活性層 3 ゲート絶縁膜 4 ゲート電極 5 イオン注入のソースガス 7 ソース領域 8 ドレイン領域 9 チャネル領域 10 ガラス基板 11 Si基板 12 多結晶Si活性層 13 ゲート酸化膜 14 ゲート金属電極 17 ソース領域 18 ドレイン領域 19 チャネル領域 22 非晶質Si活性層 23 ゲート絶縁膜 24 多結晶Siゲート電極 27 ソース領域 28 ドレイン領域 33 SiNx
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−124838(JP,A) 特開 昭61−48979(JP,A) 特開 平4−186734(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/786 H01L 21/265 H01L 21/336

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 基板(1)上に多結晶Si層または非晶
    質Si層を活性層(2)として堆積する工程と、 当該活性層(2)上にゲート絶縁膜(3)を介してゲー
    ト電極(4)を形成する工程と、 Siの未結合手終端元素と不純物元素との化合物を含む
    ソースガス(5)をイオン化し、質量分離を行なわずに
    未結合手終端元素の深いピークがゲート電極(4)下の
    活性層(2)に到達する加速エネルギで活性層(2)に
    イオン注入する工程とを含むSiMOS型半導体装置の
    製造方法。
  2. 【請求項2】 前記ソースガスがさらに未結合手終端元
    素のガスを含む請求項1記載のSiMOS型半導体装置
    の製造方法。
  3. 【請求項3】 さらに、前記イオン注入工程の後、45
    0℃以下の温度で熱処理する工程を含む請求項1または
    2記載のSiMOS型半導体装置の製造方法。
  4. 【請求項4】 前記ゲート電極が多結晶Si層で形成さ
    れ、前記イオン注入工程は、ゲート電極とゲート電極で
    覆われていない活性層に未結合手終端元素と不純物元素
    をイオン注入し、ゲート電極下の活性層に未結合手終端
    元素をイオン注入するように、加速電圧およびゲート絶
    縁膜とゲート電極の合計厚みの少なくとも一方が選択さ
    れている請求項1〜3のいずれかに記載のSiMOS型
    半導体装置の製造方法。
  5. 【請求項5】 前記Siの未結合手終端元素が水素また
    は弗素であり、前記不純物元素が硼素、燐および砒素か
    らなる群から選択された少なくとも1種であり、かつ当
    該不純物元素の原子量が上記水素または弗素より大きな
    元素である請求項1〜4のいずれかに記載のSiMOS
    型半導体装置の製造方法。
JP4118989A 1992-05-12 1992-05-12 半導体装置の製造方法 Expired - Lifetime JP3020729B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4118989A JP3020729B2 (ja) 1992-05-12 1992-05-12 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4118989A JP3020729B2 (ja) 1992-05-12 1992-05-12 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH05315358A JPH05315358A (ja) 1993-11-26
JP3020729B2 true JP3020729B2 (ja) 2000-03-15

Family

ID=14750256

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4118989A Expired - Lifetime JP3020729B2 (ja) 1992-05-12 1992-05-12 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3020729B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5863831A (en) * 1995-08-14 1999-01-26 Advanced Materials Engineering Research, Inc. Process for fabricating semiconductor device with shallow p-type regions using dopant compounds containing elements of high solid solubility
JP6787268B2 (ja) * 2017-07-20 2020-11-18 株式会社Sumco 半導体エピタキシャルウェーハおよびその製造方法、ならびに固体撮像素子の製造方法

Also Published As

Publication number Publication date
JPH05315358A (ja) 1993-11-26

Similar Documents

Publication Publication Date Title
JP2978736B2 (ja) 半導体装置の製造方法
US6436783B1 (en) Method of forming MOS transistor
JP4633310B2 (ja) Mosトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したcmosトランジスタの形成方法
JPH07202195A (ja) 浅い接合のソース/ドレーン領域とシリサイドを有するmosトランジスタの製造方法
US20050158955A1 (en) Method and apparatus to increase strain effect in a transistor channel
JP3149414B2 (ja) 浅い接合部を有する半導体デバイスを製作する方法
KR100324144B1 (ko) 반도체 장치 및 그 제조방법
JPH05235350A (ja) 半導体装置
JP3020729B2 (ja) 半導体装置の製造方法
JP2790157B2 (ja) 半導体集積回路装置の製造方法
US6780700B2 (en) Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide
KR100499755B1 (ko) Mdd 와 선택적 cvd 실리사이드를 갖는 디프서브미크론 cmos 소스/드레인 제조방법
JP2002299613A (ja) 縦型電界効果トランジスタ及び半導体装置の製造方法
KR100308133B1 (ko) 듀얼 게이트 모스 트랜지스터 제조방법
JP3589136B2 (ja) 半導体装置およびその製造方法
JPH11135792A (ja) 半導体装置の製造方法
JPH0661482A (ja) Mos型トランジスタおよびその製造方法
JP3183256B2 (ja) 薄膜トランジスタの製造方法
JP3371631B2 (ja) 半導体装置およびその製造方法
JP2582337B2 (ja) 浅い接合のソース/ドレーン領域とシリサイドを有するmosトランジスタの製造方法
JP3052348B2 (ja) 半導体装置の製造方法
JPH09162396A (ja) 半導体装置の製造方法
US20020048917A1 (en) Semiconductor device and method of fabricating same
JP2003258246A (ja) 電界効果トランジスタの製造方法
JP3344162B2 (ja) 電界効果型半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19991214

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080114

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090114

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100114

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110114

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120114

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130114

Year of fee payment: 13

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130114

Year of fee payment: 13