JPH11307783A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

Info

Publication number
JPH11307783A
JPH11307783A JP3749099A JP3749099A JPH11307783A JP H11307783 A JPH11307783 A JP H11307783A JP 3749099 A JP3749099 A JP 3749099A JP 3749099 A JP3749099 A JP 3749099A JP H11307783 A JPH11307783 A JP H11307783A
Authority
JP
Japan
Prior art keywords
film
heat treatment
amorphous silicon
silicon film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3749099A
Other languages
English (en)
Other versions
JP4489201B2 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Hisashi Otani
久 大谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP03749099A priority Critical patent/JP4489201B2/ja
Publication of JPH11307783A publication Critical patent/JPH11307783A/ja
Application granted granted Critical
Publication of JP4489201B2 publication Critical patent/JP4489201B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】 結晶性の高い半導体薄膜を作製する方法を提
供する。 【解決手段】 アモルファスシリコン膜１０２上にゲル
マニウム膜１０３を成膜した状態で、 450〜600 ℃の第
１の加熱処理（結晶化工程）を行う。次に、この結晶化
工程で得られたポリシリコン膜１０４に対して、前記結
晶化温度以上の温度（ 800〜1050℃）で第２の加熱処理
を行う。この工程により下地／シリコン界面が固着さ
れ、結晶粒内に欠陥を殆ど含まないポリシリコン膜１０
５を得ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本明細書で開示する発明は、
絶縁表面を有する基板上に形成された半導体薄膜の作製
方法に関する。また、その様な半導体薄膜を用いた薄膜
トランジスタ（ＴＦＴ）で構成された回路を有する半導
体装置の作製方法に関する。
【０００２】なお、本明細書中では半導体特性を利用し
て機能しうる装置全てを半導体装置と呼ぶ。従って、上
記特許請求の範囲に記載された半導体装置は、ＴＦＴ等
の単体素子だけでなく、ＴＦＴで構成した半導体回路や
電気光学装置およびそれらを部品として搭載した電子機
器をも包含する。
【０００３】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数十〜数百nm程度）を用いてＴＦ
Ｔを構成する技術が注目されている。ＴＦＴは特に画像
表示装置（例えば液晶表示装置）のスイッチング素子と
しての開発が急がれている。
【０００４】例えば、液晶表示装置においてはマトリク
ス状に配列された画素領域を個々に制御する画素マトリ
クス回路、画素マトリクス回路を制御する駆動回路、さ
らに外部からのデータ信号を処理するロジック回路（演
算回路、メモリ回路、クロックジェネレータなど）等の
あらゆる半導体回路にＴＦＴを応用する試みがなされて
いる。
【０００５】最近では、非晶質珪素膜（アモルファスシ
リコン膜）よりも動作速度の速いＴＦＴが作製できると
いう利点を生かして結晶性珪素膜（ポリシリコン膜）を
利用したＴＦＴの量産が開始されている。
【０００６】本出願人は以前からポリシリコン膜の研究
を進め、より単結晶に近い膜質を有するポリシリコン膜
の開発を急いできた。その様なポリシリコン膜の形成方
法として本出願人は特開平9-312260号公報に記載された
技術を開示している。
【０００７】上記公報ではアモルファスシリコン膜の結
晶化に際して結晶化を助長する触媒元素としてニッケル
を利用し、結晶化後に 700℃を超える温度での加熱処理
を施してポリシリコン膜の結晶性を改善する方法が開示
されている。
【０００８】しかしながら結晶化の触媒としてニッケル
を用いたポリシリコン膜を直接酸化性雰囲気に触れさせ
て熱処理すると、局所的に酸化シリコン（ SiOx ）の異
常成長が発生する場合がある。
【０００９】この酸化シリコンの異常成長は丁度みみず
腫れの様にポリシリコン膜の表面に現れる。この様な酸
化シリコンが存在すると、ＴＦＴ作製工程中に酸化シリ
コンだけが除去されてシリコンが切断されるといった問
題につながる。
【００１０】そのため、上記公報に記載された技術で形
成されたポリシリコン膜は、直接ポリシリコン膜の表面
が酸化性雰囲気に触れた状態で加熱処理を加えることは
避けるべきであった。例えば、ポリシリコン膜の表面に
熱酸化膜を形成する場合には、表面を絶縁膜で隠してお
くなどの工夫が必要であり、それがプロセスを煩雑にす
る原因ともなっていた。
【００１１】
【発明が解決しようとする課題】本願発明は上記問題点
を鑑みてなされたものであり、酸化シリコンの異常成長
を発生させない様に結晶性の高い半導体薄膜を作製する
方法を提供することを課題とする。そして、その様な半
導体薄膜を用いたＴＦＴで回路構成された半導体装置の
作製方法を提供する。
【００１２】
【課題を解決するための手段】本願発明の基礎となる構
成は、１４族から選ばれた元素（特に好ましくはゲルマ
ニウム）を触媒元素として利用して非晶質半導体薄膜
（代表的にはアモルファスシリコン膜）を結晶化させ、
そうして形成された多結晶半導体薄膜（代表的にはポリ
シリコン膜）に対して結晶化時の熱処理温度（以下、結
晶化温度と呼ぶ）以上の温度で熱処理を施す工程を含む
点に特徴がある。
【００１３】ゲルマニウムを触媒元素としてアモルファ
スシリコン膜を結晶化させる技術は知られているが、本
願発明はその技術を用いて得られたポリシリコン膜に対
して結晶化温度以上の熱処理を施すことで、結晶粒内の
欠陥が低減されて非常に高い結晶性を有するポリシリコ
ン膜が得られることを見出したものである。
【００１４】また、特開平9-312260号公報に記載された
技術では条件によって酸化シリコンの異常成長を招く恐
れがあったが、本願発明の構成ではその様な心配をする
必要が全くない。その結果、結晶化温度以上で熱処理を
行う際にポリシリコン膜の表面を酸化シリコン膜で隠す
といった煩雑な工程が必要とならない。
【００１５】ただし、ゲルマニウムはシリコンに較べて
融点の低い元素であるので注意が必要である。シリコン
膜中に 1×1020atoms/cm3 を超える濃度でゲルマニウム
が存在すると、 900℃程度の温度の熱処理でもシリコン
膜の溶融が始まってしまう恐れがある。従って、アモル
ファスシリコン膜中に添加されうるゲルマニウム濃度を
鑑みて、結晶化温度を決定することが望ましい。
【００１６】
【発明の実施の形態】本願発明の実施形態について、以
下に記載する実施例でもって詳細な説明を行うこととす
る。
【００１７】
【実施例】〔実施例１〕本実施例では本願発明を利用し
てポリシリコン膜を形成する工程について図１を用いて
説明する。まず、基板１０１を用意する。本願発明では
後に700 ℃を超える加熱処理を施すため、石英基板、結
晶化ガラス、セラミックス基板、シリコン基板などの如
き耐熱性の高い材料を用いる必要がある。基板上には必
要に応じて下地膜を形成すると良い。
【００１８】本実施例では基板１０１として石英基板を
用い、その上に直接アモルファスシリコン膜１０２を形
成する。アモルファスシリコン膜の成膜は減圧熱ＣＶＤ
法又はプラズマＣＶＤ法で行い、成膜ガスとしてはシラ
ン（SiH4）又はジシラン（Si 2H6 ）を用いる。また、こ
の時アモルファスシリコン膜の膜厚は30〜250 nm（代表
的には 100〜150 nm）としておく。（図１（Ａ））
【００１９】なお、成膜中に混入する炭素、酸素及び窒
素は後の結晶化を阻害する恐れがあるので徹底的に低減
することが好ましい。具体的には炭素及び窒素の濃度は
いずれも 5×1018atoms/cm3 未満（代表的には 5×1017
atoms/cm3 以下）とし、酸素の濃度は 1.5×1019atoms/
cm3 未満（代表的には 1×1018atoms/cm3 以下）とする
このが望ましい。
【００２０】本出願人の経験では炭素、酸素及び窒素が
上述の濃度範囲を超えるとＴＦＴ特性が急激に悪化す
る。おそらくシリコンの結晶化が阻害され、十分な結晶
性を有するポリシリコン膜が得られないためと考えられ
る。従って、上述の濃度範囲に収めておくことが重要と
なる。また、上述の不純物はＴＦＴ作製過程で意図的に
添加されない限りは上述の濃度範囲を超えることはな
い。
【００２１】次に、アモルファスシリコン膜１０２の結
晶化工程を行う。本実施例ではアモルファスシリコン膜
の結晶化に際して、結晶化を助長する触媒元素としてゲ
ルマニウムを用いる。
【００２２】本実施例の場合、まず成膜したアモルファ
スシリコン膜１０２上にプラズマＣＶＤ法によりゲルマ
ニウム膜１０３を形成する。成膜ガスとしては、ゲルマ
ン（GeH4）ガスを水素又はヘリウムで５〜１０倍に希釈
したものを用いる。そして、100〜300 ℃の成膜温度
で、20〜50mW/cm2で放電して 1〜50nm（代表的には 10
〜20nm）の膜厚のゲルマニウム膜を成膜することができ
る。
【００２３】また、ゲルマニウム膜１０３の成膜方法は
減圧熱ＣＶＤ法で行うことも可能である。ゲルマンは非
常に分解しやすいガスであるので、450 ℃程度の低温で
容易に分解してゲルマニウム膜を形成することができ
る。
【００２４】こうして図１（Ａ）の状態が得られる。次
に、 450〜650 ℃（好ましくは 500〜550 ℃）の加熱処
理を行い、アモルファスシリコン膜を結晶化させる。 6
00℃を上限としたのは、これを超えると自然核発生が増
加してしまい、ゲルマニウムを核とした結晶と混在して
結晶性が乱れるからである。（図１（Ｂ））
【００２５】なお、この結晶化工程はファーネスアニー
ル、ランプアニール、レーザーアニールのいずれの手段
を用いても良い。本実施例では形成された膜の均質性を
重視してファーネスアニールを用いる。
【００２６】こうして得られたポリシリコン膜１０４は
500℃程度の低温で形成されたにも拘わらず、優れた結
晶性を有している。本願発明の目的は、こうして形成さ
れたポリシリコン膜１０４の結晶性をさらに改善するこ
とにある。
【００２７】次に、ポリシリコン膜１０４上に残存する
ゲルマニウム膜を硫酸過水溶液（H2SO4 ：H2O2＝１：
１）で除去した後、ポリシリコン膜１０４に対して少な
くとも前述の結晶化温度よりも高い温度（代表的には 8
00〜1050℃）での熱処理工程を行う。（図１（Ｃ））
【００２８】この熱処理工程によって高い結晶性を有す
るポリシリコン膜１０５が形成される。また、ポリシリ
コン膜１０５上には熱処理工程によって熱酸化膜１０６
が形成される。この熱酸化膜１０６はＴＦＴ作製時にそ
のままゲイト絶縁膜として利用することも可能である。
【００２９】なお、ゲルマニウム膜を残したまま熱処理
を行うこともできるが、その場合は高い濃度で膜中にゲ
ルマニウムが存在した状態となる。いずれにしてもこの
熱処理工程を終えたポリシリコン膜１０５中には拡散に
よって 1×1014〜 5×1019atoms/cm3 （代表的には 1×
1015〜 1×1016atoms/cm3 ）の濃度でゲルマニウムが存
在する。特に、ポリシリコン膜１０５の界面付近（熱酸
化膜１０６との界面付近）においてはゲルマニウムが高
濃度（代表的には 1×1017〜 1×1018atoms/cm 3 ）に存
在する。
【００３０】そのため、本実施例で得られたポリシリコ
ン膜１０５はシリコン原子とゲルマニウム原子が置換さ
れた結合を多く含み、SiX Ge1-X （0<X<1 ）で表される
シリコンゲルマニウム半導体に近い半導体薄膜になると
考えられる。
【００３１】この時、本実施例の作製工程では従来例で
述べた様な酸化シリコンの異常成長が全く起こらないと
いう利点がある。即ち、本実施例のプロセスで形成され
たポリシリコン膜１０５は、酸化性雰囲気中に触れた状
態で熱酸化されたにも拘らず、酸化シリコンの異常成長
が発生しないのである。
【００３２】本出願人によれば、結晶化の触媒としてニ
ッケルを用いた場合に発生する酸化シリコンの異常成長
は、ポリシリコン膜中に存在するニッケルシリサイドが
集中的に酸化されることに起因する。従って、本願発明
ではニッケルを用いずにシリコンとの整合性の高いゲル
マニウムを触媒として用いているため、その様な局所的
な異常酸化が起こらないと考えられる。
【００３３】ここで図４（Ａ）に示すのは酸化シリコン
の異常成長が生じた場合のＳＥＭ写真である。矢印で示
す位置に酸化シリコンが異常発生し、活性層であるシリ
コン膜を殆ど分断していることが確認できる。一方、図
４（Ｂ）に示すＳＥＭ写真は本実施例のプロセスで同一
構造のＴＦＴを作製した場合の例であり、活性層には全
く酸化シリコンの異常成長が確認されない。
【００３４】そして、図１（Ｃ）に示した熱処理工程に
よってポリシリコン膜１０４の粒内欠陥をほぼ完全に除
去することができる。結晶化を終えた状態、即ち図１
（Ｂ）に示した状態のポリシリコン膜１０４は、結晶粒
内に多くの欠陥（積層欠陥や転位欠陥など）を含んでい
る。ところが、図１（Ｃ）の工程後に得られたポリシリ
コン膜１０５は、結晶粒内に殆ど欠陥を含まない。
【００３５】本出願人は、上記の効果について次の様な
モデルを考えている。ポリシリコン膜と下地となる石英
（酸化珪素）とでは、熱膨張係数に１０倍近くの差があ
る。従って、アモルファスシリコン膜からポリシリコン
膜に変成した時点では、ポリシリコン膜が冷却される時
に非常に大きな応力を発生する。
【００３６】この事について、図５を用いて説明する。
図５（Ａ）は結晶化工程後のポリシリコン膜にかかる熱
履歴を示している。まず、温度（ｔ1 ）で結晶化された
ポリシリコン膜は冷却期間（ａ）を経て室温まで冷やさ
れる。
【００３７】ここで図５（Ｂ）に示すのは冷却期間
（ａ）にある時のポリシリコン膜であり、５００は石英
基板、５０１はポリシリコン膜である。この時、ポリシ
リコン膜５０１と石英基板５００との界面５０２におけ
る密着性はあまり高くなく、それが原因となって多数の
粒内欠陥を発生していると考えられる。
【００３８】即ち、熱膨張係数の差によって引っ張られ
たポリシリコン膜５０１は石英基板５００上で非常に動
きやすく、引っ張り応力などの力によって積層欠陥や転
位などの欠陥５０３を容易に生じてしまうと考えられ
る。
【００３９】こうして得られたポリシリコン膜が図１
（Ｂ）のポリシリコン膜１０４に相当する。その後、図
５（Ａ）に示す様に温度（ｔ2 ）で熱処理工程が行わ
れ、結晶粒内の欠陥（粒内欠陥）が殆ど消滅する。これ
は熱処理によって格子間に存在する格子侵入型シリコン
原子が移動して欠陥を補償するためと考えられる。
【００４０】この様な格子侵入型シリコン原子は熱酸化
工程において大量に発生するため、上述の結晶化温度を
超える温度での熱処理は、酸化性雰囲気中で行うとより
効果的に欠陥を除去することが可能である。
【００４１】こうして熱処理によって粒内欠陥が除去さ
れた後、再び冷却期間（ｂ）を経て室温まで冷やされ
る。ここで結晶化工程の後の冷却期間（ａ）と異なる点
は、石英基板５００とアニール後のポリシリコン膜５０
４との界面５０５が非常に密着性の高い状態となってい
る点である。（図５（Ｃ））
【００４２】この様に密着性が高いと石英基板５００に
対してポリシリコン膜５０４が完全に固着されるので、
ポリシリコン膜の冷却段階においてポリシリコン膜に応
力が加わっても欠陥を発生するには至らない。即ち、再
び欠陥が発生することを防ぐことができる。
【００４３】この様に、結晶化が終了した後で結晶化温
度を超える温度での熱処理を行うことにより、ポリシリ
コン膜と下地との界面を固着させ、粒内欠陥の除去と同
時にその再発生を防ぐことができる。本出願人は、この
熱処理工程をシリコン界面の固着工程と呼んでいる。
【００４４】なお、図５（Ａ）では結晶化工程後に室温
まで下げるプロセスを例にとっているが、結晶化が終了
したらそのまま温度を上げて固着工程を行うこともでき
る。その様なプロセスを経ても同様の結晶性を有するポ
リシリコン膜を得ることが可能である。
【００４５】こうして得られたポリシリコン膜１０５
は、単に結晶化を行っただけのポリシリコン膜１０４に
較べて格段に結晶粒内の欠陥数が少ないという特徴を有
している。この欠陥数の差は電子スピン共鳴分析（Elec
tron Spin Resonance ：ＥＳＲ）によってスピン密度の
差となって現れる。
【００４６】以上の様に、本願発明の最も重要な構成
は、触媒としてゲルマニウムを用いてアモルファスシ
リコン膜の結晶化を行う、得られたポリシリコン膜に
対して結晶化温度以上の温度による熱処理を行う、とい
う２点である。
【００４７】の工程を採用することで、後工程のの
工程においてポリシリコン膜の異常酸化が防止される。
そのため、ポリシリコン膜の熱処理に際して工程を煩雑
にすることがない。また、の工程によってポリシリコ
ン膜中の粒内欠陥が除去され、非常に結晶性の高いポリ
シリコン膜を得ることができる。
【００４８】なお、結晶化温度以上の温度とは、代表的
には 800〜1050℃( 好ましくは 850〜900 ℃）の温度で
あり、その様な高い温度で熱処理を行う点に特徴があ
る。この工程では熱酸化機構が粒内欠陥の低減に大きく
寄与すると思われるので、熱酸化が起こりやすい条件で
あることが望ましい。
【００４９】従って、スループットを考えると熱処理の
下限温度は 800℃が好ましく、上限は基板（本実施例で
は石英）の耐熱性を考慮して 1050 ℃が好ましい。ただ
し、ゲルマニウムの融点が 930〜940 ℃であるので、よ
り好ましくは 900℃を上限とすると良い。
【００５０】また、熱処理雰囲気は酸化性雰囲気である
ことが好ましいが、不活性雰囲気であっても構わない。
酸化性雰囲気とする場合、ドライ酸素（O2）雰囲気、ウ
ェット酸素（O2＋H2）雰囲気、ハロゲン元素を含む雰囲
気（O2＋HCl 等）のいずれかとすれば良い。
【００５１】特に、ハロゲンを含む雰囲気で熱処理を行
うと、ハロゲン元素のゲッタリング効果によりポリシリ
コンの格子間に存在する余分なゲルマニウムが揮発性の
GeCl 4 の形で除去される。そのため、格子歪みの少ない
ポリシリコン膜を得るためには有効な手段である。
【００５２】さらに、酸化性雰囲気で 800〜1050℃の熱
処理を行うと熱酸化膜が形成されることでポリシリコン
膜自体が薄膜化される。ポリシリコン膜の薄膜化はＴＦ
Ｔのオフ電流（オフ状態で流れるドレイン電流）の低減
及びモビリティの向上に効果があるが、薄過ぎるとソー
ス／ドレインのコンタクト不良を招くなどの問題も誘発
するので注意が必要である。
【００５３】本願発明を実施するときは熱酸化工程によ
る膜減りを考慮して成膜時のアモルファスシリコン膜の
膜厚を決定し、最終的にＴＦＴの活性層として利用する
ときの膜厚は 5〜50nm（好ましくは15〜45nm）となる様
に設計すると良い。膜厚が５nm以下となると正常なソー
ス／ドレインコンタクトの形成が困難となり、50nmを超
えると薄膜化による効果が薄れてしまう。
【００５４】以上の様な構成の作製方法で得られた本実
施例のポリシリコン膜は非常に高い結晶性を有し、薄膜
トランジスタの活性層として最適な半導体薄膜である。
また、その結晶構造は非常に特徴的である。
【００５５】本実施例で作製したポリシリコン膜の結晶
粒界を高分解能ＴＥＭ（透過型電子顕微鏡）で観察する
と、結晶粒界を形成する二つの結晶粒の間で格子縞が直
線的に連続しているという特徴がある。即ち、結晶粒界
を横切っても結晶格子に連続性が保たれていることを示
している。
【００５６】本出願人が上記高分解能ＴＥＭで撮ったＴ
ＥＭ写真を詳細に観察した結果、結晶粒界において９０
％以上（代表的には９５％以上）の結晶格子に上記連続
性があることが確認された。即ち、本願発明のポリシリ
コン膜は結晶粒界のどの部分を観察しても９割以上の格
子縞が結晶粒界に関係なく連続的につらなっているとい
う構造的特徴を有しているのである。
【００５７】この事は、結晶粒界において異なる二つの
結晶粒が極めて整合性よく接合していることを示唆して
いる。即ち、結晶粒界において結晶格子が連続的に連な
り、結晶欠陥等に起因するトラップ準位を非常に作りに
くい構成となっている。
【００５８】この様な結晶粒界の連続性は、一般的なポ
リシリコン膜（一般的に低温ポリシリコンや高温ポリシ
リコンと呼ばれている膜）には見られない、非常に特異
な構造であると言える。
【００５９】〔実施例２〕本実施例では実施例１に示し
たポリシリコン膜を用いてＴＦＴを作製する工程につい
て図２、図３を用いて説明する。なお、本実施例では基
板上にＣＭＯＳ回路で構成した駆動回路とＮチャネル型
ＴＦＴ（ＮＴＦＴ）で作製した画素マトリクス回路とを
一体形成したアクティブマトリクス型液晶表示装置（Ａ
ＭＬＣＤ）を例にとる。
【００６０】まず、実施例１の工程に従って石英基板２
０１上にポリシリコン膜を形成したら、パターニングを
行い、ＴＦＴの活性層２０２〜２０４を形成する。活性
層の膜厚は成膜時のアモルファスシリコン膜の膜厚とそ
の後の熱酸化量によって調節することができる。本実施
例ではこの時点で40nmとする。（図２（Ａ））
【００６１】次に、プラズマＣＶＤ法（又は減圧熱ＣＶ
Ｄ法）により酸化シリコン膜から構成されるゲイト絶縁
膜２０５を 120nmの膜厚に形成する。なお、他にも酸化
窒化シリコン膜（SiO x N y で示される）又は窒化シリ
コン膜を用いることができる。さらに、これらを自由に
組み合わせて積層構造としても良い。
【００６２】次に、ゲイト絶縁膜２０５の上にＮ型導電
性を呈するポリシリコン膜からなるゲイト電極２０６〜
２０８を形成する。ゲイト電極２０６〜２０８の膜厚は
200〜300 nmの範囲で選択すれば良い。（図２（Ｂ））
【００６３】なお、他にもゲイト電極の材料として、Ｐ
型導電性を呈するポリシリコン膜や金属膜（例えばタン
グステン膜、タンタル膜、モリブデン膜、チタン膜等）
または上記金属膜の成分を組み合わせた合金膜でもよ
い。または、前記金属膜をシリサイド化したシリサイド
膜、窒化した金属膜（窒化タンタル膜、窒化タングステ
ン膜、窒化チタン膜等）でもよい。また、これらを自由
に組み合わせて積層してもよい。また、前記金属膜を用
いる場合には、金属膜の酸化を防止するために珪素膜と
の積層構造、あるいは珪素を主成分とする絶縁膜で金属
膜を覆った構造とすることが望ましい。
【００６４】ゲイト電極２０６〜２０８を形成したら、
ゲイト電極２０６〜２０８をマスクとしてドライエッチ
ング法によりゲイト絶縁膜２０５をエッチングする。本
実施例では酸化珪素膜をエッチングするためにＣＨＦ3
ガスを用いる。
【００６５】この工程によりゲイト電極（及びゲイト配
線）の直下のみにゲイト絶縁膜が残存する状態となる。
勿論、ゲイト電極の下に残った部分が実際にゲイト絶縁
膜として機能する部分である。
【００６６】次に、ＰＴＦＴとなる領域をレジストマス
ク２０９で隠し、Ｎ型を付与する不純物（本実施例では
リン）をイオンインプランテーション法またはプラズマ
ドーピング法により添加する。この時形成される低濃度
不純物領域２１０、２１１の一部は後にＬＤＤ（Lightl
y Doped Drain ）領域となるので、 1×1017〜 5×10 18
atoms/cm3 の濃度でリンを添加しておく。（図２
（Ｃ））
【００６７】次に、レジストマスク２０９を除去した
後、ＮＴＦＴとなる領域をレジストマスク２１２で隠
し、Ｐ型を付与する不純物（本実施例ではボロン）をイ
オンインプランテーション法またはプラズマドーピング
法により添加する。この時も、リンの場合と同様に低濃
度不純物領域３１４を形成する。（図２（Ｄ））
【００６８】こうして図２（Ｄ）の状態が得られたら、
レジストマスク２１２を除去した後、エッチバック法を
用いてサイドウォール２１４〜２１６を形成する。本実
施例ではサイドウォール２１４〜２１６を窒化珪素膜を
用いて構成する。
【００６９】こうしてサイドウォール２１４〜２１６を
形成したら、再びＰＴＦＴとなる領域をレジストマスク
２１７で隠し、リンを添加する。この時は先程の添加工
程よりもドーズ量を高くする。
【００７０】このリンの添加工程によりＣＭＯＳ回路を
構成するＮＴＦＴのソース領域２１８、ドレイン領域２
１９、低濃度不純物領域（ＬＤＤ領域）２２０、チャネ
ル形成領域２２１が画定する。また、画素マトリクス回
路を構成するＮＴＦＴのソース領域２２２、ドレイン領
域２２３、低濃度不純物領域（ＬＤＤ領域）２２４、チ
ャネル形成領域２２５が画定する。（図３（Ａ））
【００７１】次に、レジストマスク２１４を除去した
後、レジストマスク２２６でＮＴＦＴとなる領域を隠
し、ボロンを先程よりも高いドーズ量で添加する。この
ボロンの添加工程によりＣＭＯＳ回路を構成するＰＴＦ
Ｔのソース領域２２７、ドレイン領域２２８、低濃度不
純物領域（ＬＤＤ領域）２２９、チャネル形成領域２３
０が画定する。（図３（Ｂ））
【００７２】以上の様にして、活性層への不純物の添加
工程が終了したら、ファーネスアニール、レーザーアニ
ールまたはランプアニールによって熱処理を行い、添加
した不純物の活性化を行う。また、この時、不純物の添
加時に活性層が受けた損傷も回復される。
【００７３】なお、チャネル形成領域２２１、２２５、
２３０は全く不純物元素が添加されず、真性または実質
的に真性な領域である。ここで実質的に真性であると
は、Ｎ型又はＰ型を付与する不純物濃度がチャネル形成
領域のスピン密度以下であること、或いは同不純物濃度
が 1×1014〜 1×1017atoms/cm3 の範囲に収まっている
ことを指す。
【００７４】次に、25nm厚の窒化シリコン膜と 900nm厚
の酸化シリコン膜との積層膜からなる第１の層間絶縁膜
２３１を形成する。そして、Ti/Al/Ti（膜厚は順に100/
500/100 nm）からなる積層膜で構成されるソース電極２
３２〜２３４、ドレイン電極２３５、２３６を形成す
る。
【００７５】次に、50nm厚の窒化シリコン膜２３７、20
nm厚の酸化シリコン膜（図示せず）、１μｍ厚の有機樹
脂膜２３８の積層構造からなる第２の層間絶縁膜を形成
する。なお、有機樹脂膜としてはポリイミド膜、アクリ
ル膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜
等を用いることができる。また、この場合の20nm厚の酸
化シリコン膜は有機樹脂膜２３８をドライエッチングす
る際のエッチングストッパーとして機能する。
【００７６】第２の層間絶縁膜を形成したら、後に補助
容量を形成する領域において有機樹脂膜２３８をエッチ
ングして開口部を設ける。この時、開口部の底部には窒
化シリコン膜２３７のみ残すか、窒化シリコン膜２３７
と酸化シリコン膜（図示せず）を残すかのいずれかの状
態とする。
【００７７】そして、300 nm厚のチタン膜を成膜し、パ
ターニングによりブラックマスク２３９を形成する。こ
のブラックマスク２３９は画素マトリクス回路上におい
て、ＴＦＴや配線部など遮光を要する部分に配置され
る。
【００７８】この時、前述の開口部では画素マトリクス
回路のドレイン電極２３６とブラックマスク２３９とが
窒化シリコン膜２３７（又は窒化シリコン膜と酸化シリ
コン膜との積層膜）を挟んで近接した状態となる。
【００７９】本実施例ではブラックマスク２３９を固定
電位に保持して、ドレイン電極２３６を下部電極、ブラ
ックマスク２３９を上部電極とする補助容量２４０を構
成する。この場合、誘電体が非常に薄く比誘電率が高い
ため、大きな容量を確保することが可能である。
【００８０】こうしてブラックマスク２３９及び補助容
量２４０を形成したら、再び１μｍ厚の有機樹脂膜を形
成して第３の層間絶縁膜２４１とする。そして、コンタ
クトホールを形成して透明導電膜（代表的にはＩＴＯ）
で構成される画素電極２４２を 120nmの厚さに形成す
る。
【００８１】最後に、水素雰囲気中で 350℃２時間程度
の加熱処理を行い、素子全体の水素化を行う。こうして
図３（Ｃ）に示す様なアクティブマトリクス基板が完成
する。後は、公知のセル組み工程によって対向基板との
間に液晶層を挟持すれば図６に示す様なＡＭＬＣＤが完
成する。
【００８２】図６において、６０１は基板、６０２は画
素マトリクス回路、６０３はソース駆動回路、６０４は
ゲイト駆動回路、６０５はロジック回路、６０６は対向
基板、６０７はＦＰＣ（フレキシブルプリントサーキッ
ト）である。ロジック回路６０５は映像表示に必要な信
号を処理する回路であり、クロック発生回路やγ補正回
路などが含まれる。
【００８３】また、本実施例のＡＭＬＣＤは高い動作性
能を有するＴＦＴで回路構成するのでデジタル駆動にも
アナログ駆動にも対応しうる。具体的には、本実施例の
ＴＦＴのモビリティ（電界効果移動度）はＮチャネル型
で 200〜300cm2/Vs 、Ｐチャネル型で 150〜250cm2/Vs
を実現する。また、サブスレッショルド係数（Ｓ値）も
Ｎチャネル型、Ｐチャネル型ともに60〜100mV/decadeと
小さい。
【００８４】なお、アクティブマトリクス基板の構造は
本実施例に限定されず、あらゆる構造とすることができ
る。例えば、本実施例では画素電極として透明導電膜を
用いているが、これをアルミニウム合金膜など反射性の
高い材料に変えれば容易に反射型のアクティブマトリク
ス型液晶表示装置を実現することができる。
【００８５】〔実施例３〕本実施例では、実施例２にお
いてゲイト絶縁膜の形成方法として異なる手段を採用し
た場合の例について説明する。
【００８６】実施例２ではプラズマＣＶＤ法や減圧熱Ｃ
ＶＤ法で成膜した絶縁膜をそのままゲイト絶縁膜として
利用しているが、絶縁膜を形成した後に熱酸化工程を施
すとさらにＴＦＴの電気特性を向上させることができ
る。
【００８７】具体的には、実施例２においてゲイト絶縁
膜２０５を形成したら、その状態で800〜1050℃（代表
的には 900〜950 ℃）の温度範囲で熱酸化工程を行う。
処理雰囲気は実施例１で説明した熱酸化工程と同じ条件
とすれば良い。この時、活性層とゲイト絶縁膜との界面
で熱酸化反応が進行する。
【００８８】この構成はエッジシニング現象（活性層端
部で熱酸化膜が極端に薄くなる現象）によるゲイト絶縁
膜の絶縁破壊を抑える上で効果的である。また、活性層
とゲイト絶縁膜との界面準位が低減されるので、ＴＦＴ
の電気特性（特にサブスレッショルド係数）が大幅に向
上する。
【００８９】勿論、図４を用いて説明した様に、熱酸化
工程後のポリシリコン膜を室温まで冷却しても粒内欠陥
が発生する様なことはない。
【００９０】〔実施例４〕実施例１では、アモルファス
シリコン膜上にプラズマＣＶＤ法または減圧熱ＣＶＤ法
によりゲルマニウム膜を成膜する例を示したが、それ以
外にスパッタ法や蒸着法を用いてゲルマニウム膜を成膜
しても良い。
【００９１】スパッタ法や蒸着法を用いることには取扱
いの危険なゲルマンガスを利用する必要がないというプ
ロセス上の利点がある。また、室温でゲルマニウム膜を
成膜できるのでスループットが高い。
【００９２】本実施例を実施例２に示したＴＦＴ作製工
程に利用すれば、製造プロセスを改善する上で非常に有
効である。また、本実施例の構成は実施例３と組み合わ
せることが可能である。
【００９３】〔実施例５〕本実施例では、アモルファス
シリコン膜上にゲルマニウム膜を成膜するのに際して溶
液塗布によるスピンコート法を利用する例を図５に示
す。
【００９４】まず、石英基板５０１上にアモルファスシ
リコン膜５０２を形成する。形成条件は実施例１に従え
ば良い。
【００９５】次に、アモルファスシリコン膜５０２上に
ゲルマニウムを含む溶液を塗布する。その様な溶液とし
ては酸化ゲルマニウム（ GeOX 、代表的には GeO2 ）、
塩化ゲルマニウム（ GeCl4）、臭化ゲルマニウム（ GeB
r4）、硫化ゲルマニウム（ GeS2 ）、酢酸ゲルマニウム
（Ge(CH3CO2)）の水溶液が挙げられる。
【００９６】また、場合によっては溶媒としてエタノー
ル、イソプロピルアルコール等のアルコール系溶媒を用
いても良い。
【００９７】本実施例では、10〜100ppmの酸化ゲルマニ
ウム水溶液を作製してアモルファスシリコン膜５０２上
に塗布し、スピン乾燥することでアモルファスシリコン
膜５０２上にゲルマニウムを含む層５０３を形成する。
【００９８】なお、アモルファスシリコン膜５０２は疎
水性を示すため、スピンコートの前に薄い酸化シリコン
膜を形成して濡れ性を高めておくことが好ましい。
【００９９】こうして図５（Ａ）の状態が得られたら、
実施例１に示した条件に従って結晶化のための加熱処理
を行い、ポリシリコン膜５０４を得る。このポリシリコ
ン膜５０４の表面には高濃度にゲルマニウムが存在する
ので、フッ酸等のエッチャントで洗浄しておくと良い。
【０１００】以上の様にしてポリシリコン膜５０４が得
られたら、後は実施例１の工程に従って結晶化温度以上
の温度で熱処理を行えば良い。そして、実施例２に示し
た工程に従えば図６に示す様なＡＭＬＣＤを作製するこ
とができる。
【０１０１】なお、本実施例の構成は実施例１〜実施例
４のいずれの構成とも自由に組み合わせることが可能で
ある。
【０１０２】〔実施例６〕本実施例では、アモルファス
シリコン膜に対してゲルマニウムを添加するに際して実
施例１と異なる手段を用いる例を図８に示す。具体的に
はゲルマニウムの添加にイオンプランテーション法、プ
ラズマドーピング法またはレーザードーピング法を利用
する例を示す。
【０１０３】まず、石英基板８０１上にアモルファスシ
リコン膜８０２を形成する。形成条件は実施例１に従え
ば良い。その後、イオンプランテーション法、プラズマ
ドーピング法、レーザードーピング法のいずれかの手段
によりゲルマニウムを添加する。
【０１０４】本実施例では励起ガスとしてゲルマン（Ge
H4）を用い、加速電圧30keV 、ＲＦ電力５Ｗ、ドーズ量
１×1014atoms/cm2 でプラズマドーピング法を用いてゲ
ルマニウムを添加する。勿論、この条件に限定する必要
はなく、アモルファスシリコン膜８０２中へは 1×1014
〜 5×1019atoms/cm3 （代表的には 1×1016〜 1×10 18
atoms/cm3 ）の濃度でゲルマニウムが添加される様に調
節すれば良い。
【０１０５】なお、アモルファスシリコン膜中に添加す
るゲルマニウムは 1×1014atoms/cm 3 以上（好ましくは
1×1016atoms/cm3 以上）でないと触媒として結晶化の
助長効果を有効に利用することができない。また、添加
量が 5×1019atoms/cm3 を超えるとアモルファスシリコ
ン膜の融点が下がりすぎ、 900℃程度の温度でも溶融し
てしまう恐れがあり好ましくない。従って、添加量の上
限は安全を見て 1×10 18atoms/cm3 程度としておくこと
が望ましい。
【０１０６】こうして膜中にゲルマニウムが添加された
アモルファスシリコン膜は 450〜650 ℃の加熱処理によ
り容易に結晶化する。本実施例で得られたポリシリコン
膜８０３はシリコン原子とゲルマニウム原子が置換され
た結合を多く含み、いわゆるシリコンゲルマニウム（Si
X Ge1-X で表される）になると思われる。
【０１０７】シリコンゲルマニウムはシリコン膜よりも
狭いバンドギャップを有するため、キャリア（電子また
は正孔）の移動度が向上することが知られている。従っ
て、本実施例の工程で得られたポリシリコン膜（シリコ
ンゲルマニウム）に対して本願発明の特徴である下地／
シリコン界面の固着工程（結晶化温度以上の温度におけ
る熱処理）を行えば、さらにの動作特性の高いＴＦＴを
実現しうる。
【０１０８】そして、実施例２に従ってＴＦＴを作製し
て図６に示す様なＡＭＬＣＤを作製すれば、高品質な表
示ディスプレイを実現することができる。
【０１０９】なお、本実施例の構成は実施例１〜実施例
４のいずれの構成とも自由に組み合わせることが可能で
ある。
【０１１０】〔実施例７〕本実施例では基板上にアモル
ファスシリコン膜を形成する際に成膜の段階で膜中に対
してゲルマニウムを添加する手段を採用する。
【０１１１】成膜は減圧熱ＣＶＤ法又はプラズマＣＶＤ
法で行い、成膜ガスとしてはシラン（SiH4）又はジシラ
ン（Si2H6 ）に対して所定量のゲルマン（GeH4）を混合
したガスを用いる。また、ジシランに対してフッ化ゲル
マニウム（GeF4) を混合したガスを用いることもでき
る。
【０１１２】この様な手段ではゲルマニウムの添加量を
ゲルマンガスの流量で調節することが可能であり、アモ
ルファスシリコン膜中に均一に分布させることができ
る。また、ゲルマニウムを添加するために特別な工程を
必要とせず、工程簡略化にも効果的である。
【０１１３】本実施例では、アモルファスシリコン膜中
に 1×1014〜 5×1019atoms/cm3 （好ましくは 1×1016
〜 1×1018atoms/cm3 ）の濃度でゲルマニウムが添加さ
れる様にゲルマンガスの流量を調節する。なお、このゲ
ルマニウム濃度の上限及び下限に関しては実施例６で説
明したので省略する。
【０１１４】こうして膜中にゲルマニウムが添加された
アモルファスシリコン膜は、 500〜600 ℃の加熱処理に
より容易に結晶化する。また、実施例６と同様に結晶化
によって得られたポリシリコン膜はシリコンゲルマニウ
ムになると思われる。
【０１１５】従って、本実施例の作製工程によって形成
されたポリシリコン膜は非常に高いキャリア移動度を実
現し、実施例２の工程でＡＭＬＣＤを作製すれば高品質
な映像表示を可能とする優れた表示ディスプレイが得ら
れる。
【０１１６】なお、本実施例の構成は実施例１〜実施例
４のいずれの構成とも自由に組み合わせることが可能で
ある。
【０１１７】〔実施例８〕実施例１では、固着工程をハ
ロゲンを含む雰囲気で行うことでゲルマニウムをゲッタ
リングさせて除去しうる点を示したが、ゲルマニウムの
ゲッタリングに１５族から選ばれた元素（代表的にはリ
ン）を利用することもできる。
【０１１８】本実施例の説明を図９を用いて行う。図９
（Ａ）において、９０１はシリコン基板、９０２はシリ
コンを熱酸化して形成した熱酸化膜、９０３は実施例１
の工程に従って形成したポリシリコン膜である。
【０１１９】このポリシリコン膜９０３上には選択的に
開口部９０４、９０５を設けたマスク絶縁膜９０６が設
けられる。開口部９０４、９０５は少なくとも20μｍ以
上の幅を有する溝状に形成される。また、マスク絶縁膜
９０６は酸化シリコン膜等の絶縁膜で形成しても良い
し、レジストマスクであっても良い。
【０１２０】こうして図９（Ａ）の状態が得られたら、
基板全面に対してリンを添加する。この時、加速電圧は
30keV 、ＲＦ電力は５Ｗ、ドーズ量は 1×1014atoms/cm
2 とすれば良い。
【０１２１】この工程によりリンが高濃度に添加された
領域９０７、９０８が形成される。この領域９０７、９
０８が後にゲルマニウムのゲッタリングサイトとして機
能することになる。（図９（Ｂ））
【０１２２】次に、 500〜650 ℃（代表的には 550〜60
0 ℃）の温度で４〜12時間の加熱処理を行う。この工程
では、ポリシリコン膜９０３中に存在しているインター
スティシャルなゲルマニウム（格子侵入型のゲルマニウ
ム）をリンが高濃度に添加された領域９０７、９０８に
矢印が示す様にゲッタリングされ、ポリシリコン膜中の
余分なゲルマニウムが低減すると考えられる。（図９
（Ｃ））
【０１２３】即ち、この工程を終えたポリシリコン膜９
０９はインタースティシャルなゲルマニウムが低減さ
れ、格子歪みの少ないポリシリコン膜となっている。こ
のポリシリコン膜９０９に対して実施例１で説明した様
な固着工程を施すことで、さらに高い結晶性を有するポ
リシリコン膜が得られる。
【０１２４】そして、その様なポリシリコン膜を実施例
２に示した様に利用して基板上に複数のＴＦＴを形成
し、それでもって図６に示す様なＡＭＬＣＤを作製すれ
ば良い。ただし、本実施例では基板としてシリコン基板
を利用しているので、画素電極として反射率の高い材料
を用いて反射型ＬＣＤを作製する必要がある。
【０１２５】なお、本実施例のポリシリコン膜９０３を
形成するにあたって、実施例４〜７に示したいずれの構
成を利用することもできる。
【０１２６】〔実施例９〕実施例１ではアモルファスシ
リコン膜の表面全体に対してゲルマニウム膜を成膜す
る、若しくはゲルマニウムを添加する例を示したが、膜
表面の一部に対して選択的にゲルマニウムを成膜または
添加する構成とすることもできる。
【０１２７】本実施例の説明を図１０を用いて行う。ま
ず、結晶化ガラス（セラミックスガラスともいう）１１
を酸化シリコン膜１２で包んだ基板を用意する。この酸
化シリコン膜１２は結晶化ガラス１１から流出する汚染
物質を防ぐ効果を有する。
【０１２８】なお、酸化シリコン膜１２は減圧熱ＣＶＤ
法で形成しても良いし、アモルファスシリコン膜を減圧
熱ＣＶＤ法で形成して、それを完全に熱酸化して形成し
ても良い。
【０１２９】その酸化シリコン膜１２の上に減圧熱ＣＶ
Ｄ法により膜厚75nmのアモルファスシリコン膜１３を形
成する。そして、アモルファスシリコン膜１３の上に酸
化シリコン膜からなるマスク絶縁膜１４を形成する。マ
スク絶縁膜１４には少なくとも10μｍ以上の幅を有する
スリット状に開口部１５、１６が設けられている。（図
１０（Ａ））
【０１３０】次に、マスク絶縁膜１４の上からゲルマニ
ウム膜１５を成膜する。ゲルマニウム膜１５の膜厚は 1
〜50nm（代表的には 1〜10nm）とし、スパッタ法により
形成する。（図１０（Ｂ））
【０１３１】勿論、ゲルマニウム膜の成膜方法としてＣ
ＶＤ法（実施例１参照）、蒸着法、スピンコート法（実
施例５参照）を用いることも可能である。本実施例の場
合、開口部１５、１６で露出したアモルファスシリコン
膜のみがゲルマニウム膜１５と接する構成となる。即
ち、アモルファスシリコン膜１３に対して選択的にゲル
マニウムを接触させた状態を得ることができる。
【０１３２】なお、実施例６に示した様にイオンインプ
ランテーション法等の技術を用いてアモルファスシリコ
ン膜中にゲルマニウムを添加する手段をとっても良い。
その場合、開口部１５、１６で露出したアモルファスシ
リコン膜のみに選択的にゲルマニウムが添加される。
【０１３３】次に、ゲルマニウム膜１５を成膜したら、
結晶化のための加熱処理を行う。結晶化条件は基本的に
は実施例１に示した条件で良いが、本実施例の場合には
ファーネスアニールによって 550〜600 ℃の温度で４〜
24時間の結晶化を行う。
【０１３４】本実施例の場合、アモルファスシリコン膜
１３に対して選択的にゲルマニウム膜を接触させている
ため、その部分を核として結晶化が進行する。即ち、開
口部１５、１６で初めに結晶化が始まり、そこからマス
ク絶縁膜１４の下部に位置するアモルファスシリコン膜
に向かって矢印で示す様な方向に結晶成長が進行すると
考えられる。（図１０（Ｃ））
【０１３５】この様な結晶化は結晶成長が時間に比例し
て進行していくため、所望の成長距離に到達するまでの
時間（結晶化工程に要する時間）を実験的に決定してお
く必要がある。また、結晶の成長距離は同じ時間でも温
度が高いほど長くなる傾向にあるが、600 ℃を超えると
自然核発生が多発してしまうので、その温度を超えない
ことが好ましい。
【０１３６】こうして横方向に成長して得られたポリシ
リコン膜１６は成長方向がほぼ揃った針状または柱状結
晶の集合体となる。即ち、結晶粒界がある性定の方向に
揃っているため、結晶の成長方向とキャリアが移動する
方向とを一致させてＴＦＴを形成すればモビリティを向
上させることができる。
【０１３７】そして、この様な作製工程によってポリシ
リコン膜１６を得たら、ポリシリコン膜１６上の酸化シ
リコン膜１４、ゲルマニウム膜１５を除去した後、実施
例１に示した条件で下地／シリコン界面の固着工程を行
う。
【０１３８】以上の工程で得られたポリシリコン膜を利
用して実施例２の作製工程を行えば、図６に示した様な
構成のＡＭＬＣＤを作製することができる。また、本実
施例においても実施例３の構成でゲイト絶縁膜を形成す
ることは有効である。
【０１３９】また、本実施例と実施例８に示した構成と
を組み合わせる場合、ゲルマニウム膜とアモルファスシ
リコン膜とを選択的に接触させるためのマスク絶縁膜
を、そのままリンを添加するためのマスクとして活用す
ることが可能である。そうすることで製造工程のスルー
プットを大幅に向上させることができる。
【０１４０】〔実施例１０〕アモルファスシリコン膜上
にゲルマニウム膜を成膜するにあたって、実施例１では
プラズマＣＶＤ法を用い、実施例４ではスパッタ法また
は蒸着法を用いる例を示した。本願発明では、これらの
成膜を行う成膜装置としてマルチチャンバー（クラスタ
ーツール）構造の成膜装置を用いることもできる。
【０１４１】マルチチャンバー構造の成膜装置とは、共
通室に接続された各反応室において異なる薄膜を形成す
ることのできる成膜装置である。共通室には搬送系（ロ
ボットアーム）が設けられ、ロードロック室と各反応室
または反応室同士の間での基板の受渡しを行う。
【０１４２】また、各反応室は共通室とはゲイト弁によ
って密閉遮断され、機密性が保たれている。これは共通
室を介しての汚染を防ぐためである。
【０１４３】本実施例では、まず、第１の反応室におい
てプラズマＣＶＤ法によりアモルファスシリコン膜を成
膜し、そのまま大気開放することなく、第２の反応室に
おいてゲルマニウム膜を成膜する。この様に連続成膜を
行うことでアモルファスシリコン膜とゲルマニウム膜と
の界面における汚染を防ぐことができる。また、マルチ
チャンバーの利点としてスループットが向上する。
【０１４４】なお、本実施例の様なマルチチャンバー構
造の成膜装置はプラズマＣＶＤ法で成膜する場合にも、
スパッタ法で成膜する場合にも対応できる。また、アモ
ルファスシリコン膜をプラズマＣＶＤ法で成膜し、連続
的にゲルマニウム膜をスパッタ法で成膜する様な構成と
することもできる。
【０１４５】〔実施例１１〕実施例１〜１０ではトップ
ゲイト型ＴＦＴ（プレーナ型ＴＦＴ）を例にとって説明
してきたが、本願発明の構成はボトムゲイト型ＴＦＴ
（代表的には逆スタガ型ＴＦＴ）に適用することもでき
る。本実施例では、本願発明の構成を逆スタガ型ＴＦＴ
に対して適用した場合の例を図１１に示す。
【０１４６】図１１において、２１は石英ガラス、２２
は下地として成膜した酸化シリコン膜、２３はタンタル
（Ta) と窒化タンタル（TaN)とを積層して形成されたゲ
イト電極である。
【０１４７】本実施例の場合、シリコン膜の結晶化温度
以上の温度における熱処理工程がゲイト電極２３の形成
後に行われるので、ゲイト電極２３としては熱処理に耐
えうるだけの耐熱性を有する材料を用いる。その様な材
料としては、タンタル以外にもクロム、タングステン、
モリブデン、導電性を呈するポリシリコンがある。
【０１４８】次に、ゲイト電極２３の上にはプラズマＣ
ＶＤ法又は減圧熱ＣＶＤ法によりゲイト絶縁膜２４が形
成される。本実施例ではゲイト絶縁膜として酸化窒化シ
リコン膜を用いる。
【０１４９】ゲイト絶縁膜２４の上にはソース領域２
５、ドレイン領域２６、低濃度不純物領域（ＬＤＤ領
域）２７、チャネル形成領域２８で構成される活性層が
形成されている。本実施例の場合、ソース／ドレイン領
域はイオンインプランテーション法またはプラズマドー
ピング法により形成している。勿論、気相法や固相法を
用いた拡散による添加を行ってもよい。
【０１５０】また、２９で示されるのはチャネル保護膜
であるが、これは酸化シリコン膜、窒化シリコン膜とい
った絶縁膜で構成される。本実施例の場合、チャネル保
護膜２９はチャネル形成領域２８を保護するだけでな
く、ソース／ドレイン領域と低濃度不純物領域とを形成
するためのドーピングマスクとしても活用する。
【０１５１】具体的には、最初、低濃度不純物領域及び
チャネル形成領域となる部分の上にチャネル保護膜を形
成し、そのチャネル保護膜をマスクとして不純物を添加
することによりソース／ドレイン領域を形成する。その
後、チャネル保護膜をチャネル形成領域となる部分の上
のみ残して除去し、次の不純物添加によって低濃度不純
物領域を形成する。
【０１５２】そして、活性層への不純物添加が終了した
ら、ファーネスアニール、レーザーアニール、ランプア
ニールのいずれかの手段を用いるか、それらを併用して
熱アニール工程を行い、不純物の活性化を行う。その
際、不純物添加工程の後もそのまま残されたチャネル保
護膜２９は、ソース／ドレイン領域または低濃度不純物
領域からチャネル形成領域へと不純物が拡散するのを防
ぐ効果を持つ。
【０１５３】次に、層間絶縁膜３０として、２μｍ厚の
アクリル膜が形成される。勿論、ポリイミド、ポリアミ
ド、ＢＣＢ（ベンゾシクロブテン）等の他の有機性樹脂
膜であっても良い。この場合、チャネル保護膜２９はア
クリル膜でなる層間絶縁膜３０とチャネル形成領域２８
とが直接接触するのを防ぎ、有機汚染によるＴＦＴ特性
の変化を阻止することができる。
【０１５４】そして、層間絶縁膜３０に対してコンタク
トホールを形成してアルミニウムを主成分とする材料か
らなるソース電極３１とドレイン電極３２とを形成し、
最後に水素化を行って図１１に示す様な逆スタガ型ＴＦ
Ｔが完成する。
【０１５５】なお、本実施例では単体の逆スタガ型ＴＦ
Ｔの作製工程しか説明していないが、本実施例の逆スタ
ガ型ＴＦＴで実施例２に示した様なＡＭＬＣＤを作製す
ることは容易である。
【０１５６】〔実施例１２〕実施例２では本願発明の半
導体薄膜を利用して液晶表示装置を作製した場合を説明
しているが、アクティブマトリクス型のＥＬ（エレクト
ロルミネッセンス）表示装置やＥＣ（エレクトロクロミ
クス）表示装置などを構成することも可能である。ま
た、光電変換層を具備したイメージセンサ等を液晶表示
装置、ＥＬ表示装置またはＥＣ表示装置に一体形成する
こともできる。
【０１５７】なお、上述の表示装置やイメージセンサの
様に光学信号を電気信号に変換する、又は電気信号を光
学信号に変換する機能を有する装置を電気光学装置と定
義する。本願発明は基板上に半導体薄膜を利用して形成
しうる電気光学装置ならば全てに適用することができ
る。
【０１５８】〔実施例１３〕本願発明は実施例２、１２
に示した様な電気光学装置だけでなく、機能回路を集積
化した薄膜集積回路（または半導体回路）を構成するこ
ともできる。例えば、マイクロプロセッサ等の演算回路
や携帯機器用の高周波回路（ＭＭＩＣ：マイクロウェイ
ブ・モジュール・ＩＣ）などを構成することもできる。
【０１５９】さらには、薄膜を用いるＴＦＴの利点を生
かして三次元構造の半導体回路を構成し、超高密度に集
積化されたＶＬＳＩ回路を構成することも可能である。
この様に、本願発明の半導体薄膜で形成されたＴＦＴを
用いて非常に機能性に富んだ半導体回路を構成すること
が可能である。なお、本明細書中において半導体回路と
は半導体特性を利用して電気信号の制御、変換を行う電
気回路と定義する。
【０１６０】〔実施例１４〕上記実施例２、１２に示さ
れた液晶表示装置には、様々な液晶材料を用いることが
可能である。液晶材料としては、例えばＴＮ液晶、ＰＤ
ＬＣ、強誘電性液晶、反強誘電性液晶、強誘電性液晶と
反強誘電性液晶の混合物が挙げられる。また、１９９
８，ＳＩＤ，“Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ａｎ
ｄ Ｄｒｉｖｉｎｇ Ｓｃｈｅｍｅ ｏｆ Ｐｏｌｙｍ
ｅｒ−Ｓｔａｂｉｌｉｚｅｄ Ｍｏｎｏｓｔａｂｌｅ
ＦＬＣＤ Ｅｘｈｉｂｉｔｉｎｇ Ｆａｓｔ Ｒｅｓｐ
ｏｎｓｅＴｉｍｅ ａｎｄ Ｈｉｇｈ Ｃｏｎｔｒａｓ
ｔ Ｒａｔｉｏ ｗｉｔｈ Ｇｒａｙ−Ｓｃａｌｅ Ｃ
ａｐａｂｉｌｉｔｙ”ｂｙ Ｈ．Ｆｕｒｕｅ ｅｔ ａ
ｌ．や、１９９７，ＳＩＤ ＤＩＧＥＳＴ，８４１，
“Ａ Ｆｕｌｌ−Ｃｏｌｏｒ Ｔｈｒｅｓｈｏｌｄｌｅ
ｓｓ Ａｎｔｉｆｅｒｒｏｅｌｅｃｔｒｉｃ ＬＣＤ
Ｅｘｈｉｂｉｔｉｎｇ Ｗｉｄｅ Ｖｉｅｗｉｎｇ Ａ
ｎｇｌｅ ｗｉｔｈＦａｓｔ Ｒｅｓｐｏｎｓｅ Ｔｉ
ｍｅ”ｂｙ Ｔ．Ｙｏｓｈｉｄａ ｅｔａｌ．、または
米国特許第５５９４５６９号に開示された液晶材料を用
いることが可能である。
【０１６１】特に、無しきい値反強誘電性液晶材料や、
強誘電性液晶材料と反強誘電性液晶材料との混合液晶材
料である無しきい値反強誘電性混合液晶の中には、その
駆動電圧が±２．５Ｖ程度のものも見出されている。こ
のような低電圧駆動の無しきい値反強誘電性混合液晶を
用いた場合には、ドライバ等の周辺駆動回路の電源電圧
を５〜８Ｖ程度に抑えることが可能となり、ＬＤＤの幅
が０ｎｍ〜５００ｎｍまたは０〜２００ｎｍのように小
さなＴＦＴを用いる場合において有効である。
【０１６２】ここで、無しきい値反強誘電性混合液晶の
印加電圧に対する光透過率の特性を示すグラフを図１２
に示す。なお、液晶表示装置の入射側の偏光板の偏光軸
は、液晶表示装置のラビング方向にほぼ一致する無しき
い値反強誘電性混合液晶のスメクティック層の法線方向
とほぼ平行に設定されている。また、出射側の偏光板の
偏光軸は、入射側の偏光板の偏光軸に対してほぼ直角
（クロスニコル）に設定されている。このように、無し
きい値反強誘電性混合液晶を用いると、図１２のような
印加電圧−透過率特性を示す階調表示を行うことが可能
であることがわかる。
【０１６３】また、一般に無しきい値反強誘電性混合液
晶は自発分極が大きく、液晶自体の誘電率が高い。この
ため、無しきい値反強誘電性混合液晶を液晶表示装置に
用いる場合には、画素に比較的大きな保持容量が必要と
なってくる。よって、自発分極が小さな無しきい値反強
誘電性混合液晶を用いることが好ましい。また、液晶表
示装置の駆動方法を線順次駆動とすることにより、画素
への階調電圧の書き込み期間（ピクセルフィールドピリ
オド）を長くし、保持容量が小さくてもそれを補うこと
もできる。
【０１６４】なお、無しきい値反強誘電性混合液晶を用
いることによって低電圧駆動が実現されるので、液晶表
示装置の低消費電力化が実現される。
【０１６５】〔実施例１５〕本実施例では、実施例２、
１２〜１４に示された電気光学装置や半導体回路を搭載
した電子機器（応用製品）の一例を図１３に示す。な
お、電子機器とは半導体回路および／または電気光学装
置を搭載した製品と定義する。
【０１６６】本願発明を適用しうる電子機器としてはビ
デオカメラ、電子スチルカメラ、プロジェクター、ヘッ
ドマウントディスプレイ、カーナビゲーション、パーソ
ナルコンピュータ、携帯情報端末（モバイルコンピュー
タ、携帯電話、ＰＨＳ等）などが挙げられる。
【０１６７】図１３（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本願発明は音声出力部２００２、音声
出力部２００３、表示装置２００４等に適用することが
できる。
【０１６８】図１３（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明は表示装置２１０２、音声
入力部２１０３、受像部２１０６等に適用することがで
きる。
【０１６９】図１３（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明はカメラ部２２
０２、受像部２２０３、表示装置２２０５等に適用でき
る。
【０１７０】図１３（Ｄ）はヘッドマウントディスプレ
イであり、本体２３０１、表示装置２３０２、バンド部
２３０３で構成される。本発明は表示装置２３０２に適
用することができる。
【０１７１】図１３（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
【０１７２】図１３（Ｆ）はフロント型プロジェクター
であり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
【０１７３】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、電気光学装置や半導体回路を必要とする製
品であれば全てに適用することが可能である。
【０１７４】
【発明の効果】本願発明を利用することで、酸化シリコ
ンの異常成長の如き問題を生じないプロセスで高い結晶
性を有する半導体薄膜を得ることができる。そして、そ
の様な半導体薄膜をＴＦＴの活性層として利用すること
で、高品質な電気光学装置や半導体回路、さらにはそれ
らを搭載した電子機器の実現が可能となる。
【図面の簡単な説明】
【図１】 ポリシリコン膜の作製工程を示す図。
【図２】 ＴＦＴの作製工程を示す図。
【図３】 ＴＦＴの作製工程を示す図。
【図４】 酸化シリコンの異常成長を示すＳＥＭ写
真。
【図５】 下地／シリコン界面の固着工程を説明する
ための図。
【図６】 アクティブマトリクス型液晶表示装置の構
成を示す図。
【図７】 ポリシリコン膜の作製工程を示す図。
【図８】 ポリシリコン膜の作製工程を示す図。
【図９】 ポリシリコン膜の作製工程を示す図。
【図１０】 ポリシリコン膜の作製工程を示す図。
【図１１】 逆スタガＴＦＴの構成を示す図。
【図１２】 無しきい値反強誘電性混合液晶の印加電圧
に対する光透過率の特性を示す図。
【図１３】 電子機器の一例を示す図。

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】絶縁表面を有する基板上に形成された複数
    のＴＦＴで構成した回路を構成に含む半導体装置であっ
    て、 前記複数のＴＦＴのチャネル形成領域はポリシリコン膜
    からなり、 前記ポリシリコン膜は結晶粒界において９０％以上の結
    晶格子に連続性を有し、且つ、 1×1014〜 5×1019atom
    s/cm3 の濃度で１４族から選ばれた元素を含んでいるこ
    とを特徴とする半導体装置。
  2. 【請求項２】絶縁表面を有する基板上に形成された複数
    のＴＦＴで構成した回路を構成に含む半導体装置であっ
    て、 前記複数のＴＦＴのチャネル形成領域はポリシリコン膜
    からなり、 前記ポリシリコン膜は結晶粒界を横切る様にして観測さ
    れる格子縞の９０％以上が前記結晶粒界を形成する結晶
    粒間で直線的に連続し、且つ、 1×1014〜 5×1019atom
    s/cm3 の濃度で１４族から選ばれた元素を含んでいるこ
    とを特徴とする半導体装置。
  3. 【請求項３】請求項１または請求項２において、前記１
    ４族から選ばれた元素とはゲルマニウムであることを特
    徴とする半導体装置。
  4. 【請求項４】請求項１または請求項２において、前記ポ
    リシリコン膜の膜厚は５〜50nmであることを特徴とする
    半導体装置。
  5. 【請求項５】基板上にアモルファスシリコン膜を形成す
    る工程と、 前記アモルファスシリコン膜上に１４族から選ばれた元
    素からなる薄膜を形成する工程と、 第１の加熱処理により前記アモルファスシリコン膜を結
    晶化させ、ポリシリコン膜に変成させる工程と、 前記ポリシリコン膜に対して第２の加熱処理を行う工程
    と、 を有し、 前記第２の加熱処理は前記第１の加熱処理よりも高い温
    度で行われることを特徴とする半導体装置の作製方法。
  6. 【請求項６】基板上にアモルファスシリコン膜を形成す
    る工程と、 前記アモルファスシリコン膜上に開口部を有する絶縁膜
    を形成する工程と、 前記絶縁膜及び前記開口部を覆って１４族から選ばれた
    元素からなる薄膜を形成する工程と、 第１の加熱処理により前記アモルファスシリコン膜の一
    部を結晶化させ、ポリシリコン膜に変成させる工程と、 前記ポリシリコン膜に対して第２の加熱処理を行う工程
    と、 を有し、 前記第２の加熱処理は前記第１の加熱処理よりも高い温
    度で行われることを特徴とする半導体装置の作製方法。
  7. 【請求項７】基板上にアモルファスシリコン膜を形成す
    る工程と、 前記アモルファスシリコン膜に対して１４族から選ばれ
    た元素を添加する工程と、 第１の加熱処理により前記アモルファスシリコン膜を結
    晶化させ、ポリシリコン膜に変成させる工程と、 前記ポリシリコン膜に対して第２の加熱処理を行う工程
    と、 を有し、 前記第２の加熱処理は前記第１の加熱処理よりも高い温
    度で行われることを特徴とする半導体装置の作製方法。
  8. 【請求項８】基板上にアモルファスシリコン膜を形成す
    る工程と、 前記アモルファスシリコン膜上に開口部を有する絶縁膜
    を形成する工程と、 前記開口部で露出した前記アモルファスシリコン膜に対
    して１４族から選ばれた元素を添加する工程と、 第１の加熱処理により前記アモルファスシリコン膜の一
    部を結晶化させ、ポリシリコン膜に変成させる工程と、 前記ポリシリコン膜に対して第２の加熱処理を行う工程
    と、 を有し、 前記第２の加熱処理は前記第１の加熱処理よりも高い温
    度で行われることを特徴とする半導体装置の作製方法。
  9. 【請求項９】基板上にアモルファスシリコン膜を形成す
    る工程と、 １４族から選ばれた元素を含む溶液を塗布し、当該溶液
    をスピン乾燥して前記アモルファスシリコン膜上に１４
    族から選ばれた元素を含む層を形成する工程と、 第１の加熱処理により前記アモルファスシリコン膜を結
    晶化させ、ポリシリコン膜に変成させる工程と、 前記ポリシリコン膜に対して第２の加熱処理を行う工程
    と、 を有し、 前記第２の加熱処理は前記第１の加熱処理よりも高い温
    度で行われることを特徴とする半導体装置の作製方法。
  10. 【請求項１０】基板上にアモルファスシリコン膜を形成
    する工程と、 前記アモルファスシリコン膜上に開口部を有する絶縁膜
    を形成する工程と、 １４族から選ばれた元素を含む溶液を塗布し、当該溶液
    をスピン乾燥して前記開口部で露出した前記アモルファ
    スシリコン膜上に１４族から選ばれた元素を含む層を形
    成する工程と、 第１の加熱処理により前記アモルファスシリコン膜の一
    部を結晶化させ、ポリシリコン膜に変成させる工程と、 前記ポリシリコン膜に対して第２の加熱処理を行う工程
    と、 を有し、 前記第２の加熱処理は前記第１の加熱処理よりも高い温
    度で行われることを特徴とする半導体装置の作製方法。
  11. 【請求項１１】基板上にアモルファスシリコン膜を形成
    する工程と、 前記アモルファスシリコン膜上に１４族から選ばれた元
    素からなる薄膜を形成する工程と、 第１の加熱処理により前記アモルファスシリコン膜を結
    晶化させ、ポリシリコン膜に変成させる工程と、 前記ポリシリコン膜に対して第２の加熱処理を行う工程
    と、 を有し、 前記第１の加熱処理は 450〜600 ℃で行われ、前記第２
    の加熱処理は 800〜1050℃で行われることを特徴とする
    半導体装置の作製方法。
  12. 【請求項１２】基板上にアモルファスシリコン膜を形成
    する工程と、 前記アモルファスシリコン膜上に開口部を有する絶縁膜
    を形成する工程と、 前記絶縁膜及び前記開口部を覆って１４族から選ばれた
    元素からなる薄膜を形成する工程と、 第１の加熱処理により前記アモルファスシリコン膜の一
    部を結晶化させ、ポリシリコン膜に変成させる工程と、 前記ポリシリコン膜に対して第２の加熱処理を行う工程
    と、 を有し、 前記第１の加熱処理は 450〜600 ℃で行われ、前記第２
    の加熱処理は 800〜1050℃で行われることを特徴とする
    半導体装置の作製方法。
  13. 【請求項１３】基板上にアモルファスシリコン膜を形成
    する工程と、 前記アモルファスシリコン膜に対して１４族から選ばれ
    た元素を添加する工程と、 第１の加熱処理により前記アモルファスシリコン膜を結
    晶化させ、ポリシリコン膜に変成させる工程と、 前記ポリシリコン膜に対して第２の加熱処理を行う工程
    と、 を有し、 前記第１の加熱処理は 450〜600 ℃で行われ、前記第２
    の加熱処理は 800〜1050℃で行われることを特徴とする
    半導体装置の作製方法。
  14. 【請求項１４】基板上にアモルファスシリコン膜を形成
    する工程と、 前記アモルファスシリコン膜上に開口部を有する絶縁膜
    を形成する工程と、 前記開口部で露出した前記アモルファスシリコン膜に対
    して１４族から選ばれた元素を添加する工程と、 第１の加熱処理により前記アモルファスシリコン膜の一
    部を結晶化させ、ポリシリコン膜に変成させる工程と、 前記ポリシリコン膜に対して第２の加熱処理を行う工程
    と、 を有し、 前記第１の加熱処理は 450〜600 ℃で行われ、前記第２
    の加熱処理は 800〜1050℃で行われることを特徴とする
    半導体装置の作製方法。
  15. 【請求項１５】基板上にアモルファスシリコン膜を形成
    する工程と、 １４族から選ばれた元素を含む溶液を塗布し、当該溶液
    をスピン乾燥して前記アモルファスシリコン膜上に１４
    族から選ばれた元素を含む層を形成する工程と、 第１の加熱処理により前記アモルファスシリコン膜を結
    晶化させ、ポリシリコン膜に変成させる工程と、 前記ポリシリコン膜に対して第２の加熱処理を行う工程
    と、 を有し、 前記第１の加熱処理は 450〜600 ℃で行われ、前記第２
    の加熱処理は 800〜1050℃で行われることを特徴とする
    半導体装置の作製方法。
  16. 【請求項１６】基板上にアモルファスシリコン膜を形成
    する工程と、 前記アモルファスシリコン膜上に開口部を有する絶縁膜
    を形成する工程と、 １４族から選ばれた元素を含む溶液を塗布し、当該溶液
    をスピン乾燥して前記開口部で露出した前記アモルファ
    スシリコン膜上に１４族から選ばれた元素を含む層を形
    成する工程と、 第１の加熱処理により前記アモルファスシリコン膜の一
    部を結晶化させ、ポリシリコン膜に変成させる工程と、 前記ポリシリコン膜に対して第２の加熱処理を行う工程
    と、 を有し、 前記第１の加熱処理は 450〜600 ℃で行われ、前記第２
    の加熱処理は 800〜1050℃で行われることを特徴とする
    半導体装置の作製方法。
  17. 【請求項１７】請求項５乃至請求項１６において、前記
    第２の加熱処理はハロゲン元素を含む雰囲気中において
    行われることを特徴とする半導体装置の作製方法。
  18. 【請求項１８】請求項５、６、１１または１２のいずれ
    かにおいて、前記１４族から選ばれた元素からなる薄膜
    はプラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法またはス
    パッタ法により形成されることを特徴とする半導体装置
    の作製方法。
  19. 【請求項１９】請求項７、８、１３または１４のいずれ
    かにおいて、前記１４族から選ばれた元素を添加する工
    程は、イオンプランテーション、プラズマドーピングま
    たはレーザードーピングにより行われることを特徴とす
    る半導体装置の作製方法。
  20. 【請求項２０】請求項５乃至請求項１９において、前記
    １４族から選ばれた元素とはゲルマニウムであることを
    特徴とする半導体装置の作製方法。
  21. 【請求項２１】請求項９、１０、１５または１６のいず
    れかにおいて、前記１４族から選ばれた元素を含む溶液
    とは、酸化ゲルマニウム、塩化ゲルマニウム、臭化ゲル
    マニウム、硫化ゲルマニウムまたは酢酸ゲルマニウムか
    ら選ばれた化合物の水溶液であることを特徴とする半導
    体装置の作製方法。
JP03749099A 1998-02-18 1999-02-16 半導体装置の作製方法 Expired - Fee Related JP4489201B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP03749099A JP4489201B2 (ja) 1998-02-18 1999-02-16 半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP5285198 1998-02-18
JP10-52851 1998-02-18
JP03749099A JP4489201B2 (ja) 1998-02-18 1999-02-16 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JPH11307783A true JPH11307783A (ja) 1999-11-05
JP4489201B2 JP4489201B2 (ja) 2010-06-23

Family

ID=26376618

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03749099A Expired - Fee Related JP4489201B2 (ja) 1998-02-18 1999-02-16 半導体装置の作製方法

Country Status (1)

Country Link
JP (1) JP4489201B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6690068B2 (en) 2000-06-12 2004-02-10 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors and semiconductor device
US6703265B2 (en) 2000-08-02 2004-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6787807B2 (en) 2000-06-19 2004-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6812493B2 (en) 2000-04-04 2004-11-02 Matsushita Electric Industrial Co., Ltd. Thin-film semiconductor element and method of producing same
US6828587B2 (en) 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN111696851A (zh) * 2019-03-13 2020-09-22 东京毅力科创株式会社 成膜方法和热处理装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349734A (ja) * 1993-06-12 1994-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
JPH09148245A (ja) * 1995-11-17 1997-06-06 Sharp Corp 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349734A (ja) * 1993-06-12 1994-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
JPH09148245A (ja) * 1995-11-17 1997-06-06 Sharp Corp 半導体装置およびその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812493B2 (en) 2000-04-04 2004-11-02 Matsushita Electric Industrial Co., Ltd. Thin-film semiconductor element and method of producing same
US6690068B2 (en) 2000-06-12 2004-02-10 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors and semiconductor device
US7307282B2 (en) 2000-06-12 2007-12-11 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors and semiconductor device
US6787807B2 (en) 2000-06-19 2004-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6828587B2 (en) 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6956235B2 (en) 2000-06-19 2005-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6703265B2 (en) 2000-08-02 2004-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US7034337B2 (en) 2000-08-02 2006-04-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US7368335B2 (en) 2000-08-02 2008-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
CN111696851A (zh) * 2019-03-13 2020-09-22 东京毅力科创株式会社 成膜方法和热处理装置

Also Published As

Publication number Publication date
JP4489201B2 (ja) 2010-06-23

Similar Documents

Publication Publication Date Title
US6906347B2 (en) Semiconductor device and manufacturing method thereof
JP4318768B2 (ja) 半導体装置の作製方法
US7678624B2 (en) Semiconductor device and method for manufacturing same
JPH11191628A (ja) 半導体装置の作製方法
US6693300B2 (en) Semiconductor thin film and semiconductor device
US6444390B1 (en) Process for producing semiconductor thin film devices using group 14 element and high temperature oxidizing treatment to achieve a crystalline silicon film
JP4376331B2 (ja) 半導体装置の作製方法
KR20010060231A (ko) 반도체장치의 제조방법
US6365444B2 (en) Process for forming polycrystalline thin film transistor liquid crystal display
JPH11204434A (ja) 半導体装置およびその作製方法
JP4223092B2 (ja) 半導体装置の作製方法
JP4489201B2 (ja) 半導体装置の作製方法
JP2000133594A (ja) 半導体装置の作製方法
JP2002185005A (ja) 混成ｔｆｔアレー基板とその製造方法
JPH11354443A (ja) 半導体薄膜および半導体装置
JP2000114173A (ja) 半導体装置の作製方法
JP4115582B2 (ja) 半導体装置の作製方法
JP4115585B2 (ja) 半導体装置の作製方法
JPH11284198A (ja) 半導体装置およびその作製方法
JP2000114172A (ja) 半導体装置の作製方法
JPH07263704A (ja) 薄膜トランジスタおよびその製造方法
JPH11163368A (ja) 導電膜付き基板及びその製造方法
JP2000058847A (ja) 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
JP2000058838A (ja) 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
JP4115586B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060207

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090113

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090310

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090929

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091123

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100105

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100223

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100304

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100330

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100331

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130409

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130409

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130409

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140409

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees