KR20050117133A - 박막트랜지스터 및 그의 제조 방법 - Google Patents
박막트랜지스터 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR20050117133A KR20050117133A KR1020040042348A KR20040042348A KR20050117133A KR 20050117133 A KR20050117133 A KR 20050117133A KR 1020040042348 A KR1020040042348 A KR 1020040042348A KR 20040042348 A KR20040042348 A KR 20040042348A KR 20050117133 A KR20050117133 A KR 20050117133A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- capping layer
- metal catalyst
- thin film
- film transistor
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 89
- 229910052751 metal Inorganic materials 0.000 claims abstract description 89
- 239000003054 catalyst Substances 0.000 claims abstract description 80
- 238000000034 method Methods 0.000 claims abstract description 42
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 238000002425 crystallisation Methods 0.000 claims abstract description 21
- 230000008025 crystallization Effects 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims abstract description 12
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 claims description 31
- 238000010438 heat treatment Methods 0.000 claims description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 16
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 claims description 2
- 239000013078 crystal Substances 0.000 abstract description 5
- 239000003795 chemical substances by application Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000011109 contamination Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910001338 liquidmetal Inorganic materials 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Thin Film Transistor (AREA)
Abstract
박막트랜지스터 및 그의 제조 방법을 제공한다. 상기 박막트랜지스터는 절연 기판, 상기 절연 기판 상에 형성된 금속 촉매층, 상기 금속 촉매층 상에 형성된 제 1 캡핑층, 상기 제 1 캡핑층 상에 형성된 제 2 캡핑층 패턴 및 상기 제 2 캡핑층 패턴 상에 형성된 반도체층 패턴을 포함한다. 상기 방법은 절연 기판 상에 금속 촉매층을 형성하는 단계, 상기 금속 촉매층 상에 제 1 캡핑층을 형성하는 단계, 상기 제 1 캡핑층 상에 제 2 캡핑층을 형성하고 패터닝하는 단계, 상기 패터닝된 제 2 캡핑층 상에 비정질 실리콘층을 형성하는 단계, 상기 금속 촉매를 확산시키는 단계 및 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계를 포함한다. 비정질 실리콘층 하부에 캡핑층이 형성되므로 비정질 실리콘층을 결정화한 후에 캡핑층을 제거할 필요 없이 공정을 진행할 수 있고, 결정화 촉매의 균일한 저농도 확산 제어로 촉매로 부터 형성되는 시드(seed)의 위치를 조절하여 다결정 실리콘층 내의 채널 영역을 단결정에 가깝도록 형성함으로써 박막트랜지스터의 소자 특성을 향상시키고 균일한 값을 얻을 수 있는 박막트랜지스터 및 그의 제조 방법을 제공하는 이점이 있다.
Description
본 발명은 박막트랜지스터 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 비정질 실리콘층 하부에 금속 촉매층과 제 1 및 제 2 캡핑층을 포함하는 박막트랜지스터 및 그의 제조 방법에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
이때, 박막트랜지스터에 사용하는 다결정 실리콘층의 제작은 직접 증착법, 고온 열처리를 이용한 기술 또는 레이저 열처리 방법 등을 이용한다. 레이저 열처리 방법은 저온 공정이 가능하고 높은 전계효과 이동도를 구현할 수 있지만, 고가의 레이저 장비가 필요하므로 대체 기술이 많이 연구되고 있다.
현재, 금속을 이용하여 비정질 실리콘을 결정화 하는 방법은 고상결정화(SPC, Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법으로 구분된다. 그러나, 금속을 이용한 상기 방법의 경우에도 금속 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다.
한편, 금속양을 줄이고 양질의 다결정 실리콘층을 형성시키기 위해서, 이온주입기를 통해서 금속의 이온 농도를 조절하여 고온처리, 급속열처리 또는 레이저 조사로 양질의 다결정 실리콘층을 형성시키는 기술과 금속 유도 결정화 방법으로 다결정 실리콘층의 표면을 평탄하게 하기 위해 점성이 있는 유기막과 액상의 금속을 혼합하여 스핀 코팅 방법으로 박막을 증착한 다음 열처리 공정으로 결정화하는 방법이 개발되어 있다. 그러나, 상기 결정화 방법의 경우에도 다결정 실리콘층에서 가장 중요시 되는 그레인 크기의 대형화 및 균일도 측면에서 문제가 있다.
상기 문제를 해결하기 위하여 덮개층을 이용한 결정화 방법으로 다결정 실리콘층을 제조하는 방법(공개 특허 2003-0060403)이 개발되었다. 상기 방법은, 기판 상에 금속 촉매층을 증착하고 그 위에 캡핑층을 형성시킨 다음, 상기 캡핑층 상에 비정질 실리콘층을 형성하여 열처리 혹은 레이저를 이용해서 금속 촉매를 캡핑층을 통해서 비정질 실리콘층으로 확산시켜 시드를 형성시킨 후, 이를 이용하여 다결정 실리콘층을 얻어내는 방법이다. 상기 방법은 금속 촉매가 덮개층을 통하여 확산되기 때문에 필요이상의 금속 오염을 막을 수 있다는 장점이 있다. 그러나, 상기 방법의 경우에도 결정화 금속 촉매의 균일한 저농도 제어가 어렵고 결정화 위치를 제어하기 어렵다는 문제점이 여전히 남아있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 결정화 촉매의 균일한 저농도 확산 제어로 금속 촉매로 부터 형성되는 시드(seed)의 위치를 조정하여 다결정 실리콘층 내의 채널 영역을 단결정에 가깝도록 형성함으로써 박막트랜지스터의 소자 특성을 향상시키고 균일한 값을 얻을 수 있는 박막트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 기술적 과제들을 이루기 위하여 본 발명은 박막트랜지스터를 제공한다.
상기 박막트랜지스터는 절연 기판, 상기 절연 기판 상에 형성된 금속 촉매층, 상기 금속 촉매층 상에 형성된 제 1 캡핑층, 상기 제 1 캡핑층 상에 형성된 제 2 캡핑층 패턴 및 상기 제 2 캡핑층 패턴 상에 형성된 반도체층 패턴을 포함하는 것을 특징으로 한다.
상기 제 1 캡핑층은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 것일 수 있다. 상기 제 2 캡핑층 패턴은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 것일 수 있다.
상기 제 2 캡핑층 패턴의 두께가 제 1 캡핑층의 두께보다 두꺼운 것이 바람직하다.
상기 제 2 캡핑층 패턴의 밀도가 제 1 캡핑층의 밀도보다 큰 것이 바람직하다.
또한, 상기 박막트랜지스터는 절연 기판, 상기 절연 기판 상에 형성된 금속 촉매층, 상기 금속 촉매층 상에 형성된 제 1 캡핑층 패턴, 상기 제 1 캡핑층 패턴상에 형성된 제 2 캡핑층 및 상기 제 2 캡핑층 상에 형성된 반도체층 패턴을 포함하는 것을 특징으로 한다.
상기 제 1 캡핑층 패턴은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 것일 수 있다. 상기 제 2 캡핑층은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 것일 수 있다.
상기 제 1 캡핑층 패턴의 두께가 제 2 캡핑층의 두께보다 두꺼운 것이 바람직하다.
상기 제 1 캡핑층 패턴의 밀도가 제 2 캡핑층의 밀도보다 큰 것이 바람직하다.
상기 캡핑층 패턴 사이의 간격은 1 내지 50㎛인 것이 바람직하다. 상기 캡핑층 패턴 사이의 간격이라함은, 어느 하나의 캡핑층 패턴과 이와 이웃한 다른 캡핑층 패턴 사이의 거리를 말한다.
상기 절연 기판은 유리로 이루어진 것일 수 있다.
상기 금속 촉매는 니켈일 수 있다.
상기 기술적 과제들을 이루기 위하여 본 발명은 또한 박막트랜지스터의 제조 방법을 제공한다. 상기 방법은 절연 기판 상에 금속 촉매층을 형성하는 단계, 상기 금속 촉매층 상에 제 1 캡핑층을 형성하는 단계, 상기 제 1 캡핑층 상에 제 2 캡핑층을 형성하고 패터닝하는 단계, 상기 패터닝된 제 2 캡핑층 상에 비정질 실리콘층을 형성하는 단계, 상기 금속 촉매를 확산시키는 단계 및 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 방법은 절연 기판 상에 금속 촉매층을 형성하는 단계, 상기 금속 촉매층 상에 제 1 캡핑층을 형성하고 패터닝하는 단계, 상기 제 1 캡핑층 패턴 상에 제 2 캡핑층을 형성하는 단계, 상기 제 2 캡핑층 상에 비정질 실리콘층을 형성하는 단계, 상기 금속 촉매를 확산시키는 단계 및 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 금속 촉매층은 플라즈마 화학 기상법(CVD) 또는 스퍼터(Sputter)방법을 이용하여 형성할 수 있다.
상기 제 1 캡핑층 또는 제 2 캡핑층은 플라즈마 강화 화학 기상 증착(PECVD)법을 사용하여 형성할 수 있다.
상기 금속 촉매의 확산은 열처리에 의해 이루어질 수 있으며, 상기 열처리는 200 내지 700℃에서 이루어지는 것이 바람직하다.
상기 비정질 실리콘층의 결정화는 열처리에 의해 이루어질 수 있으며, 상기 열처리는 400℃ 내지 1300℃에서 이루어지는 것이 바람직하다.
나아가서, 상기 방법은 상기 다결정 실리콘층을 형성하는 단계 후에 채널층을 형성하는 단계를 더욱 포함할 수 있다. 상기 채널층은 상기 캡핑층 패턴의 단부에서 적어도 1 내지 5㎛ 떨어진 곳에서 부터 형성되는 것이 바람직하다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 명세서 전체에 걸쳐 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 박막트랜지스터의 단면구조도이다.
도 1을 참조하면, 절연 기판(10) 상에 금속 촉매(11)층이 형성되어 있고 상기 금속 촉매(11)층 상에 제 1 캡핑층(12)이 형성되어 있다. 상기 금속 촉매(11)는 니켈을 사용할 수 있다. 상기 제 1 캡핑층(12)은 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있으며, 상기 실리콘 질화막 또는 실리콘 산화막의 두께를 얇게 하거나 밀도를 낮게 조절하여 금속 촉매(11)가 확산 가능하도록 조절한다. 즉, 상기 제 1 캡핑층(12)은 금속 촉매 확산 가능층의 역할을 담당한다.
상기 제 1 캡핑층(12) 상에 제 2 캡핑층 패턴(13)이 형성되어 있다. 상기 제 2 캡핑층 패턴(13)은 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있으며, 그 두께를 상기 제 1 캡핑층(12)보다 두껍게 하거나, 밀도를 상기 제 1 캡핑층(12)보다 크게 조절하여 금속 촉매가 확산 불가능하도록 조절한다. 즉, 상기 제 2 캡핑층 패턴(13)은 금속 촉매 확산 불가능층의 역할을 담당한다. 일반적으로, 산화막 또는 질화막은 불순물의 확산에 있어서 배리어(barrier)로 작용하므로, 실리콘 산화막 또는 실리콘 질화막의 밀도를 크게 함으로써 금속 촉매가 확산하는 것을 방지할 수 있다. 반면에, 실리콘 산화막 또는 실리콘 질화막의 밀도를 낮게 하면 금속 촉매의 확산이 용이하다.
또한, 상기 제 2 캡핑층의 패턴은 결정화 촉매가 후술할 비정질 실리콘층에 원하는 곳으로 확산할수 있도록 선택하여 패터닝한다. 이때, 상기 제 2 캡핑층 패턴 사이의 간격은 1 내지 50㎛인 것이 금속 촉매의 저농도 제어 측면에서 볼때 바람직하다.
상기 제 1 캡핑층(12)과 상기 제 2 캡핑층 패턴(13)은 또한, 버퍼층으로서의 역할을 하기도 한다. 다시말하여, 금속 촉매(11)층의 금속 및 절연 기판(10) 내의 오염물이 실리콘층으로 확산되는 것을 막아주는 역할도 담당한다.
상기 제 2 캡핑층 패턴(13) 상에 반도체층 패턴(14)이 형성되어 있다. 상기 반도체층 패턴(14) 내부에는 소오스/드레인 영역(15, 16) 및 채널층(17)이 형성되어 있다. 상기 채널층(17)은 단결정에 가까운 실리콘층으로 형성될 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 단면구조도이다.
도 2을 참조하면, 절연 기판(10) 상에 금속 촉매(11)층이 형성되어 있고 상기 금속 촉매(11)층 상에 제 1 캡핑층 패턴(21)이 형성되어 있다. 상기 제 1 캡핑층 패턴(21)은 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있으며, 상기 실리콘 질화막 또는 실리콘 산화막의 두께를 두껍게 하거나, 밀도를 크게 조절하여 금속 촉매가 확산 불가능하도록 조절한다.
상기 제 1 캡핑층 패턴(21) 상에 제 2 캡핑층(22)이 형성되어 있다. 상기 제 2 캡핑층(22)은 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있으며, 그 두께를 상기 제 1 캡핑층 패턴(21)보다 얇게 하거나, 밀도를 상기 제 1 캡핑층 패턴(21)보다 낮게 조절하여 금속 촉매가 확산 가능하도록 조절한다. 즉, 상기 제 2 캡핑층(22)은 금속 촉매 확산 가능층의 역할을 담당한다.
상술한 것을 제외하고는 제 1 실시예에 따른 박막트랜지스터와 동일하다.
도 3a 내지 도 3e는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들이다.
도 3a를 참조하면, 절연 기판(30) 상에 금속 촉매(31)층을 증착한다. 금속 촉매(31)는 니켈이 바람직하며, 상기 금속 촉매(31)층은 스퍼터(Sputter)를 이용해서 증착할 수 있다. 또한, 이온 주입을 통한 방법으로 이루어질 수 있고, 플라즈마를 이용하여 형성할 수 있는데, 플라즈마를 이용한 방법은 상기 절연 기판(30) 상에 금속 물질을 배치하고 이를 플라즈마에 노출시켜 형성시킬 수 있다. 상기 금속 촉매(31)층 상에 제 1 캡핑층(32)을 형성한다. 상기 제 1 캡핑층(32)은 상기한 바와 같이 금속 촉매 확산 가능층의 역할을 담당하기 때문에 그 두께를 얇게 하거나 밀도를 낮게 조절하여 금속 촉매(31)가 확산 가능하도록 형성시킨다.
도 3b를 참조하면, 상기 제 1 캡핑층(32) 상에 제 2 캡핑층을 형성한다. 상기 제 2 캡핑층은 상기한 바와 같이 금속 촉매 확산 불가능층의 역할을 담당하기 때문에 그 두께를 제 1 캡핑층(32) 보다 두껍게 하거나, 밀도를 제 1 캡핑층(32) 보다 크게조절하여 금속 촉매(31)가 확산 불가능하도록 형성시킨다. 이어서, 상기 제 2 캡핑층을 패터닝하여 제 2 캡핑층 패턴(33)을 형성한다. 이때, 후술할 시드(seed)가 원하는 부분에 형성될 수 있도록 금속 촉매(31)가 확산하는 영역을 선택하여 패터닝한다.
도 3c를 참조하면, 상기 제 2 캡핑층 패턴(33) 상에 비정질 실리콘층(34)을 형성한다. 상기 비정질 실리콘층(34)은 플라즈마를 이용한 화학 기상 증착법(CVD)를 이용하여 형성시킬 수 있다.
도 3d를 참조하면, 상기 금속 촉매(31)층의 금속 촉매를 확산시킨다. 상기 확산은 200 내지 700℃에서 열처리를 함으로써 수행할 수 있으며, 상기 열처리는 1시간 동안 유지하는 것이 바람직하다. 상기 열처리를 통하여 금속 촉매(31)는 상기 제 1 캡핑층(32)을 통과해서 상기 비정질 실리콘층(34)으로 확산된다. 확산된 상기 금속 촉매는 상기 비정질 실리콘층(34) 내부에서 시드(seed,35)를 형성시킨다. 상기 시드(seed,35)라 함은 금속이 실리콘과 만나 형성되는 금속실리사이드를 의미한다. 후술할 결정화는 상기 시드(35)로 부터 이루어지는데, 보통은 금속 촉매 중 1/100 정도만이 확산하여 상기 시드를 형성한다. 제 2 캡핑층 패턴(33)에 의해 확산되지 못한 금속 촉매는 상기 제 1 캡핑층(32)에 남게 된다.
도 3e를 참조하면, 상기 비정질 실리콘층(34)을 결정화하여 다결정 실리콘층(36)을 형성시킨다. 상기 결정화는 열처리를 통해서 수행될 수 있으며, 상기 열처리는 도가니(Furnace)에서 장시간 가열함으로써 이루어질 수 있는데, 이때 결정화 온도는 400 내지 1300℃가 바람직하다. 상기 온도에서 열처리를 하게 되면 상기 시드(seed,35)로 부터 측면으로 성장해서 이웃한 그레인(Grain)과 만나게 되어 그레인 경계(Grain boundary)를 형성하며 완전 결정화 된다. 상기 결정화 방법에 의해 형성된 다결정 실리콘층(36)의 그레인 크기는 20 내지 90㎛까지 성장할 수 있다. 따라서, 그레인 내부에서도 결정성이 좋은 부분을 채널 형성부(37)로 하여 후술할 채널층을 형성할 수 있다. 즉, 반도체층 내부의 채널층을 단결정에 가깝게 형성시킬 수 있다.
이어서, 도시되지는 않았으나 상기 다결정 실리콘층(36)을 패터닝하고 이온 주입 공정을 통하여 소오스/드레인 영역 및 채널층을 형성한다. 즉, 반도체층 패턴을 형성한다. 이때, 상기 채널층(17)은 상술한 바와 같이 채널 형성부(37)에 형성되도록 한다.
반도체층 패턴 하부에 제 1 캡핑층 및 제 2 캡핑층 패턴이 형성되어 있기 때문에 상기 캡핑층들을 별도로 제거할 필요가 없다. 상기 반도체층 패턴 상에 게이트 절연막을 형성한 후 상기 게이트 절연막 상에 금속층 및 포토레지스트층을 순차적으로 적층한다. 상기 포토레지스트층을 패터닝하고 상기 패터닝된 포토레지스트층을 마스크로 하여 상기 금속층을 식각 함으로써 게이트전극을 형성한다. 상기 결과물을 이용하여 박막트랜지스터를 완성할 수 있다.
도 4a 내지 도 4e는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 제조 방법을 설명하기 위한 공정도이다.
도 4a를 참조하면, 절연 기판(30) 상에 금속 촉매(31)층을 증착한다. 상기 금속 촉매(31)층 상에 제 1 캡핑층을 형성하고 패터닝하여 제 1 캡핑층 패턴(41)을 형성한다. 이때, 후술할 시드(seed)가 원하는 부분에 형성될 수 있도록 금속 촉매(31)가 확산하는 영역을 선택하여 패터닝한다. 상기 제 1 캡핑층 패턴(41)은 상기한 바와 같이 금속 촉매 확산 불가능층의 역할을 담당하기 때문에 그 두께를 두껍게 하거나 밀도를 크게 조절하여 금속 촉매가 확산 불가능하도록 형성시킨다.
도 4b를 참조하면, 상기 제 1 캡핑층 패턴(41) 상에 제 2 캡핑층(42)을 형성한다. 상기한 바와 같이 상기 제 2 캡피층(42)은 금속 촉매 확산 가능층의 역할을 담당하기 때문에 그 두께를 상기 제 1 캡핑층 패턴(41)보다 얇게 하거나, 밀도를 상기 제 1 캡핑층 패턴(41)보다 낮게 조절하여 금속 촉매(31)가 확산 가능하도록 조절한다.
도 4c 내지 도 4e를 참조하면, 상기 제 2 캡핑층(42) 상에 비정질 실리콘층(34)을 형성하고, 열처리를 통해 금속 촉매를 상기 제 2 캡핑층(42)을 통과시켜 상기 비정질 실리콘층(34) 내부로 확산시킨다. 이후 결정화를 통하여 다결정 실리콘층(36)을 형성한다. 상술한 것을 제외하고는 제 1 실시예에 따른 박막트랜지스터의 제조 방법과 동일하다.
상술한 바와 같이 본 발명에 따르면, 비정질 실리콘층 하부에 캡핑층이 형성되므로 비정질 실리콘층을 결정화한 후에 캡핑층을 제거할 필요가 없이 공정을 진행할 수 있고, 결정화 촉매의 균일한 저농도 확산 제어로 촉매로 부터 형성되는 시드(seed)의 위치를 조절하여 다결정 실리콘층 내의 채널 영역을 단결정에 가깝도록 형성함으로써 박막트랜지스터의 소자 특성을 향상시키고 균일한 값을 얻을 수 있는 박막트랜지스터 및 그의 제조 방법을 제공하는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 박막트랜지스터의 단면구조도,
도 2는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 단면구조도,
도 3a 내지 도 3e는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들,
도 4a 내지 도 4e는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 절연 기판 11, 31 : 금속 촉매
12, 32 : 제 1 캡핑층 13, 33 : 제 2 캡핑층 패턴
14 : 반도체층 패턴 15 : 소오스 영역
16 : 드레인 영역 17 : 채널층
21, 41 : 제 1 캡핑층 패턴 22, 42 : 제 2 캡핑층
34 : 비정질 실리콘층 35 : 시드(seed)
36 : 다결정 실리콘층 37 : 채널 형성부
Claims (23)
- 절연 기판;상기 절연 기판 상에 형성된 금속 촉매층;상기 금속 촉매층 상에 형성된 제 1 캡핑층;상기 제 1 캡핑층 상에 형성된 제 2 캡핑층 패턴; 및상기 제 2 캡핑층 패턴 상에 형성된 반도체층 패턴을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 제 1 캡핑층은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 제 2 캡핑층 패턴은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 제 2 캡핑층 패턴의 두께가 제 1 캡핑층의 두께보다 두꺼운 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 제 2 캡핑층 패턴의 밀도가 제 1 캡핑층의 밀도보다 큰 것을 특징으로 하는 박막트랜지스터.
- 절연 기판;상기 절연 기판 상에 형성된 금속 촉매층;상기 금속 촉매층 상에 형성된 제 1 캡핑층 패턴;상기 제 1 캡핑층 패턴 상에 형성된 제 2 캡핑층 ; 및상기 제 2 캡핑층 상에 형성된 반도체층 패턴을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 6 항에 있어서,상기 제 1 캡핑층 패턴은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 것을 특징으로 하는 박막트랜지스터.
- 제 6 항에 있어서,상기 제 2 캡핑층은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 것을 특징으로 하는 박막트랜지스터.
- 제 6 항에 있어서,상기 제 1 캡핑층 패턴의 두께가 제 2 캡핑층의 두께보다 두꺼운 것을 특징으로 하는 박막트랜지스터.
- 제 6 항에 있어서,상기 제 1 캡핑층 패턴의 밀도가 제 2 캡핑층의 밀도보다 큰 것을 특징으로 하는 박막트랜지스터.
- 제 1 또는 제 6 항에 있어서,상기 캡핑층 패턴 사이의 간격은 1 내지 50㎛인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항 또는 제 6 항에 있어서,상기 절연 기판은 유리로 이루어진 것을 특징으로 하는 박막트랜지스터.
- 제 1 항 또는 제 6 항에 있어서,상기 금속 촉매는 니켈인 것을 특징으로 하는 박막트랜지스터.
- 절연 기판 상에 금속 촉매층을 형성하는 단계;상기 금속 촉매층 상에 제 1 캡핑층을 형성하는 단계;상기 제 1 캡핑층 상에 제 2 캡핑층을 형성하고 패터닝하는 단계;상기 패터닝된 제 2 캡핑층 상에 비정질 실리콘층을 형성하는 단계;상기 금속 촉매를 확산시키는 단계; 및상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계를 포함하는 박막트랜지스터의 제조 방법.
- 절연 기판 상에 금속 촉매층을 형성하는 단계;상기 금속 촉매층 상에 제 1 캡핑층을 형성하고 패터닝하는 단계;상기 제 1 캡핑층 패턴 상에 제 2 캡핑층을 형성하는 단계;상기 제 2 캡핑층 상에 비정질 실리콘층을 형성하는 단계;상기 금속 촉매를 확산시키는 단계; 및상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계를 포함하는 박막트랜지스터의 제조 방법.
- 제 14 항 또는 제 15 항에 있어서,상기 금속 촉매층은 플라즈마 화학 기상법(CVD) 또는 스퍼터(Sputter) 방법을 이용하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 14 항 또는 제 15 항에 있어서,상기 제 1 캡핑층 또는 제 2 캡핑층은 플라즈마 강화 화학 기상 증착(PECVD)법을 사용하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 14 항 또는 제 15 항에 있어서,상기 금속 촉매의 확산은 열처리에 의해 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 18 항에 있어서,상기 열처리는 200 내지 700℃에서 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 14 항 또는 제 15 항에 있어서,상기 비정질 실리콘층의 결정화는 열처리에 의해 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 20 항에 있어서,상기 열처리는 400 내지 1300℃에서 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 14 항 또는 제 15 항에 있어서,상기 다결정 실리콘층을 형성하는 단계 후에 채널층을 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 22 항에 있어서,상기 채널층은 상기 캡핑층 패턴의 단부에서 적어도 1 내지 5㎛ 떨어진 곳에서 부터 형성되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040042348A KR100600874B1 (ko) | 2004-06-09 | 2004-06-09 | 박막트랜지스터 및 그의 제조 방법 |
| US11/019,459 US7943929B2 (en) | 2004-06-09 | 2004-12-23 | Thin film transistor and method of fabricating the same |
| JP2004377848A JP4549842B2 (ja) | 2004-06-09 | 2004-12-27 | 薄膜トランジスタの製造方法 |
| CNB2004100997172A CN100401531C (zh) | 2004-06-09 | 2004-12-31 | 薄膜晶体管和其制造方法 |
| US11/460,654 US7989326B2 (en) | 2004-06-09 | 2006-07-28 | Thin film transistor and method of fabricating the same |
| JP2009185138A JP5021005B2 (ja) | 2004-06-09 | 2009-08-07 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040042348A KR100600874B1 (ko) | 2004-06-09 | 2004-06-09 | 박막트랜지스터 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050117133A true KR20050117133A (ko) | 2005-12-14 |
| KR100600874B1 KR100600874B1 (ko) | 2006-07-14 |
Family
ID=35459626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040042348A KR100600874B1 (ko) | 2004-06-09 | 2004-06-09 | 박막트랜지스터 및 그의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7943929B2 (ko) |
| JP (2) | JP4549842B2 (ko) |
| KR (1) | KR100600874B1 (ko) |
| CN (1) | CN100401531C (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100731756B1 (ko) * | 2006-06-07 | 2007-06-22 | 삼성에스디아이 주식회사 | 박막트랜지스터의 제조방법 |
| KR101146995B1 (ko) * | 2010-06-16 | 2012-05-22 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 형성 방법 및 이를 이용한 박막 트랜지스터의 형성방법 |
| US8633484B2 (en) | 2010-06-03 | 2014-01-21 | Samsung Display Co., Ltd. | Organic light emitting display and method of fabricating the same |
| US9070717B2 (en) | 2009-11-20 | 2015-06-30 | Samsung Display Co., Ltd. | Method of fabricating polysilicon layer, thin film transistor, organic light emitting diode display device including the same, and method of fabricating the same |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611154B1 (ko) * | 2003-11-27 | 2006-08-09 | 삼성에스디아이 주식회사 | 금속 유도 결정화 방법을 이용한 박막 트랜지스터, 이의제조 방법 및 이를 사용하는 액티브 매트릭스 평판 표시장치 |
| KR101041141B1 (ko) | 2009-03-03 | 2011-06-13 | 삼성모바일디스플레이주식회사 | 유기전계발광표시장치 및 그의 제조방법 |
| KR101015849B1 (ko) * | 2009-03-03 | 2011-02-23 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 |
| KR101049799B1 (ko) * | 2009-03-03 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 |
| KR20100100187A (ko) * | 2009-03-05 | 2010-09-15 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 제조방법 |
| KR101049801B1 (ko) | 2009-03-05 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 제조방법 및 이에 이용되는 원자층 증착장치 |
| KR101056428B1 (ko) * | 2009-03-27 | 2011-08-11 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치 |
| KR101094295B1 (ko) * | 2009-11-13 | 2011-12-19 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 제조방법, 박막트랜지스터의 제조방법, 및 유기전계발광표시장치의 제조방법 |
| WO2012005389A1 (ko) * | 2010-07-06 | 2012-01-12 | 노코드 주식회사 | 다결정 실리콘 박막의 제조방법 |
| US8482078B2 (en) | 2011-05-10 | 2013-07-09 | International Business Machines Corporation | Integrated circuit diode |
Family Cites Families (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3255942B2 (ja) * | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| TW226478B (en) * | 1992-12-04 | 1994-07-11 | Semiconductor Energy Res Co Ltd | Semiconductor device and method for manufacturing the same |
| US5275851A (en) * | 1993-03-03 | 1994-01-04 | The Penn State Research Foundation | Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates |
| JPH0786607A (ja) | 1993-09-20 | 1995-03-31 | Toshiba Corp | 薄膜トランジスタ |
| US5532854A (en) * | 1994-01-25 | 1996-07-02 | Fergason; James L. | Folded variable birefringerence zeroth order hybrid aligned liquid crystal apparatus |
| US6884698B1 (en) * | 1994-02-23 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with crystallization of amorphous silicon |
| JP3269738B2 (ja) | 1994-09-21 | 2002-04-02 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP3442500B2 (ja) * | 1994-08-31 | 2003-09-02 | 株式会社半導体エネルギー研究所 | 半導体回路の作製方法 |
| JP3198378B2 (ja) | 1996-03-01 | 2001-08-13 | シャープ株式会社 | 半導体装置の製造方法 |
| JP3240258B2 (ja) | 1996-03-21 | 2001-12-17 | シャープ株式会社 | 半導体装置、薄膜トランジスタ及びその製造方法、ならびに液晶表示装置及びその製造方法 |
| US6011275A (en) * | 1996-12-30 | 2000-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP3976828B2 (ja) * | 1997-02-17 | 2007-09-19 | 株式会社半導体エネルギー研究所 | 結晶性珪素膜の作製方法 |
| JPH11243209A (ja) | 1998-02-25 | 1999-09-07 | Seiko Epson Corp | 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置、アクティブマトリクス基板、液晶表示装置および電子機器 |
| US6346437B1 (en) * | 1998-07-16 | 2002-02-12 | Sharp Laboratories Of America, Inc. | Single crystal TFT from continuous transition metal delivery method |
| JP2000315802A (ja) | 2000-01-01 | 2000-11-14 | Semiconductor Energy Lab Co Ltd | 半導体素子の作製方法 |
| GB0006958D0 (en) | 2000-03-23 | 2000-05-10 | Koninkl Philips Electronics Nv | Method of manufacturing a transistor |
| JP4588167B2 (ja) * | 2000-05-12 | 2010-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6746901B2 (en) * | 2000-05-12 | 2004-06-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating thereof |
| KR20030008752A (ko) * | 2001-07-20 | 2003-01-29 | 학교법인 경희대학교 | 액정디스플레이용 다결정 실리콘 형성 방법 |
| KR100398591B1 (ko) | 2001-09-05 | 2003-09-19 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 제조방법 |
| JP4011344B2 (ja) * | 2001-12-28 | 2007-11-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100473996B1 (ko) | 2002-01-09 | 2005-03-08 | 장 진 | 비정질 실리콘의 결정화 방법 |
| KR100845557B1 (ko) * | 2002-02-20 | 2008-07-10 | 삼성전자주식회사 | 액티브 매트릭스형 유기전계발광 표시장치 및 그 제조방법 |
| JP4626796B2 (ja) | 2002-10-09 | 2011-02-09 | セイコーエプソン株式会社 | 電気光学装置の製造方法及び電子機器 |
| TW569350B (en) * | 2002-10-31 | 2004-01-01 | Au Optronics Corp | Method for fabricating a polysilicon layer |
| JP4748986B2 (ja) * | 2002-11-01 | 2011-08-17 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100470274B1 (ko) | 2002-11-08 | 2005-02-05 | 진 장 | 덮개층을 이용한 비정질 물질의 상 변화 방법 |
| US7374976B2 (en) * | 2002-11-22 | 2008-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating thin film transistor |
| US7335255B2 (en) * | 2002-11-26 | 2008-02-26 | Semiconductor Energy Laboratory, Co., Ltd. | Manufacturing method of semiconductor device |
| EP1583148A4 (en) * | 2003-01-08 | 2007-06-27 | Semiconductor Energy Lab | SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SAME |
| TWI328837B (en) * | 2003-02-28 | 2010-08-11 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| JP2004319538A (ja) * | 2003-04-10 | 2004-11-11 | Seiko Epson Corp | 半導体装置の製造方法、集積回路、電子光学装置及び電子機器 |
| CN100568457C (zh) * | 2003-10-02 | 2009-12-09 | 株式会社半导体能源研究所 | 半导体装置的制造方法 |
| KR100611154B1 (ko) * | 2003-11-27 | 2006-08-09 | 삼성에스디아이 주식회사 | 금속 유도 결정화 방법을 이용한 박막 트랜지스터, 이의제조 방법 및 이를 사용하는 액티브 매트릭스 평판 표시장치 |
-
2004
- 2004-06-09 KR KR1020040042348A patent/KR100600874B1/ko active IP Right Grant
- 2004-12-23 US US11/019,459 patent/US7943929B2/en active Active
- 2004-12-27 JP JP2004377848A patent/JP4549842B2/ja active Active
- 2004-12-31 CN CNB2004100997172A patent/CN100401531C/zh active Active
-
2006
- 2006-07-28 US US11/460,654 patent/US7989326B2/en active Active
-
2009
- 2009-08-07 JP JP2009185138A patent/JP5021005B2/ja active Active
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100731756B1 (ko) * | 2006-06-07 | 2007-06-22 | 삼성에스디아이 주식회사 | 박막트랜지스터의 제조방법 |
| US9070717B2 (en) | 2009-11-20 | 2015-06-30 | Samsung Display Co., Ltd. | Method of fabricating polysilicon layer, thin film transistor, organic light emitting diode display device including the same, and method of fabricating the same |
| US9576797B2 (en) | 2009-11-20 | 2017-02-21 | Samsung Display Co., Ltd. | Method of fabricating polysilicon layer, thin film transistor, organic light emitting diode display device including the same, and method of fabricating the same |
| US8633484B2 (en) | 2010-06-03 | 2014-01-21 | Samsung Display Co., Ltd. | Organic light emitting display and method of fabricating the same |
| KR101146995B1 (ko) * | 2010-06-16 | 2012-05-22 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 형성 방법 및 이를 이용한 박막 트랜지스터의 형성방법 |
| US8357596B2 (en) | 2010-06-16 | 2013-01-22 | Samsung Display Co., Ltd. | Method of forming a polycrystalline silicon layer and method of manufacturing thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| US7989326B2 (en) | 2011-08-02 |
| JP4549842B2 (ja) | 2010-09-22 |
| JP2009295996A (ja) | 2009-12-17 |
| CN100401531C (zh) | 2008-07-09 |
| JP2005354028A (ja) | 2005-12-22 |
| US20060263951A1 (en) | 2006-11-23 |
| US20050275019A1 (en) | 2005-12-15 |
| JP5021005B2 (ja) | 2012-09-05 |
| CN1707810A (zh) | 2005-12-14 |
| US7943929B2 (en) | 2011-05-17 |
| KR100600874B1 (ko) | 2006-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100611659B1 (ko) | 박막트랜지스터 및 그의 제조 방법 | |
| JP4384234B2 (ja) | 薄膜トランジスタ | |
| JP5021005B2 (ja) | 薄膜トランジスタ | |
| KR101125565B1 (ko) | 박막트랜지스터, 그를 구비하는 유기전계발광표시장치 및 그들의 제조방법 | |
| KR100611764B1 (ko) | 박막트랜지스터의 제조 방법 | |
| US7601565B2 (en) | Thin film transistor and method of fabricating the same | |
| KR100611762B1 (ko) | 박막트랜지스터의 제조 방법 | |
| KR100611658B1 (ko) | 박막트랜지스터의 제조 방법 | |
| KR100534585B1 (ko) | 비정질 실리콘막의 결정화 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130628 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140701 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150701 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160629 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170704 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180702 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20190701 Year of fee payment: 14 |