KR20090103009A - 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 - Google Patents

박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치

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KR20090103009A
KR20090103009A KR1020080028324A KR20080028324A KR20090103009A KR 20090103009 A KR20090103009 A KR 20090103009A KR 1020080028324 A KR1020080028324 A KR 1020080028324A KR 20080028324 A KR20080028324 A KR 20080028324A KR 20090103009 A KR20090103009 A KR 20090103009A
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Abstract

본 발명은 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치에 관한 것이다.
본 발명은 기판; 상기 기판 상에 위치하며, 채널 영역, 소오스/드레인 영역 및 바디콘택영역을 포함하는 반도체층; 상기 반도체층 상에 위치하며, 상기 바디콘택영역을 노출시키는 게이트 절연막; 상기 게이트 절연막 상에 위치하며, 상기 게이트 절연막에 의해 노출된 상기 바디콘택영역과 접하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 바디콘택영역은 상기 반도체층의 에지 영역 내에 형성된 것을 특징으로 하는 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치를 제공한다.

Description

박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치{TFT, fabricating methode of the TFT, and organic lighting emitting diode display device comprising the same}
본 발명은 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치에 관한 것으로, 더욱 상세하게는 반도체층의 채널 영역과 연결되는 에지 영역을 노출시키는 게이트 절연막을 형성하고, 상기 노출된 에지 영역을 게이트 전극과 게이트-바디 콘택을 하기 위한 바디콘택영역으로 이용함으로써, 종래의 반도체층에서 바디콘택영역을 별도로 연장형성함이 없이 게이트-바디 콘택 박막트랜지스터를 구현할 수 있는 박막트랜지스터, 그의 제조방법 및 이를 이용하는 유기전계발광표시장치에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 스위칭소자와 능동 행렬유기 전계 발광 소자(AMOLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 능동 행렬 액정 디스플레이 장치나 능동 행렬 유기 전계 발광 소자와 같은 능동 행렬 평판 표시 장치에 사용되는 다결정 실리콘 박막 트랜지스터는 일반적으로 섬형태의 반도체층이 플로팅되어 있는 플로팅 바디 다결정 실리콘 박막트랜지스터(floating body poly-Si TFT)이다. 상기 플로팅 바디 다결정 실리콘 박막트랜지스터는 크기가 축소됨에 따라 드레인 전류의 포화영역이 감소함과 동시에 드레인 전류가 감소하는 문제점이 있다.
그래서 이를 해결하고자 반도체층과 게이트 전극이 연결되는 게이트-바디 콘택 박막트랜지스터(gate-body contact TFT)가 제안되었다. 상기 게이트-바디 콘택 박막트랜지스터 구조에서는 낮은 게이트 전압에서 문턱전압이하 기울기(subthreshold slope)값이 개선되며, 낮은 게이트 전압에서 높은 드레인 전류를 얻을 수 있다. 따라서 낮은 게이트 전압에서도 온/오프 특성을 구현할 수 있기 때문에 저소비전력으로 평판표시장치를 구동하는 것이 가능하다는 장점이 있다.
종래에는 게이트-바디 콘택 박막트랜지스터를 구현하기 위해서 바디콘택영역을 구비하지 않는 기존의 반도체층에 게이트 전극과 콘택하기 위한 바디콘택영역을 별도로 연장형성하였다. 그러나 이와 같이 바디콘택영역을 별도로 연장형성하는 경우에는 반도체층 및 바디콘택영역이 차지하는 면적이 넓어져서 소자의 집적화에 적절하지 않은 문제점이 있다.
본 발명은 게이트-바디 콘택 박막트랜지스터를 형성함에 있어서, 반도체층의 에지 영역을 바디콘택영역으로 이용하여, 바디콘택영역을 구비하지 않는 종래의 반도체층 영역에 별도의 바디콘택영역을 연장형성하지 않으면서 게이트-바디 콘택 구조를 구현함으로써, 종래의 게이트-바디 콘택 박막트랜지스터 구조에 비하여 소자 내에서 차지하는 면적이 감소한 박막트랜지스터, 그의 제조 방법, 및 이를 구비한 유기전계발광표시장치를 제공하는데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은 기판; 상기 기판 상에 위치하며, 채널 영역, 소오스/드레인 영역 및 바디콘택영역을 포함하는 반도체층; 상기 반도체층 상에 위치하며, 상기 바디콘택영역을 노출시키는 게이트 절연막; 상기 게이트 절연막 상에 위치하며, 상기 게이트 절연막에 의해 노출된 상기 바디콘택영역과 접하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 바디콘택영역은 상기 반도체층의 에지 영역 내에 형성된 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한 본 발명은 기판을 제공하고, 상기 기판 상에 위치하는 반도체층을 형성하고, 상기 반도체층 상에 상기 반도체층의 에지 영역의 일부 또는 전부를 노출시키는 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 상기 게이트 절연막에 의해 노출된 상기 반도체층의 에지 영역과 접하도록 게이트 전극을 형성하고, 상기 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한 본 발명은 기판; 상기 기판 상에 위치하며, 채널 영역, 소오스/드레인 영역 및 바디콘택영역을 포함하는 반도체층; 상기 반도체층 상에 위치하며, 상기 바디콘택영역을 노출시키는 게이트 절연막; 상기 게이트 절연막 상에 위치하며, 상기 게이트 절연막에 의해 노출된 상기 바디콘택영역과 접하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 상기 층간 절연막 상에 위치하며, 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극; 상기 소오스/드레인 전극과 전기적으로 연결된 제 1 전극; 상기 제 1 전극 상에 위치하며, 발광층을 포함하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극을 포함하며, 상기 바디콘택영역은 상기 반도체층의 에지 영역 내에 형성된 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
게이트-바디 콘택 박막트랜지스터를 구현함에 있어서, 반도체층의 에지 영역을 바디콘택영역으로 이용하여, 바디콘택영역을 구비하지 않는 종래의 반도체층 영역에 별도의 바디콘택영역을 연장형성하지 않으면서 게이트-바디 콘택 구조를 구현함으로써, 종래의 게이트-바디 콘택 박막트랜지스터 구조에 비하여 소자 내에서 차지하는 면적이 감소한 박막트랜지스터, 그의 제조 방법, 및 이를 구비한 유기전계발광표시장치를 제공할 수 있다.
도 1a 내지 도 5b는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 제조 공정의 평면도 및 단면도이다. 도 1a, 도 2a, 도 3a, 도 4a 및 도 5a는 평면도이며, 도 1b, 도 2b, 도 3b, 도 4b 및 도 5b는 도 1a, 도 2a, 도 3a, 도 4a 및 도 5a의 A-A'선에 따른 단면구조를 도시한 단면도이다.
도 6a 내지 도 8b는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 제조 공정의 평면도 및 단면도이다. 도 6a, 도 7a 및 도 8a는 평면도이며, 도 6b, 도 7b 및 도 8b는 도 6a, 도 7a 및 도 8a의 B-B'선에 따른 단면구조를 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다. 도 5a에서 C-C'선에 따른 단면구조를 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
104, 603: 반도체층 106: 에지 영역
110, 608: 바디콘택영역 109, 607: 채널 영역
107, 108, 605, 606: 소오스/드레인 영역
105, 604: 게이트 절연막 111, 609: 게이트 전극
112, 610: 층간절연막
114, 115, 612, 613: 소오스/드레인 전극
118: 제 1 전극 120: 유기막층
121: 제 2 전극
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
<실시예 1>
도 1a 내지 도 5b는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 제조 공정의 평면도 및 단면도이다. 도 1a, 도 2a, 도 3a, 도 4a 및 도 5a는 평면도이며, 도 1b, 도 2b, 도 3b, 도 4b 및 도 5b는 도 1a, 도 2a, 도 3a, 도 4a 및 도 5a의 A-A'선에 따른 단면구조를 도시한 단면도이다.
먼저, 도 1a 및 도 1b에 도시된 바와 같이 유리 또는 플라스틱과 같은 기판(100)상에 버퍼층(101)을 형성한다. 상기 버퍼층(101)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(101)은 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(101) 상에 다결정 실리콘층(102)을 형성한다. 상기 다결정 실리콘층(102)은 비정질 실리콘층을 RTA(Rapid Thermal Annealing) 공정, SPC법(Solid Phase Crystallization), ELA법(Excimer Laser Crystallization), MIC법(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization), SLS법(Sequential Lateral Solidification), 또는 SGS법(Super Grain Silicon)등과 같은 결정화법으로 결정화하여 형성할 수 있다.
이어서 상기 다결정 실리콘층(102) 상에 절연막(103)을 형성한다. 상기 절연막 물질(103)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
이어서 도 2a 및 도 2b를 참조하면, 상기 다결정 실리콘층(102) 및 상기 절연막(103)을 패터닝한다. 상기 다결정 실리콘층(102)을 패터닝하여 반도체층(104)으로 형성하고, 상기 절연막(103)이 상기 반도체층(104)의 에지 영역(105)을 노출시키도록 패터닝하여 게이트 절연막(105)으로 형성한다.
여기서 노출시키고자 하는 상기 반도체층(104)의 에지 영역(106)이라고 함은 상기 반도체층(104)의 소오스 영역(도 3a의 107)과 드레인 영역(도 3a의 108)을 잇는 선과 평행한 방향을 상기 반도체층(104)의 길이 방향이라 하고, 상기 소오스 영역(도 3a의 107)과 상기 드레인 영역(도 3a의 108)을 잇는 선과 수직한 방향을 상기 반도체층(104)의 폭 방향이라고 하면, 상기 반도체층(104)의 길이 방향의 모서리에서 폭 방향으로 일정 거리까지 떨어진 영역을 말한다. 그리고 본 명세서에서 길이는 반도체층의 소오스 영역과 드레인 영역을 잇는 선과 평행한 방향의 거리를 말하며, 폭이라고 하면 소오스 영역과 드레인 영역을 잇는 선과 수직한 방향의 거리를 말한다.
상기 절연막(103)이 상기 다결정 실리콘층(102)보다 오버에칭되도록 에칭 조건을 조절하여, 한 번의 패터닝 공정으로 상기 게이트 절연막(105)이 상기 반도체층(104)의 에지 영역(105)을 노출하도록 형성할 수 있다. 예를 들면, 상부에 있는 상기 절연막(103)의 CD 바이어스를 하부에 있는 상기 다결정 실리콘층(102)의 CD 바이어스보다 더 크게 하면, 한 번의 패터닝 공정으로 상기 게이트 절연막(105)이 상기 반도체층(104)의 에지 영역(106)을 노출하도록 형성할 수 있다.
상기 에지 영역(106)의 일방향의 폭(a)은 상기 0 초과 내지 0.1㎛ 일 수 있다. 상기 폭 범위일 경우, 기존의 반도체층의 채널 영역의 면적을 크게 감소시키지 않으면서, 별도로 연장형성된 바디콘택영역 없이도 게이트-바디 콘택 박막트랜지스터 구조를 형성하기에 바람직하다.
이어서 도 3a 및 도 3b를 참조하면, 상기 게이트 절연막(105)에 의해 노출된 상기 반도체층(104)의 에지 영역(106)에 N형 또는 P형 불순물을 주입한다. 상기 에지 영역(106)에 주입되는 불순물은 상기 반도체층(104)의 소오스/드레인 영역에 주입되는 불순물과는 반대 도전형을 갖는 불순물을 주입한다. 이렇게 함으로써, 상기 반도체층(104)의 소오스/드레인 영역과 상기 에지 영역(106)은 PNP 또는 NPN 형태가 되어서 상기 소오스 또는 드레인 영역으로부터 전류가 흐를 때 상기 에지 영역을 통하여서는 흐를 수 없게 된다. 상기 불순물로 P형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있고, 상기 N형 불순물은 인(P), 비소(As) 및 안티몬(Sb) 등으로 이루어진 군에서 선택할 수 있다.
이어서 상기 반도체층(104)의 소오스/드레인 영역(107,108)이 형성될 영역에 상기 에지 영역(106)에 주입된 불순물과 반대 도전형을 갖는 불순물을 주입하여, 상기 반도체층(104)의 소오스/드레인 영역(107,108)을 형성한다. 상기 소오스 영역과 드레인 영역 사이에 위치하는 영역 중에서, 상기 에지 영역(106) 이외의 영역이 채널 영역(109)이 된다. 그리고 상기 에지 영역(106) 중에서 상기 소오스 영역과 드레인 영역 사이에 위치하며, 상기 채널 영역(109)에 연걸된 영역이 바디콘택영역(110)이 된다.
불순물을 주입하여 상기 소오스/드레인 영역(107,108)을 형성하는 것은 소오스/드레인 영역이 되는 영역을 노출시키는 포토레지스트 패턴을 형성하여, 상기 포토레지스트 패턴을 마스크로 이용하여 불순물을 주입하여 형성할 수도 있으며, 또는 후속하여 형성되는 게이트 전극을 마스크로 하여 불순물을 주입하여 형성할 수도 있다.
이어서 도 4a 및 4b를 참조하면, 상기 게이트 절연막(105) 상에 게이트 전극 물질을 증착하고, 패터닝하여 상기 반도체층(104)의 채널 영역(109) 및 바디콘택영역(110)과 중첩하도록 게이트 전극(111)을 형성한다. 상기 게이트 전극(111)은 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층일 수 있다. 여기서 상기 절연막(103)이 상기 바디콘택영역(110)을 노출하도록 패터닝되어 있으므로, 상기 상부에 형성된 게이트 전극(111)이 상기 바디콘택영역(110)과 접하여 게이트-바디 콘택 박막트랜지스터를 구현하게 된다. 본 발명에서는 상기 게이트 절연막(105)이 상기 반도체층(104)의 에지 영역(106)을 노출하도록 형성하고, 상기 에지 영역(106) 중에서 상기 채널 영역(109)과 연결된 에지 영역을 바디콘택영역(110)으로 형성함으로써, 상기 채널 영역(109)과 대응하는 영역에 형성된 상기 게이트 절연막(105)의 폭(b)이 상기 채널 영역(109) 및 상기 바디콘택영역(110)의 폭의 합보다 작다.
일반적으로, 반도체층은 기판 전면에 걸쳐 다결정 실리콘층을 형성하고, 상기 다결정 실리콘층 상에 포토레지스터 패턴을 형성한 후, 상기 포토레지스터 패턴을 마스크로 하여 상기 다결정 실리콘층을 식각함으로써 형성되게 되는데, 상기 다결정 실리콘층을 식각할 때 상기 반도체층의 에지 영역 부분은 식각 시 사용되는 식각 용액이나 플라즈마에 의해 손상을 입게 된다.
또한, 상기 에지 영역 부분에 포토레지스트의 잔류 등에 의해 상기 반도체층의 특성이 불균일해 지거나 나빠지게 된다. 이로 인해, 상기 반도체층을 포함하는 박막트랜지스터는 문턱 전압(Threshold Voltage) 또는 S-팩터(factor) 등과 같은 특성이 변화하게 되고, 박막트랜지스터의 특성을 나타내는 I-V 곡선에서 험프(hump) 등이 발생하는 등의 문제점을 일으키게 된다. 상기한 바와 같은 문제점은 상기 손상된 에지 영역 부분이 채널 영역으로 이용되기 때문에 발생하게 되는데, 본 발명에서는 상기 에지 영역 중 채널 영역과 접하는 영역에 상기 소오스/드레인 영역과 반대 도전형을 갖는 불순물을 주입하여 상기 에지 영역으로는 전류가 흐를 수 없게 하여 채널 영역으로 이용하지 않음으로써, 상기의 문제를 해결할 수 있다. 또한 본 발명에서는 상기 영역을 게이트 전극과 콘택하기 위한 바디콘택영역으로 이용함으로써, 별도의 바디콘택영역을 연장형성함이 없이도, 기존의 반도체층 영역으로도 게이트-바디 콘택 박막트랜지스터를 형성할 수 있다.
이어서 도 5a 및 도 5b를 참조하면, 상기 기판(100) 전면에 층간 절연막(112)을 형성한다. 상기 층간 절연막(112)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.
이어서, 상기 층간 절연막(112) 및 상기 게이트 절연막(105)을 식각하여 상기 반도체층(104)의 소오스/드레인 영역(107, 108)을 노출시키는 콘택홀(113)을 형성한다. 이어서, 상기 콘택홀(113)을 통하여 상기 소오스/드레인 영역(107,108)과 연결되는 소오스/드레인 전극(114,115)을 형성한다. 상기 소오스/드레인 전극(114,115)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 몰리브덴텅스텐(MoW) 및 알루미늄(Al)중에서 선택되는 어느 하나로 형성할 수 있다.
<실시예 2>
도 6a 내지 도 8b는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 제조 공정의 평면도 및 단면도이다. 도 6a, 도 7a 및 도 8a는 평면도이며, 도 6b, 도 7b 및 도 8b는 도 6a, 도 7a 및 도 8a의 B-B'선에 따른 단면구조를 도시한 단면도이다. 하기에서 특별히 언급되는 경우를 제외하고는 상기 실시예에서 언급된 것을 참조한다.
먼저, 도 6a 및 도 6b에 도시된 바와 같이 기판(600)상에 버퍼층(601)을 형성한다. 이어서, 상기 버퍼층(601) 상에 다결정 실리콘층(602)을 형성한다.
이어서 도 7a 및 도 7b를 참조하면, 상기 제 1 실시예와는 달리 상기 다결정 실리콘층(602)만을 먼저 패터닝하여 반도체층(603)으로 형성한다.
이어서 상기 기판(600) 전면에 절연막을 증착하고, 상기 절연막이 상기 반도체층(603)의 에지 영역을 노출시키도록 패터닝하여 게이트 절연막(604)으로 형성한다. 여기서 상기 게이트 절연막(604)은 상기 반도체층(603)의 에지 영역 내에서 적어도 상기 반도체층(603)의 채널이 형성되는 영역과 연결되는 에지 영역(608)은 노출되도록 하여야 하며, 상기 채널 영역에 연결되는 에지 영역 중 적어도 일방향의 영역(608)을 노출시키도록 패터닝한다. 노출되는 상기 에지 영역(608)의 길이(c)는 상기 채널 영역의 길이와 같거나 채널 영역의 길이보다 클 수 있다.
이어서 상기 게이트 절연막(604)에 의해 노출된 상기 반도체층(603)의 에지 영역(608)에 N형 또는 P형 불순물을 주입한다. 이어서 상기 반도체층(603)의 소오스/드레인 영역이 형성될 영역에 상기 에지 영역(608)에 주입된 불순물과 반대 도전형을 갖는 불순물을 주입하여, 상기 반도체층(603)의 소오스/드레인 영역(605,606)을 형성하고, 채널 영역(607)과 바디콘택영역(608)을 정의한다.
이어서 도 8a 및 도 8b를 참조하면, 상기 게이트 절연막(604) 상에 게이트 전극 물질을 증착하고, 패터닝하여 상기 반도체층(603)의 채널 영역(607) 및 바디콘택영역(608)과 중첩하도록 게이트 전극(609)을 형성한다. 상기 게이트 전극(609)이 상기 패터닝된 게이트 절연막(604)에 의해 노출된 상기 바디콘택영역(608)과 접하여 게이트-바디 콘택 박막트랜지스터를 구현하게 된다.
이어서 상기 기판 전면에 층간 절연막(610)을 형성한다. 계속해서 상기 층간 절연막(610) 및 상기 게이트 절연막(604)을 식각하여 상기 반도체층(603)의 소오스/드레인 영역(605, 606)을 노출시키는 콘택홀(611)을 형성한다. 이어서, 상기 콘택홀(611)을 통하여 상기 소오스/드레인 영역(605,606)과 연결되는 소오스/드레인 전극(612,613)을 형성한다.
<실시예 3>
본 발명의 실시예 3에서는 불순물이 주입된 상기 반도체층의 에지 영역을 이용하여 상기 반도체층 내의 결정화 유도 금속을 게터링하는 공정을 설명한다. 상기 실시예 1 및 2에서 상기 반도체층을 형성하는 다결정 실리콘층이 결정화 유도 금속을 이용하는 MIC법, MILC법, 또는 SGS법(Super Grain Silicon)등을 이용하여 결정화된 경우에 상기 반도체층 내에 잔존하는 결정화 유도 금속을 게터링하기 위함이다.
상기 게터링 공정은 상기 실시예 1 및 2에서 상기 에지 영역에 불순물, 특히 N형 불순물이 주입된 후에 열처리 공정을 함으로써, 상기 반도체층, 특히 채널이 형성되는 영역에 잔존하는 결정화 유도 금속을 상기 에지 영역으로 게터링하는 것을 말한다.
본 발명에 따른 실시예들에서는 상기 에지 영역이 상기 채널 영역과 접하도록 형성되어 있으므로, 상기 에지 영역을 이용하여 상기 게터링 공정을 행하는 경우, 상기 채널 영역에 존재하는 결정화 유도 금속이 상기 에지 영역으로 이동하여야 하는 거리가 짧으므로, 게터링 효율이 현저할 수 있다.
상기 열처리 공정은 450℃ 내지 900℃의 온도 범위에서 30초 이상 10 시간 이하의 시간 동안 행한다. 열처리 온도를 450℃ 미만으로 하는 경우에는 반도체층(202)에 잔존하는 결정화 유도 금속이 충분히 제거되기 어렵고, 상기 열처리 온도를 900℃ 초과로 하는 경우에는 고온으로 인해 기판의 변형이 발생할 수 있다. 또한, 열처리 시간을 30초 미만으로 하는 경우에는 반도체층(202)에 잔존하는 결정화 유도 금속이 충분히 제거되기 어렵고, 상기 열처리 시간이 10 시간 초과로 하는 경우에는 장시간의 열처리에 따른 기판의 변형 문제와 박막트랜지스터의 생산 비용 및 수율의 문제가 발생할 수 있다.
<실시예 4>
도 9는 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다. 도 5a에서 C-C'선에 따른 단면구조를 도시한 단면도이다.
도 9를 참조하면, 상기 본 발명의 도 5c의 실시예에 따른 박막트랜지스터를 포함하는 상기 기판(100) 전면에 절연막(116)을 형성한다. 상기 절연막(116)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 실리게이트 온 글래스 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또한 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
상기 절연막(116)을 식각하여 상기 소오스 또는 드레인 전극(114,115)을 노출시키는 비아홀(117)을 형성한다. 상기 비아홀(117)을 통하여 상기 소오스 또는 드레인 전극(114,115) 중 어느 하나와 연결되는 제 1 전극(118)을 형성한다. 상기 제 1 전극(118)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(118)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
이어서, 상기 제 1 전극(118) 상에 상기 제 1 전극(118)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(119)을 형성하고, 상기 노출된 제 1 전극(118) 상에 발광층을 포함하는 유기막층(120)을 형성한다. 상기 유기막층(120)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(120) 상에 제 2 전극(121)을 형성한다. 이로써 본 발명의 일 실시예에 따른 유기전계발광표시장치를 완성한다.

Claims (22)

  1. 기판;
    상기 기판 상에 위치하며, 채널 영역, 소오스/드레인 영역 및 바디콘택영역을 포함하는 반도체층;
    상기 반도체층 상에 위치하며, 상기 바디콘택영역을 노출시키는 게이트 절연막;
    상기 게이트 절연막 상에 위치하며, 상기 게이트 절연막에 의해 노출된 상기 바디콘택영역과 접하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 층간 절연막; 및
    상기 층간 절연막 상에 위치하며, 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하며,
    상기 바디콘택영역은 상기 반도체층의 에지 영역 내에 형성된 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 바디콘택영역은 상기 채널 영역과 연결된 것을 특징으로 하는 박막트랜지스터.
  3. 제 2 항에 있어서,
    상기 바디콘택영역에는 상기 소오스/드레인 영역과 반대형의 불순물을 포함하는 것을 특징으로 하는 박막트랜지스터.
  4. 제 2 항에 있어서,
    상기 채널 영역과 대응하는 영역에 형성된 상기 게이트 절연막의 폭은 상기 채널 영역의 폭 및 상기 바디콘택영역의 폭의 합보다 작은 것을 특징으로 하는 박막트랜지스터.
  5. 제 2 항에 있어서,
    상기 바디콘택영역의 일방향의 폭은 0 초과 내지 0.1 ㎛ 인 것을 특징으로 하는 박막트랜지스터.
  6. 제 3 항에 있어서,
    상기 바디콘택영역에는 N형 불순물을 포함하며, 상기 반도체층은 결정화 유도 금속을 이용하여 결정화된 다결정 실리콘층으로 형성된 것을 특징으로 하는 박막트랜지스터.
  7. 제 2 항에 있어서,
    상기 게이트 절연막은 상기 바디콘택영역 이외의 상기 반도체층의 에지 영역의 일부 또는 전부를 더 노출시키는 것을 특징으로 하는 박막트랜지스터.
  8. 제 7 항에 있어서,
    상기 게이트 절연막에 의해 노출된 상기 반도체층의 에지 영역은 상기 소오스/드레인 영역과 반대형의 불순물을 포함하는 것을 특징으로 하는 박막트랜지스터.
  9. 제 8 항에 있어서,
    상기 불순물이 포함되는 영역은 상기 채널 영역의 길이와 같거나 큰 것을 특징으로 하는 박막트랜지스터.
  10. 기판을 제공하고,
    상기 기판 상에 위치하는 반도체층을 형성하고,
    상기 반도체층 상에 상기 반도체층의 에지 영역의 일부 또는 전부를 노출시키는 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 상기 게이트 절연막에 의해 노출된 상기 반도체층의 에지 영역과 접하도록 게이트 전극을 형성하고,
    상기 게이트 전극 상에 층간 절연막을 형성하고,
    상기 층간 절연막 상에 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제 10 항에 있어서,
    상기 게이트 절연막에 의해 노출된 상기 반도체층의 에지 영역은 상기 반도체층의 채널 영역과 연결된 에지 영역을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 11 항에 있어서,
    상기 게이트 절연막에 의해 노출되는 상기 반도체층의 채널 영역과 연결된 에지 영역의 일방향의 폭이 0 초과 내지 0.1㎛ 이 되도록 상기 게이트 절연막을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제 11 항에 있어서,
    상기 게이트 절연막을 마스크로 하여 상기 게이트 절연막에 의해 노출된 상기 반도체층의 에지 영역에 상기 반도체층의 소오스/드레인 영역과 반대형의 불순물을 주입하는 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제 10 항에 있어서,
    상기 반도체층 및 상기 게이트 절연막을 형성하는 것은
    다결정 실리콘층을 형성하고,
    상기 다결정 실리콘층 상에 절연막을 증착하고,
    상기 다결정 실리콘층 및 상기 절연막을 한 번의 패터닝 공정으로 상기 반도체층 및 상기 게이트 절연막을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  15. 제 14 항에 있어서,
    상기 다결정 실리콘층 및 상기 절연막을 한 번의 패터닝 공정으로 하는 것은
    상기 절연막의 CD 바이어스를 상기 다결정 실리콘층의 CD 바이어스보다 더 크게 하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 제 10 항에 있어서,
    상기 반도체층을 결정화 유도 금속을 이용하여 결정화된 다결정 실리콘층으로 형성하고,
    상기 게이트 절연막을 마스크로 하여 상기 게이트 절연막에 의해 노출된 상기 반도체층의 에지 영역에 N형 불순물을 주입하고,
    상기 기판을 열처리하여 상기 반도체층 내에 잔존하는 상기 결정화 유도 금속을 상기 N형 불순물이 주입된 영역으로 게터링하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  17. 제 16 항에 있어서,
    상기 열처리는 450℃ 내지 900℃ 의 온도에서 30초 내지 10 시간 동안 진행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  18. 기판;
    상기 기판 상에 위치하며, 채널 영역, 소오스/드레인 영역 및 바디콘택영역을 포함하는 반도체층;
    상기 반도체층 상에 위치하며, 상기 바디콘택영역을 노출시키는 게이트 절연막;
    상기 게이트 절연막 상에 위치하며, 상기 게이트 절연막에 의해 노출된 상기 바디콘택영역과 접하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 층간 절연막;
    상기 층간 절연막 상에 위치하며, 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극;
    상기 소오스/드레인 전극과 전기적으로 연결된 제 1 전극;
    상기 제 1 전극 상에 위치하며, 발광층을 포함하는 유기막층; 및
    상기 유기막층 상에 위치하는 제 2 전극을 포함하며,
    상기 바디콘택영역은 상기 반도체층의 에지 영역 내에 형성된 것을 특징으로 하는 유기전계발광표시장치.
  19. 제 18 항에 있어서,
    상기 바디콘택영역은 상기 채널 영역과 연결된 것을 특징으로 하는 유기전계발광표시장치.
  20. 제 19 항에 있어서,
    상기 바디콘택영역에는 상기 소오스/드레인 영역과 반대형의 불순물을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  21. 제 19 항에 있어서,
    상기 채널 영역과 대응하는 영역에 형성된 상기 게이트 절연막의 폭은 상기 채널 영역의 폭 및 상기 바디콘택영역의 폭의 합보다 작은 것을 특징으로 하는 유기전계발광표시장치.
  22. 제 19 항에 있어서,
    상기 바디콘택영역의 일방향의 폭은 0 초과 내지 0.1 ㎛ 인 것을 특징으로 하는 유기전계발광표시장치.
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