KR100603284B1 - 캐페시턴스가 증가된 전계발광 디스플레이 패널 - Google Patents

캐페시턴스가 증가된 전계발광 디스플레이 패널

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Abstract

본 발명에 따른 전계발광 디스플레이 패널은 기판, 실리콘층, 하부 절연층, 하부 금속층, 중간 절연층, 상부 금속층, 및 상부 절연층을 포함한다. 실리콘층은 기판 위에서 패턴에 따라 형성된다. 하부 절연층은 실리콘층 위에서 형성된다. 하부 금속층은 하부 절연층 위에서 패턴에 따라 형성된다. 중간 절연층은 하부 금속층 위에 형성된다. 상부 금속층은 중간 절연층 위에서 패턴에 따라 형성된다. 상부 절연층은 상부 금속층 위에 형성된다. 여기서, 하부 금속층 및 상부 금속층 사이에서 캐페시터들로 작용하는 위치들에서 전기적으로 플로팅된 실리콘층의 돌출 패턴이 존재한다. 또한, 전기적으로 플로팅된 실리콘층의 돌출 패턴으로 인하여, 하부 금속층 및 상부 금속층 사이에서 캐페시터들로 작용하는 위치들에서 실리콘층 위의 모든 층들이 구부러진 형상이 된다.

Description

캐페시턴스가 증가된 전계발광 디스플레이 패널{Electroluminescent display panel wherein capacitance is increased}
도 1은 통상적인 전계발광 디스플레이 장치를 보여주는 블록도이다.
도 2는 도 1의 장치의 디스플레이 패널의 구조를 보여주는 도면이다.
도 3은 도 2의 패널의 상하 인접된 두 셀들의 구조를 보여주는 평면도이다.
도 4는 통상적인 전계발광 디스플레이 패널의 적층 구조를 보여주는 단면도이다.
도 5는 본 발명의 일 실시예에 의한 전계발광 디스플레이 패널의 적층 구조를 보여주는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
SD...디스플레이 데이터 신호, ST...클럭 신호,
SDD...디스플레이 패턴 신호, SDT...동기 신호,
1...제어 논리 회로, 2...바이어싱 회로,
3...스위칭 회로, 4...전계발광 디스플레이 패널,
GE1, ..., GEN...주사 라인들, DE1, ..., DEM...데이터 라인들,
VE1, ..., VEN...바이어스 라인들, CE11, ..., CENM...셀 전극들,
Vdd...바이어스 전압, DC11, ..., DCNM...셀 영역들,
TR1...제1 트랜지스터들, C...캐페시터들,
TR2...제2 트랜지스터들, 실리콘층,
SB...기판, PR...실리콘 돌출 패턴,
INL...하부 절연층, GE1, VE1...하부 금속층,
INM...중간 절연층, CL1(M-1), CN1(M-1)...상부 금속층,
INT...상부 절연층.
본 발명은, 전계발광(Electroluminescent) 디스플레이 패널에 관한 것으로서, 보다 상세하게는, 유기(有機) 발광층이 강한 전계에 의하여 빛을 발생시키는 전계발광 디스플레이 패널에 관한 것이다.
전계발광 디스플레이 패널의 구동은 선택된 셀의 유기 발광층에 강한 전계가 인가됨에 의하여 이루어진다. 여기서, 유기 발광층은 전기적인 항복(breakdown) 상태가 되며, 이때 항복 전류가 흐르면서 여기된 발광 물질로부터 빛이 발생된다.
도 1을 참조하면, 통상적인 전계발광 디스플레이 장치는 전계발광 디스플레이 패널(4) 및 이를 구동하기 위한 제어 논리 회로(1), 바이어싱 회로(2), 및 스위칭 회로(3)를 포함한다.
통상적인 전계발광 디스플레이 패널(4)에 있어서, 주사 라인들(GE1, ..., GEN)과 데이터 라인들(DE1, ..., DEM)이 교차되게 형성되고, 바이어스 라인들(VE 1, ..., VEN)이 주사 라인들(GE1, ..., GEN)에 대하여 나란하게 형성된다. 여기서, 각각의 주사 라인(GE1, ..., GEN)과 각각의 바이어스 라인(VE1, ..., VEN )이 일대일(1:1)로 대응된다. 참조 부호 CE11, ..., CENM은 각각의 셀 전극을 가리킨다. 이 통상적인 전계발광 디스플레이 패널(4)의 구조 및 동작에 대해서는 도 2 및 3을 참조하여 보다 상세히 설명될 것이다.
제어 논리 회로(1)는, 외부로부터의 디스플레이 데이터 신호(SD) 및 클럭 신호(ST)를 입력받아 처리하여, 바이어싱 회로(2)에 디스플레이 패턴 신호(SDD)를 인가하고, 스위칭 회로(3)에 동기 신호(SDT)를 인가한다. 이에 따라, 바이어싱 회로(2)는 데이터 라인들(DE1, ..., DEM)을 구동하고, 스위칭 회로(3)는 주사 라인들(GE1 , ..., GEN)을 구동한다. 바이어스 라인들(VE1, ..., VEN)에는 선택된 셀 전극들(CE11, ..., CENM)에 공급될 전압(Vdd)이 인가된다.
도 2는 도 1의 장치의 전계발광 디스플레이 패널(4)의 구조를 보여준다. 도 3은 도 2의 패널의 상하 인접된 두 셀들의 구조를 보여준다. 도 2 및 3에서 도 1과 동일한 참조 부호는 동일한 기능의 대상을 가리킨다. 도 2에서 참조 부호 DC11, ..., DCNM은 셀 영역들을 가리킨다. 도 2에서 참조 부호 C는 제2 트랜지스터들(TR2)의 게이트들과 드레인들 사이에 연결되는 캐페시터들을 가리킨다. 이 캐페시터들(C)은, 제1 트랜지스터들(TR2)의 소오스들과 제2 트랜지스터들(TR2)의 게이트들을 서로 연결하는 라인들(도 3의 CL1(M-1), CL2(M-1))과, 바이어스 라인들(VE1, ..., VEN)에 의하여 형성되어, 제2 트랜지스터들(TR2)을 동작시킨다. 도 3에서 참조 부호 CN1(M-1 및 CN2(M-1)은 제2 트랜지스터들(TR2)의 드레인들과 바이어스 라인들(VE1, ..., VEN)을 서로 연결하는 라인들이다.
도 2 및 3을 참조하면, 제1 전계 효과 트랜지스터들(Field Effect Transistors, TR1)의 드레인들(Drains)은 데이터 라인들(DE1, ..., DEM)에 각각 연결된다. 제1 전계 효과 트랜지스터들(TR1)의 게이트들(Gates)은 주사 라인들(GE1, ..., GEN)에 각각 연결된다. 제1 전계 효과 트랜지스터들(TR1)의 소오스들(Sources)은 제2 전계 효과 트랜지스터들(TR2)의 게이트들에 각각 연결된다. 제2 전계 효과 트랜지스터들(TR2)의 드레인들은 바이어스 라인들(VE1, ..., VEN)에 각각 연결된다. 제2 전계 효과 트랜지스터들(TR2)의 소오스들은 셀 전극들(CE11, ..., CENM)에 각각 연결된다. 여기서, n (n은 2 이상의 정수) 개의 주사 라인들(GE1, ..., GEN)과 n (n은 2 이상의 정수) 개의 바이어스 라인들(VE1 , ..., VEN)은 일대일(1:1)로 대응한다.
제1 전계 효과 트랜지스터들(TR1)은 주사 라인들(GE1, ..., GEN)과 데이터 라인들(DE1, ..., DEM)에 의하여 구동된다. 제2 전계 효과 트랜지스터들(TR2)은 제1 전계 효과 트랜지스터들(TR1) 각각의 동작 상태에 따라 바이어스 라인들(VE1, ..., VEN)에 인가되는 전압(Vdd)을 셀 전극들(CE11, ..., CENM)에 선택적으로 공급한다.
도 4에서 도 3과 동일한 부호는 동일한 기능의 대상을 가리킨다. 도 4를 참조하여, 통상적인 전계발광 디스플레이 패널의 적층 구조를 살펴보면 다음과 같다.
트랜지스터를 형성하기 위한 실리콘층(TR2)은 기판(SB) 위에서 패턴에 따라 형성된다. 하부 절연층(INL)은 실리콘층(TR2) 위에서 형성된다. 하부 금속층(GE1, VE1)은 하부 절연층(INL) 위에서 패턴에 따라 형성된다. 중간 절연층(INM)은 하부 금속층(GE1, VE1) 위에 형성된다. 상부 금속층(CL1(M-1), CN1(M-1) )은 중간 절연층(INM) 위에서 패턴에 따라 형성된다. 패시베이션(Passivation)이라 불리우는 상부 절연층(INT)은 상부 금속층(CL1(M-1), CN1(M-1)) 위에 형성된다.
상기와 같은 통상적인 전계발광 디스플레이 패널의 적층 구조에 의하면, 하부 금속층(VE1) 및 상부 금속층(CL1(M-1)) 사이에서 캐페시터들로 작용하는 위치에서 하부 금속층(VE1) 및 상부 금속층(CL1(M-1))이 서로 마주보는 영역의 면적이 제한됨에 따라, 캐페시턴스가 제한된다. 이에 따라 트랜지스터들(TR2)의 동작 속도 및 이에 따른 전계발광 디스플레이 패널의 동작 속도의 향상에 한계성을 가진다.
본 발명의 목적은, 그 동작 속도가 보다 향상될 수 있는 전계발광 디스플레이 패널을 제공하는 것이다.
상기 목적을 이루기 위한 본 발명의 전계발광 디스플레이 패널은 기판, 실리콘층, 하부 절연층, 하부 금속층, 중간 절연층, 상부 금속층, 및 상부 절연층을 포함한다. 상기 실리콘층은 상기 기판 위에서 패턴에 따라 형성된다. 상기 하부 절연층은 상기 실리콘층 위에서 형성된다. 상기 하부 금속층은 상기 하부 절연층 위에서 패턴에 따라 형성된다. 상기 중간 절연층은 상기 하부 금속층 위에 형성된다. 상기 상부 금속층은 상기 중간 절연층 위에서 패턴에 따라 형성된다. 상기 상부 절연층은 상기 상부 금속층 위에 형성된다. 여기서, 상기 하부 금속층 및 상부 금속층 사이에서 캐페시터들로 작용하는 위치들에서 전기적으로 플로팅된 상기 실리콘층의 돌출 패턴이 존재한다. 또한, 상기 전기적으로 플로팅된 실리콘층의 돌출 패턴으로 인하여, 상기 하부 금속층 및 상부 금속층 사이에서 캐페시터들로 작용하는 위치들에서 상기 실리콘층 위의 모든 층들이 구부러진 형상이 된다.
본 발명의 상기 전계발광 디스플레이 패널에 의하면, 전기적으로 플로팅된 상기 실리콘층의 돌출 패턴으로 인하여, 상기 하부 및 상부 금속층들 사이에서 캐페시터들로 작용하는 위치들에서 상기 실리콘층 위의 모든 층들이 구부러진 형상이 된다. 이에 따라, 상기 캐페시터들의 전극 대향 면적이 넓어짐에 따라 캐페시턴스가 증가되므로, 트랜지스터들의 동작 속도 및 이에 따른 전계발광 디스플레이 패널의 동작 속도가 향상될 수 있다.
이하 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 여기서, 상기 도 1, 2, 및 3의 설명은 본 발명의 실시예에 동일하게 적용된다. 도 5에서 도 3과 동일한 부호는 동일한 기능의 대상을 가리킨다.
도 2, 3 및 5를 참조하면, 트랜지스터를 형성하기 위한 실리콘층(TR2)은 기판(SB) 위에서 패턴에 따라 형성된다. 하부 절연층(INL)은 실리콘층(TR2) 위에서 형성된다. 하부 금속층(GE1, VE1)은 하부 절연층(INL) 위에서 패턴에 따라 형성된다. 중간 절연층(INM)은 하부 금속층(GE1, VE1) 위에 형성된다. 상부 금속층(CL1(M-1), CN1(M-1))은 중간 절연층(INM) 위에서 패턴에 따라 형성된다. 패시베이션(Passivation)이라 불리우는 상부 절연층(INT)은 상부 금속층(CL1(M-1), CN1(M-1)) 위에 형성된다. 여기서, 하부 금속층(VE1, VE2) 및 상부 금속층(CL 1(M-1), CL2(M-1)) 사이에서 캐페시터들(C)로 작용하는 위치들에서 전기적으로 플로팅된 실리콘층의 돌출 패턴(PR)이 존재한다.
캐페시터들(C)은, 제1 트랜지스터들(TR2)의 소오스들과 제2 트랜지스터들(TR2)의 게이트들을 서로 연결하는 라인들(도 3의 CL1(M-1), CL2(M-1))과, 바이어스 라인들(VE1, ..., VEN)에 의하여 형성되어, 제2 트랜지스터들(TR2)의 동작 속도를 높인다. 도 3에서 참조 부호 CN1(M-1 및 CN2(M-1)은 제2 트랜지스터들(TR2)의 드레인들과 바이어스 라인들(VE1, ..., VEN)을 서로 연결하는 라인들이다.
돌출 패턴(PR)을 포함한 실리콘층(TR2, PR)은, 제1 및 제2 트랜지스터들(TR1, TR2)이 P-채널형(P-channel type)인 경우에 p형 불순물들이 많이 도핑된 p형 반도체(p+) 또는 p형 불순물들이 적게 도핑된 p형 반도체(p-)로써 소오스들 및 드레인들이 형성되고, N-채널형(N-channel type)인 경우에 n형 불순물들이 많이 도핑된 n형 반도체(n+) 또는 n형 불순물들이 적게 도핑된 n형 반도체(n-)로써 소오스들 및 드레인들이 형성된다.
실리콘층 위의 모든 층들에 있어서, 전기적으로 플로팅된 실리콘층의 돌출 패턴(PR)으로 인하여, 하부 금속층(VE1, VE2) 및 상부 금속층(CL1(M-1), CL2(M-1)) 사이에서 캐페시터들(C)로 작용하는 위치들에서 구부러진 형상 예를 들어, 요철 형상이 된다. 이에 따라, 캐페시터들(C)의 전극 대향 면적이 넓어짐에 따라 캐페시턴스가 증가되므로, 트랜지스터들(TR1, TR2)의 동작 속도 및 이에 따른 전계발광 디스플레이 패널의 동작 속도가 향상될 수 있다.
도 1, 2, 및 3을 참조하여 설명된 바와 같이, 하부 금속층에 포함된 주사 라인들(GE1, ..., GEN)과 상부 금속층에 포함된 데이터 라인들(DE1, ..., DEM)이 서로 교차되게 형성된다. 또한, 하부 금속층에 포함된 바이어스 라인들(VE1, ..., VEN)은 주사 라인들(GE1, ..., GEN)에 대하여 나란하게 형성된다. 실리콘층을 포함하는 제1 전계 효과 트랜지스터들(TR1)은 주사 라인들(GE1, ..., GEN)과 데이터 라인들(DE1, ..., DEM)에 의하여 구동된다. 실리콘층을 포함하는 제2 전계 효과 트랜지스터들(TR2)은 제1 전계 효과 트랜지스터들(TR1) 각각의 동작 상태에 따라 바이어스 라인들(VE1, ..., VEN)에 인가되는 전압(Vdd)을 하부 금속층에 포함된 셀 전극들(CE11, ..., CENM)에 선택적으로 공급한다.
제1 전계 효과 트랜지스터들(TR1)의 드레인들은 상부 금속층에 포함된 데이터 라인들(DE1, ..., DEM)에 각각 연결된다. 제1 전계 효과 트랜지스터들(TR1)의 게이트들은 하부 금속층에 포함된 주사 라인들(GE1, ..., GEN)에 각각 연결된다. 제1 전계 효과 트랜지스터들(TR1)의 소오스들은 제2 전계 효과 트랜지스터들(TR2)의 게이트들에 각각 연결된다. 제2 전계 효과 트랜지스터들(TR2)의 드레인들은 하부 금속층에 포함된 바이어스 라인들(VE1, ..., VEN)에 각각 연결된다. 제2 전계 효과 트랜지스터들(TR2)의 소오스들은 하부 금속층에 포함된 셀 전극들(CE11, ..., CENM)에 각각 연결된다.
이상 설명된 바와 같이, 본 발명에 따른 전계발광 디스플레이 패널에 의하면, 실리콘층 위의 모든 층들에 있어서, 전기적으로 플로팅된 실리콘층의 돌출 패턴(PR)으로 인하여, 하부 금속층(VE1, VE2) 및 상부 금속층(CL1(M-1), CL 2(M-1)) 사이에서 캐페시터들(C)로 작용하는 위치들에서 구부러진 형상 예를 들어, 요철 형상이 된다. 이에 따라, 캐페시터들(C)의 전극 대향 면적이 넓어짐에 따라 캐페시턴스가 증가되므로, 트랜지스터들(TR1, TR2)의 동작 속도 및 이에 따른 전계발광 디스플레이 패널의 동작 속도가 향상될 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 첨부된 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.

Claims (2)

  1. 기판, 상기 기판 위에서 패턴에 따라 형성된 실리콘층, 상기 실리콘층 위에서 형성된 하부 절연층, 상기 하부 절연층 위에서 패턴에 따라 형성된 하부 금속층, 상기 하부 금속층 위에 형성된 중간 절연층, 상기 중간 절연층 위에서 패턴에 따라 형성된 상부 금속층, 및 상기 상부 금속층 위에 형성된 상부 절연층을 포함한 전계발광 디스플레이 패널에 있어서,
    상기 하부 금속층 및 상부 금속층 사이에서 캐페시터들로 작용하는 위치들에서 전기적으로 플로팅된 상기 실리콘층의 돌출 패턴이 존재하고,
    상기 전기적으로 플로팅된 실리콘층의 돌출 패턴으로 인하여, 상기 하부 금속층 및 상부 금속층 사이에서 캐페시터들로 작용하는 위치들에서 상기 실리콘층 위의 모든 층들이 구부러진 형상이 되는 전계발광 디스플레이 패널.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100730193B1 (ko) * 2005-12-26 2007-06-19 삼성에스디아이 주식회사 유기 발광 디스플레이 장치의 제조방법
KR101041141B1 (ko) 2009-03-03 2011-06-13 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR101056428B1 (ko) 2009-03-27 2011-08-11 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치
KR101094295B1 (ko) 2009-11-13 2011-12-19 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법, 박막트랜지스터의 제조방법, 및 유기전계발광표시장치의 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713196A (ja) * 1993-06-21 1995-01-17 Toshiba Corp アクティブマトリックス型液晶表示装置
KR960006058A (ko) * 1994-07-18 1996-02-23 이헌조 티에프티-엘씨디(tft-lcd)의 스토리지 캐패시터 구조
KR20000003169A (ko) * 1998-06-26 2000-01-15 김영환 액정표시소자의 보조 용량 캐패시터 및 그의 형성방법
KR20000067254A (ko) * 1999-04-26 2000-11-15 윤종용 고개구율 박막트랜지스터 액정표시장치 형성방법
JP2001337348A (ja) * 2000-05-30 2001-12-07 Toshiba Corp アレイ基板およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713196A (ja) * 1993-06-21 1995-01-17 Toshiba Corp アクティブマトリックス型液晶表示装置
KR960006058A (ko) * 1994-07-18 1996-02-23 이헌조 티에프티-엘씨디(tft-lcd)의 스토리지 캐패시터 구조
KR20000003169A (ko) * 1998-06-26 2000-01-15 김영환 액정표시소자의 보조 용량 캐패시터 및 그의 형성방법
KR20000067254A (ko) * 1999-04-26 2000-11-15 윤종용 고개구율 박막트랜지스터 액정표시장치 형성방법
JP2001337348A (ja) * 2000-05-30 2001-12-07 Toshiba Corp アレイ基板およびその製造方法

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* Cited by examiner, † Cited by third party
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