JP2833573B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents

絶縁ゲート型バイポーラトランジスタ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型バイポ
ーラトランジスタに係わり、特に低電圧の制御回路と同
一半導体基板に形成可能な高耐圧の絶縁ゲート型バイポ
ーラトランジスタに関する。
【０００２】
【従来の技術】従来のＥＬディスプレイやプラズマディ
スプレイの駆動用集積回路は、入力側には５Ｖ程度の低
電圧系ＣＭＯＳ論理回路が、出力側には、製造上の容易
性及び低電圧系制御回路との回路構成上の理由により、
図４に示すような、例えばＮチャネル型の絶縁ゲート型
電界効果トランジスタが用いられている。
【０００３】図４において、Ｐ型半導体基板１の表面に
厚いフィールド絶縁膜２１およびゲート絶縁膜となる薄
い熱酸化膜２が形成され、その表面に線状のゲート電極
３が形成されている。
【０００４】ゲート電極３をはさんで、ドレイン拡散層
側のＰ型半導体基板１内には、比較的深いＮ型ドレイン
ウェル拡散層４と比較的浅いＮ型延長ドレイン拡散層５
によって構成される高耐圧仕様の延長ドレイン型ドレイ
ン拡散層が形成され、ソース拡散層側のＰ型半導体基板
１内には、Ｎ型のソース拡散層７及びＰ型の基板コンタ
クト層８が形成されている。このＰ型の基板コンタクト
層８は、Ｎ型のソース拡散層７に接しかつゲート電極３
からＮ型のソース拡散層７よりも遠ざかった位置に形成
されている。
【０００５】そして表面絶縁膜１１に設けられたコンタ
クト孔を通してソース端子１４、ドレイン端子１５が形
成されている。
【０００６】このように出力側には、通常の横型構造の
絶縁ゲート電界効果トランジスタが用いられてきた。
【０００７】一方、低電圧系制御回路と同一半導体基板
に形成可能な絶縁ゲート型バイポーラトランジスタとし
て、図５に示すような構造のものが考えられている。
【０００８】すなわち図５において、Ｐ型半導体基板１
にＮ型エピタキシャル層１６が成長され、Ｎ型エピタキ
シャル層１６の表面に熱酸化膜２を介して線状のゲート
電極３が形成され、ゲート電極３をはさんでソース拡散
層側には、Ｎ型エピタキシャル層１６の表面部にＰ型ベ
ース拡散層１９、及びＰ型ベース拡散層１９に完全に内
包されるようにＮ型ソース拡散層２０が形成されてい
る。
【０００９】また、Ｎ型エピタキシャル層１６の表面か
らＰ型半導体基板１に完全に至り、Ｐ型ベース拡散層１
９にゲート領域から離れた部分で接触するようＰ型絶縁
拡散層１８が形成されている。
【００１０】そしてゲート領域をはさんでドレイン拡散
層側にはＮ型エピタキシャル層１６の表面部にＰ型エミ
ッタ拡散層１７がゲート電極３より十ないし数十ミクロ
ンはなされて形成され、表面の電極配線により表面絶縁
膜１１に設けられたコンタクト孔を通して、Ｐ型ベース
拡散層１９及びＮ型ソース拡散層２０が同電位になるよ
うに接続されてコレクタ端子１０として素子の外部に引
き出され、同様に、Ｐ型エミッタ拡散層１７からエミッ
タ端子９、ゲート電極３からゲート端子（図示省略）が
素子の外部に引き出されている。
【００１１】
【発明が解決しようとする課題】この従来のＥＬディス
プレイやプラズマディスプレイの駆動用集積回路では、
エピタキシャル層の成長、絶縁拡散層の形成といった製
造コストの大幅な上昇となる工程をともなわず、半導体
基板の表面からのみ不純物を導入して各拡散層が形成さ
れ、それゆえ製造コストの安価な自己分離構造を採用す
る限りにおいては、高定格電圧の出力トランジスタに、
横型の絶縁ゲート型電界効果トランジスタを採用するの
が一般的である。
【００１２】しかしながら例えば図４に示すような絶縁
ゲート型電界効果トランジスタを用いることは下記のよ
うな問題を有する。
【００１３】すなわち一般的に駆動用集積回路は、一個
につき、数十個以上の高定格電圧の出力トランジスタと
それに対応した出力端子を持ち、それぞれの出力端子
は、各々の走査線電極に直接接続される。この駆動用集
積回路の負荷となる、ＥＬディスプレイや、プラズマデ
ィスプレイの走査線電極は容量性であり、走査線一本の
容量値は数ナノファラッドにもなる。容量値が大きいた
め、駆動用集積回路の出力電流の定格値もそれに応じで
一出力あたり数百ミリアンペアと集積回路としては大電
流となっている。
【００１４】この大きな定格電流を実現させるため、出
力トランジスタのゲート幅も広く、チップ面積の６から
７割を出力トランジスタが占めるに至っている。
【００１５】一方、出力トランジスタがオンになると
き、すなわち、オフ時の定常状態からオン時の定常状態
へ推移する過渡現象において、負荷が大きい容量性であ
るため、出力トランジスタのドレイン電圧とドレイン電
流の変化の軌跡（負荷線）は、熱破壊点に接近する軌跡
をとる。
【００１６】この熱破壊点とドレイン電圧とドレイン電
流の変化の軌跡との十分に確保する必要がある。
【００１７】その方法としては、放熱効率を改善する以
外には、単位面積あたりの発熱量を制限する他はなく、
このことは、チップ面積のさらなる増大を意味する。
【００１８】実際、近年、ＥＬディスプレイや、プラズ
マディスプレイの大画面化による駆動用集積回路の出力
定格電流の増大化や、多彩表示化による出力定格電圧の
増大化が進んでおり、大幅なチップ面積の増大化をまね
いている。
【００１９】一方、図５に示すような絶縁ゲート型バイ
ポーラトランジスタの動作特性はオン状態において、電
圧を増大させても電流値は飽和せず、すなわち動作抵抗
が低い状態で大電流領域まで維持されるため、大電流状
態でも内部での発熱が少なく、熱破壊点とオフ時定常状
態からオン時の定常状態へ推移するときの電圧−電流の
軌跡との余裕も十分で全く問題にはならない。
【００２０】駆動用集積回路の出力トランジスタにこの
絶縁ゲート型バイポーラトランジスタを採用すれば、上
述の問題は本質的にともなわないが、前述したように従
来技術の絶縁ゲート型バイポーラトランジスタを形成す
るには、エピタキシャル層の成長、絶縁拡散層の形成と
いった製造工程が必要となり、製造コストが大幅に増大
するといった問題点があった。
【００２１】したがって本発明の目的は、エピタキシャ
ル層の成長や絶縁拡散層の形成をともなわない絶縁ゲー
ト型バイポーラトランジスタを提供することである。
【００２２】
【課題を解決するための手段】本発明の特徴は、半導体
基板の第１導電型の表面部に形成された第２導電型のソ
ース拡散層および第２導電型のドレイン拡散層と、前記
半導体基板の第１導電型の表面部の、前記第２導電型の
ソース拡散層と前記第２導電型のドレイン拡散層との間
に位置する箇所に絶縁膜を介して形成されたゲート電極
とを具備した横型の絶縁ゲート型電界効果トランジスタ
の構成を有し、前記第２導電型のドレイン拡散層の表面
に、前記第２導電型のドレイン拡散層に完全に内包され
るように形成された第１導電型のエミッタ拡散層と、前
記エミッタ拡散層を包囲して前記ドレイン拡散層の表面
から内部に形成された絶縁物充填溝と、前記半導体基板
の１導電型の表面部に接続されたコレクタ端子と、前記
第１導電型のエミッタ拡散層に接続されたエミッタ端子
と、前記第２導電型のソース拡散層に接続されたソース
端子とを有する絶縁ゲート型バイポーラトランジスタに
ある。
【００２３】ここで、半導体基板の第１導電型の表面部
とは、第１導電型の半導体基板の表面の部分の場合もあ
るし、あるいは半導体基板に形成された第１導電型のウ
ェル拡散層の表面の部分の場合もある。
【００２４】また、前記ソース端子と前記コレクタ端子
とは一体的に形成されており、これにより前記第２導電
型のソース拡散層と前記半導体基板の第１導電型の表面
部とが同電位となるようにすることが出来る。
【００２５】
【００２６】前記絶縁物充填溝は、前記絶縁物充填溝は
前記エミッタ拡散層の周辺を完全に取り囲んでいること
ができる。あるいは、前記絶縁物充填溝は前記エミッタ
拡散層の周辺の一部を取り囲んでいることができる。さ
らに、前記絶縁物充填溝の深さは前記エミッタ拡散層の
深さの半分以上深いことが好ましく、前記絶縁物充填溝
の深さが前記エミッタ拡散層の深さより深くすることが
出来る。
【００２７】
【発明の実施の形態】以下、図面を参照して本発明を説
明する。
【００２８】図１は本発明に関係のある技術の絶縁ゲー
ト型バイポーラトランジスタを示す断面図である。図１
に示すように、エピタキシャル層や埋め込み拡散層は無
く、拡散層の全ては半導体基板表面からの拡散で形成で
きる。
【００２９】すなわち図１において、抵抗率２０Ωｃｍ
のＰ型シリコン基板１の表面もしくはシリコン基板に形
成されたＰ型ウェル拡散層１の表面に厚いフィールド絶
縁膜２１およびゲート絶縁膜となる薄い熱酸化膜２が形
成され、フィールド絶縁膜２１上からゲート絶縁膜２上
にかけてリンがドープされた厚さ約６００ｎｍの多結晶
シリコンのゲート電極３が形成され、ゲート電極３をは
さんで、ドレイン拡散層には深さ５μｍのＮ型ドレイン
ウェル拡散層４及び、深さ３μｍのＮ型延長ドレイン拡
散層５が形成され、Ｎ型のドレインウェル拡散層４に内
包されるように深さ２μｍのＰ型のエミッタ拡散層６が
形成される。
【００３０】ゲート電極３をはさんで、ソース拡散層に
はＮ型ソース拡散層７及びＰ型の基板コンタクト層８が
形成される。また、このＰ型の基板コンタクト層８は、
Ｎ型ソース拡散層７に接しかつゲート電極からＮ型ソー
ス拡散層７よりも遠ざかった位置に形成される。
【００３１】表面絶縁膜１１に形成されたコンタクトホ
ールを通して表面のアルミ配線により、エミッタ拡散層
６に接続したエミッタ端子９、ゲート電極３に接続した
ゲート端子（図示省略）、Ｎ型ソース層７及びＰ型基板
コンタクト層８に接続し素子外部へコレクタ・ソース端
子１０として引き出された端子が形成される。
【００３２】Ｐ型シリコン基板１の内部には、エミッタ
拡散層６をエミッタ、Ｎ型ドレインウェル拡散層４をベ
ース、Ｐ型シリコン基板１もしくはＰ型ウェル拡散層１
をコレクタとしたｐｎｐバイポーラトランジスタが形成
される。
【００３３】このｐｎｐバイポーラトランジスタは縦型
であるため、コレクタ電流は縦方向に流れ、表面には集
中しない。従って、シリコン中に流すことのできる最大
限の電流を流すことができる。
【００３４】このｐｎｐバイポーラトランジスタのコレ
クタ電流を制御するベース電流を制御するのは、ゲート
電極３をゲートとする絶縁ゲート型電界効果トランジス
タである。
【００３５】すなわち、入力抵抗のきわめて高くそれゆ
え、制御のための電力をほとんど必要としない絶縁ゲー
トに制御信号電圧を印加することにより、シリコン中に
流すことのできる最大限の電流を制御することができ
る。
【００３６】図２は本発明の実施の形態の絶縁ゲート型
バイポーラトランジスタを示す断面図である。この実施
の形態も、図１と同様に、エピタキシャル層や埋め込み
拡散層は無く、拡散層の全ては半導体基板からの拡散で
形成できる。すなわち図２において、半導体基板中の拡
散層の構造及び、半導体基板表面の絶縁膜や電極配線の
構造は図１と同様である。
【００３７】図２に示す実施の形態では、Ｐ型エミッタ
拡散層６の表面の外周部でＮ型ドレインウェル拡散層４
の表面に内包されるように、深さ約１．５μｍの絶縁物
を充填したの溝１２が形成されている。
【００３８】負荷を介して、エミッタ端子９に例えば２
００Ｖの正極の電圧、コレクタ・ソース端子１０に接地
電位のバイアスが印加される場合、ゲート電極３に印加
された電圧に応じて、エミッタ拡散層６から、Ｎ型ドレ
インウェル拡散層４、ゲート電極３の直下の半導体基板
表面を通り、Ｎ型ソース拡散層７へと電流が流れる。こ
の場合、電流経路は絶縁物を充填した溝１２の部分で、
絶縁物１２の下を潜る様に流れる。
【００３９】このように、絶縁物の溝１２を形成するこ
とによって、ゲート電圧によって制御されるドレイン電
流が、ｐｎｐバイポーラトランジスタのベース電流とし
て寄与できる割合を向上させることができ、単位面積あ
たりの出力電流を向上させることができる。
【００４０】図３（Ａ）は図２のＰ型エミッタ拡散層近
傍を示す平面図であり、絶縁物充填溝１２の深さはエミ
ッタ拡散層６の深さより深くかつエミッタ拡散層６の周
辺を環状に完全に取り囲んで形成されているから、理想
的に単位面積あたりの出力電流を向上させることができ
る。しかしながらレイアウト等の制約がある場合は、図
３（Ｂ）の平面図に示すように、絶縁物充填溝１２は完
全な環状形状でなくともそれなりの効果が得られる。ま
た製造条件等の制約がある場合は、図３（Ｃ）の断面図
に示すように、絶縁物充填溝１２の深さはエミッタ拡散
層６の深さより深くなくとも、エミッタ拡散層６の深さ
の半分以上深ければそれなりの効果が得られる。
【００４１】
【発明の効果】以上本発明の構成によれば、大電流動作
に適した絶縁ゲート型バイポーラトランジスタを、エピ
タキシャル層の成長や絶縁拡散層の形成を伴うことなく
得ることが出来るから製造工程が簡素化され製造コスト
を大幅に減少させることができ、かつ他の回路、例えば
低圧系ＣＭＯＳ論理回路などの低圧系制回路と同一半導
体基板上に形成可能とする自己分離構造とすることが出
来る。
【００４２】さらにエミッタ拡散層を絶縁物充填溝で囲
むことによりゲート電圧によって制御されるドレイン電
流をバイポーラトランジスタのベース電流として寄与で
きる割合を向上させることができ、単位面積あたりの出
力電流を向上させることができる。
【図面の簡単な説明】
【図１】本発明に関係のある技術の絶縁ゲート型バイポ
ーラトランジスタを示す断面図である。
【図２】本発明の実施の形態の絶縁ゲート型バイポーラ
トランジスタを示す断面図である。
【図３】本発明の実施の形態の一部を変更した例を示す
図である。
【図４】従来のＥＬディスプレイの駆動用集積回路にお
ける出力トランジスタを示す断面図である。
【図５】低圧制御回路と同一半導体基板に形成される従
来の絶縁ゲート型バイポーラトランジスタを示す断面図
である。
【符号の説明】
１ Ｐ型半導体基板もしくはＰ型ウェル ２ 熱酸化膜 ３ ゲート電極 ４ Ｎ型ドレインウェル拡散層 ５ Ｎ型延長ドレイン拡散層 ６ Ｐ型エミッタ拡散層 ７ Ｎ型ソース拡散層 ８ Ｐ型基板コンタクト層 ９ エミッタ端子 １０ コレクタ・ソース端子 １１ 表面絶縁膜 １２ 絶縁物の溝 １３ Ｎ型高濃度ドレイン層 １４ ソース端子 １５ ドレイン端子 １６ Ｎ型エピタキシャル層 １７ Ｐ型エミッタ拡散層 １８ Ｐ型絶縁拡散層 １９ Ｐ型ベース拡散層 ２０ Ｎ型ソース拡散層 ２１ 厚い絶縁膜

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の第１導電型の表面部に形成
    された第２導電型のソース拡散層および第２導電型のド
    レイン拡散層と、前記半導体基板の第１導電型の表面部
    の、前記第２導電型のソース拡散層と前記第２導電型の
    ドレイン拡散層との間に位置する箇所に絶縁膜を介して
    形成されたゲート電極とを具備した横型の絶縁ゲート型
    電界効果トランジスタの構成を有し、 前記第２導電型のドレイン拡散層の表面に、前記第２導
    電型のドレイン拡散層に完全に内包されるように形成さ
    れた第１導電型のエミッタ拡散層と、前記エミッタ拡散
    層を包囲して前記ドレイン拡散層の表面から内部に形成
    された絶縁物充填溝と、前記半導体基板の１導電型の表
    面部に接続されたコレクタ端子と、前記第１導電型のエ
    ミッタ拡散層に接続されたエミッタ端子と、前記第２導
    電型のソース拡散層に接続されたソース端子とを有する
    ことを特徴とする絶縁ゲート型バイポーラトランジス
    タ。
  2. 【請求項２】 前記ソース端子と前記コレクタ端子とは
    一体的に形成されており、これにより前記第２導電型の
    ソース拡散層と前記半導体基板の第１導電型の表面部と
    が同電位となるようにしたことを特徴とする請求項１記
    載の絶縁ゲート型バイポーラトランジスタ。
  3. 【請求項３】 前記絶縁物充填溝は前記エミッタ拡散層
    の周辺を完全に取り囲んでいることを特徴とする請求項
    １記載の絶縁ゲート型バイポーラトランジスタ。
  4. 【請求項４】 前記絶縁物充填溝は前記エミッタ拡散層
    の周辺の一部を取り囲んでいることを特徴とする請求項
    １記載の絶縁ゲート型バイポーラトランジスタ。
  5. 【請求項５】 前記絶縁物充填溝の深さは前記エミッタ
    拡散層の深さの半分以上深いことを特徴とする請求項１
    記載の絶縁ゲート型バイポーラトランジスタ。
  6. 【請求項６】 前記絶縁物充填溝の深さは前記エミッタ
    拡散層の深さより深いことを特徴とする請求項５記載の
    絶縁ゲート型バイポーラトランジスタ。
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