WO2013014885A1 - アクティブマトリクス基板及びそれを備えた液晶表示パネル - Google Patents

アクティブマトリクス基板及びそれを備えた液晶表示パネル Download PDF

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WO2013014885A1
WO2013014885A1 PCT/JP2012/004586 JP2012004586W WO2013014885A1 WO 2013014885 A1 WO2013014885 A1 WO 2013014885A1 JP 2012004586 W JP2012004586 W JP 2012004586W WO 2013014885 A1 WO2013014885 A1 WO 2013014885A1
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active matrix
gate
electrode
matrix substrate
transparent
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PCT/JP2012/004586
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聖 中原
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シャープ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode

Definitions

  • the present invention relates to an active matrix substrate and a liquid crystal display panel including the same, and more particularly to an active matrix substrate provided with an auxiliary capacitor and a technique for improving the aperture ratio of subpixels in the liquid crystal display panel including the same. is there.
  • An active matrix liquid crystal display panel includes an active matrix substrate provided with a switching element such as a thin film transistor (hereinafter referred to as “TFT”), for example, for each sub-pixel which is the minimum unit of an image.
  • TFT thin film transistor
  • a counter substrate provided so as to face the active matrix substrate, and a liquid crystal layer provided between the two substrates.
  • an auxiliary capacitor is provided for each subpixel in order to stably hold the charge charged in the liquid crystal layer of each subpixel, that is, the liquid crystal capacitor.
  • one pixel includes a sub-pixel for performing red gradation display, a sub-pixel for performing green gradation display, and a sub-pixel for performing blue gradation display. Is configured.
  • Patent Document 1 discloses a common wiring composed of an aluminum alloy layer and a molybdenum alloy layer sequentially provided on a glass substrate, a gate insulating film and a passivation film sequentially provided so as to cover the common wiring, and a passivation film.
  • a liquid crystal display device corresponding to the liquid crystal display panel including a substrate in which an auxiliary capacitor is configured by a pixel electrode provided on the substrate.
  • the aperture ratio improves the ratio of the area through which light from the backlight can be transmitted, that is, the aperture ratio.
  • a liquid crystal display device including a substrate disclosed in Patent Document 1 in each subpixel, a region in which a common wiring is provided, a region in which a contact hole for connecting a pixel electrode and a TFT is provided, and Since the vicinity cannot transmit light from the backlight, there is room for improvement in the aperture ratio.
  • a region surrounded by a pair of gate wirings and a pair of adjacent source wirings, that is, a common wiring disposed inside the subpixel region, and a contact hole for connecting the TFT and the pixel electrode have an aperture ratio of the subpixel. It becomes the main factor that lowers.
  • the present invention has been made in view of this point, and an object of the present invention is to suppress a decrease in the aperture ratio of the sub-pixel caused by the auxiliary capacitance.
  • an auxiliary capacitor is configured by overlapping a pixel electrode directly connected to a drain electrode of each switching element with a transparent electrode provided between each gate wiring. Is.
  • an active matrix substrate is provided between a transparent substrate, a plurality of gate wirings provided to extend in parallel to the transparent substrate, and the gate wirings, and extends in parallel to each other.
  • a plurality of transparent electrodes arranged in stripes, a plurality of source wirings provided so as to extend in parallel with each other in a direction intersecting with each gate wiring, and a portion where each gate wiring and each source wiring intersect
  • a plurality of switching elements each having a gate electrode connected to the gate wiring, a source electrode connected to the source wiring, and a drain electrode spaced apart from the source electrode;
  • Auxiliary capacitance is configured by being directly connected to the drain electrode of each switching element and overlapping each transparent electrode.
  • a plurality of pixel electrodes provided in Torikusu shape.
  • a transparent electrode having translucency is provided as one of the pair of conductors constituting the auxiliary capacitance between each gate wiring, instead of the metal wiring having light shielding properties.
  • a decrease in the aperture ratio of the sub-pixel due to one conductor constituting the capacitor is suppressed.
  • the pixel electrode having translucency is provided as the other of the pair of conductors constituting the auxiliary capacitor, not the light-shielding metal electrode, the sub-pixel caused by the other conductor constituting the auxiliary capacitor is provided. A decrease in the aperture ratio is suppressed.
  • the pixel electrode is directly connected to the drain electrode of the switching element without a contact hole, a decrease in the aperture ratio of the sub-pixel due to the connection structure between the switching element and the auxiliary capacitor is suppressed. As a result, a decrease in the aperture ratio of the sub-pixel due to the pair of conductors constituting the auxiliary capacitor and the connection structure between the auxiliary capacitor and the switching element is suppressed. Is suppressed.
  • the transparent electrodes may be formed in the same layer as the gate wirings, and a gate insulating film covering the gate wirings may be provided between the transparent electrodes and the pixel electrodes.
  • each transparent electrode is formed in the same layer as each gate wiring, and the gate insulating film that covers each gate wiring is provided between each transparent electrode and each pixel electrode.
  • the auxiliary capacitance is specifically configured by the transparent electrode, the pixel electrode, and the gate insulating film provided therebetween.
  • the gate insulating film may be formed of a spin-on glass film.
  • the gate insulating film is formed relatively thick by the spin-on glass film, the parasitic capacitance formed between each transparent electrode and each source wiring is reduced.
  • the gate insulating film may be formed of a laminated film of a plurality of different inorganic insulating films.
  • the gate insulating film is formed of a laminated film of a plurality of different inorganic insulating films, for example, an inorganic insulating film having a low dielectric constant is used for at least one of the plurality of inorganic insulating films. Accordingly, the thickness (insulating property) of the gate insulating film is maintained, and the parasitic capacitance formed between each transparent electrode and each source wiring is reduced.
  • the gate insulating film is formed by a laminated film of a plurality of different inorganic insulating films, pin holes penetrating in the thickness direction are hardly formed in the gate insulating film, and each transparent electrode and each pixel electrode The insulation between them is securely maintained.
  • Each of the switching elements may have a semiconductor layer between the gate electrode and the source and drain electrodes, and the pixel electrode may be formed in the same layer as the semiconductor layer.
  • each switching element has a semiconductor layer, and each pixel electrode is formed in the same layer as the semiconductor layer. Therefore, the drain electrode of each switching element is stacked on each pixel electrode. Thus, each pixel electrode is specifically connected directly to the drain electrode of each switching element.
  • Each of the transparent electrodes may be provided with a slit so as to intersect the source wiring.
  • each transparent electrode is provided with a slit so as to intersect with each source wiring, the parasitic capacitance formed between each transparent electrode and each source wiring is reduced.
  • a liquid crystal display panel includes the above-described active matrix substrate, a counter substrate provided to face the active matrix substrate, a liquid crystal layer provided between the active matrix substrate and the counter substrate, It has.
  • the auxiliary capacitance is configured, and thus the auxiliary capacitance is caused. A decrease in the aperture ratio of the subpixel can be suppressed.
  • FIG. 1 is a cross-sectional view of the liquid crystal display panel according to the first embodiment.
  • FIG. 2 is a plan view of an active matrix substrate constituting the liquid crystal display panel according to the first embodiment.
  • FIG. 3 is a cross-sectional view of the active matrix substrate along the line III-III in FIG.
  • FIG. 4 is a plan view showing a connection structure of transparent electrodes and common wirings constituting the active matrix substrate according to the first embodiment.
  • FIG. 5 is a cross-sectional view showing a connection structure of the transparent electrode and the common wiring along the line VV in FIG.
  • FIG. 6 is a cross-sectional view showing another connection structure of the transparent electrode and the common wiring configuring the active matrix substrate according to the first embodiment.
  • FIG. 1 is a cross-sectional view of the liquid crystal display panel according to the first embodiment.
  • FIG. 2 is a plan view of an active matrix substrate constituting the liquid crystal display panel according to the first embodiment.
  • FIG. 3 is a cross-sectional view of the active matrix
  • FIG. 7 is a cross-sectional view of an active matrix substrate according to the second embodiment.
  • FIG. 8 is a cross-sectional view of an active matrix substrate according to the third embodiment.
  • FIG. 9 is a plan view of an active matrix substrate according to the fourth embodiment.
  • FIG. 10 is a cross-sectional view of the active matrix substrate along the line XX in FIG.
  • Embodiment 1 of the Invention 1 to 6 show Embodiment 1 of an active matrix substrate and a liquid crystal display panel including the same according to the present invention.
  • FIG. 1 is a cross-sectional view of the liquid crystal display panel 50 of the present embodiment.
  • 2 is a plan view of the active matrix substrate 20a constituting the liquid crystal display panel 50
  • FIG. 3 is a cross-sectional view of the active matrix substrate 20a taken along line III-III in FIG. 4 is a plan view showing a connection structure of the transparent electrode 11a and the common wiring 12b constituting the active matrix substrate 20a.
  • FIG. 5 is a plan view showing the transparent electrode 11a and the common line along the line VV in FIG. It is sectional drawing which shows the connection structure of the wiring 12b.
  • FIG. 6 is a cross-sectional view showing another connection structure of the transparent electrode 11b and the common wiring 12c constituting the active matrix substrate 20a.
  • the liquid crystal display panel 50 includes an active matrix substrate 20a and a counter substrate 30 provided so as to face each other, a liquid crystal layer 40 provided between the active matrix substrate 20a and the counter substrate 30, The active matrix substrate 20a and the counter substrate 30 are bonded to each other, and a sealing material 45 provided in a frame shape is provided between the active matrix substrate 20a and the counter substrate 30 to enclose the liquid crystal layer 40.
  • a display area D for displaying an image is defined inside the sealing material 45.
  • a plurality of pixels are arranged in a matrix.
  • each pixel has, for example, a sub-pixel P (see FIG. 2) for performing red gradation display, a sub-pixel P for performing green gradation display, and a blue gradation display.
  • Sub-pixels P are arranged side by side.
  • the active matrix substrate 20a includes a transparent substrate 10, a plurality of gate wirings 12a provided on the transparent substrate 10 so as to extend in parallel with each other, and the gate wirings 12a.
  • a plurality of transparent electrodes 11a provided in stripes so as to extend in parallel to each other, a gate insulating film 13a provided so as to cover each gate wiring 12a and each transparent electrode 11a, and a gate insulating film
  • a plurality of TFTs 5a provided as switching elements respectively on the gate insulating film 13a and a matrix corresponding to each sub-pixel P on the gate insulating film 13a.
  • An alignment film (not shown) is provided.
  • the active matrix substrate 20 a is provided with a frame-like common wiring 12 b so as to surround the display region D.
  • the common wiring 12b is grounded, for example, at the end of the active matrix substrate 20a.
  • the transparent electrode 11a is connected to the common wiring 12b by laminating both ends thereof on the inner peripheral portion of the common wiring 12b.
  • the connection structure in which the transparent electrode 11a is laminated on the common wiring 12b is illustrated.
  • the common wiring 12c corresponding to the common wiring 12b is transparent corresponding to the transparent electrode 11a.
  • the connection structure may be laminated on both ends of the electrode 11b.
  • the TFT 5a includes a gate electrode 12aa provided on the transparent substrate 10, a gate insulating film 13a provided so as to cover the gate electrode 12aa, and a gate electrode on the gate insulating film 13a.
  • the semiconductor layer 14a is provided in an island shape so as to overlap with 12aa, and the source electrode 16aa and the drain electrode 16b are provided on the semiconductor layer 14a so as to be separated from each other.
  • the gate electrode 12aa is a portion where each gate wiring 12a is formed wide for each sub-pixel P.
  • the semiconductor layer 14a is provided on an intrinsic amorphous silicon layer (not shown) having a channel region and an intrinsic amorphous silicon layer so that the channel region is exposed, and is connected to the source electrode 16aa and the drain electrode 16b, respectively.
  • An amorphous silicon layer (not shown).
  • the source electrode 16aa is a portion in which each source wiring 16a protrudes laterally for each subpixel P as shown in FIG.
  • the drain electrode 16b is directly connected to the pixel electrode 15a by being stacked on the pixel electrode 15a.
  • the pixel electrode 15a overlaps the transparent electrode 11a via the gate insulating film 13a, thereby forming the auxiliary capacitor 6a. Further, as shown in FIG. 2, the pixel electrode 15a is provided with a slit for dividing the alignment of the liquid crystal layer 40 in each sub-pixel P (multi-domain) so as to open on the left side in the drawing.
  • the counter substrate 30 includes, for example, a transparent substrate (not shown) such as a glass substrate, a black matrix (not shown) provided in a lattice shape on the transparent substrate, and a red layer provided between each lattice of the black matrix.
  • a plurality of colored layers such as a green layer and a blue layer, a common electrode (not shown) provided to cover the black matrix and each colored layer, and a plurality of columns provided on the common electrode in a column shape
  • a photo spacer (not shown) and an alignment film (not shown) provided so as to cover the common electrode and each photo spacer are provided.
  • the liquid crystal layer 40 is, for example, a nematic liquid crystal material having electro-optical characteristics, and includes liquid crystal molecules having a negative dielectric anisotropy.
  • the gate signal is sent to the gate electrode 12aa via the gate wiring 12a and the TFT 5a is turned on
  • the source signal is transmitted via the source wiring 16a.
  • it is sent to the source electrode 16aa, and a predetermined charge is written into the pixel electrode 15a through the semiconductor layer 14a and the drain electrode 16b.
  • a potential difference is generated between each pixel electrode 15a of the active matrix substrate 20a and the common electrode of the counter substrate 30, and the liquid crystal layer 40, that is, the liquid crystal capacitance of each subpixel P, and the liquid crystal capacitance are connected in parallel.
  • a predetermined voltage is applied to the auxiliary capacitor 6a.
  • the light transmittance of the liquid crystal layer 40 is adjusted by changing the alignment state of the liquid crystal layer 40 according to the magnitude of the voltage applied to the liquid crystal layer 40, thereby displaying an image. It can be performed.
  • the manufacturing method of the liquid crystal display panel 50 of the present embodiment includes an active matrix substrate manufacturing process, a counter substrate manufacturing process, and a liquid crystal injection process.
  • a molybdenum film (thickness of about 50 nm), an aluminum film (thickness of about 200 nm), a molybdenum film (thickness of about 100 nm), etc. are formed on the entire transparent substrate 10 such as a glass substrate or a plastic substrate by, for example, sputtering.
  • the gate wiring 12a, the gate electrode 12aa, and the common wiring 12b are formed by performing photolithography, etching, and resist peeling cleaning on the metal laminated film.
  • a transparent conductive film such as an ITO (Indium Tin Oxide) film (thickness of about 50 nm to 200 nm) is formed on the entire substrate on which the gate wiring 12a, the gate electrode 12aa, and the common wiring 12b are formed, for example, by sputtering.
  • the transparent electrode 11a is formed by performing photolithography, etching, and resist peeling cleaning on the transparent conductive film.
  • an inorganic insulating film such as a silicon nitride film (thickness of about 300 nm) is formed on the entire substrate on which the transparent electrode 11a is formed, for example, by plasma CVD (Chemical Vapor Deposition), and the gate insulating film 13a is formed.
  • plasma CVD Chemical Vapor Deposition
  • an intrinsic amorphous silicon film (thickness of about 100 nm) and phosphorus-doped n + amorphous silicon film (thickness of about 50 nm) are sequentially formed on the entire substrate on which the gate insulating film 13a is formed, for example, by plasma CVD.
  • the semiconductor layer forming portion (14a) is formed by performing photolithography, etching, and resist peeling cleaning on the laminated film of the intrinsic amorphous silicon film and the n + amorphous silicon film.
  • a transparent conductive film such as an ITO film (with a thickness of about 50 nm to 200 nm) is formed on the entire substrate on which the semiconductor layer forming portion (14a) has been formed, for example, by sputtering, and then the transparent conductive film is formed on the transparent conductive film.
  • the pixel electrode 15a is formed by performing photolithography, etching, and resist peeling cleaning.
  • a molybdenum film (with a thickness of about 50 nm), an aluminum film (with a thickness of about 50 nm to 400 nm), a molybdenum film (with a thickness of about 100 nm), and the like are sequentially formed on the entire substrate on which the pixel electrode 15a is formed by, for example, sputtering.
  • the source wiring 16a, the source electrode 16aa, and the drain electrode 16b are formed by performing photolithography, etching, and resist peeling cleaning on the metal laminated film.
  • the n + amorphous silicon film of the semiconductor layer forming portion (14a) is etched to form a channel region, and the semiconductor layer 14a and the TFT 5a including the semiconductor layer 14a are formed. Form.
  • an inorganic insulating film such as a silicon nitride film (thickness of about 300 nm) is formed on the entire substrate on which the TFT 5a is formed, for example, by plasma CVD, photolithography and etching are performed on the inorganic conductive film. Then, the protective insulating film 17a is formed by removing and cleaning the resist.
  • the alignment film is formed by performing baking and rubbing treatment on the applied film.
  • the active matrix substrate 20a can be manufactured as described above.
  • the manufacturing method in which the pixel electrode 15a, the source wiring 16a, the source electrode 16aa, and the drain electrode 16b are formed by photolithography twice is exemplified.
  • a transparent conductive film that becomes the pixel electrode 15a And a metal film to be the source wiring 16a, the source electrode 16aa, and the drain electrode 16b in this order and then photolithography using a halftone photomask capable of half exposure and full exposure, first etching, and resist modification
  • the pixel electrode 15a, the source wiring 16a, the source electrode 16aa, and the drain electrode 16b may be formed by one photolithography by performing the second etching and the resist peeling cleaning.
  • a photosensitive resin colored in black is applied to the entire transparent substrate such as a glass substrate or a plastic substrate by, for example, spin coating or slit coating, and then the coating film is exposed and developed. And by baking, a black matrix is formed to a thickness of about 1.0 ⁇ m.
  • a photosensitive resin colored in red, green or blue for example, is applied to the entire substrate on which the black matrix is formed, for example, by spin coating or slit coating, and then applied to the coating film.
  • a colored layer for example, a red layer
  • a selected color is formed to a thickness of about 2.0 ⁇ m.
  • the same process is repeated for the other two colors to form other two colored layers (for example, a green layer and a blue layer) with a thickness of about 2.0 ⁇ m.
  • a common electrode is formed by forming a transparent conductive film such as an ITO film with a thickness of about 50 nm to 200 nm on the entire substrate on which the colored layers are formed, for example, by sputtering.
  • a photosensitive resin film made of photosensitive acrylic resin or the like is formed to the entire substrate on which the common electrode is formed, for example, by spin coating or slit coating.
  • a photo spacer is formed to a thickness of about 4.0 ⁇ m.
  • an alignment film is formed by baking and rubbing the applied film.
  • the counter substrate 30 can be manufactured as described above.
  • ⁇ Liquid crystal injection process First, for example, after a seal material 45 made of a UV (ultraviolet) curing and thermosetting resin is printed on the surface of the counter substrate 30 manufactured in the counter substrate manufacturing process in a frame shape, A liquid crystal material is dropped inside.
  • a seal material 45 made of a UV (ultraviolet) curing and thermosetting resin is printed on the surface of the counter substrate 30 manufactured in the counter substrate manufacturing process in a frame shape.
  • the bonded body is brought to atmospheric pressure. By opening, the surface and the back surface of the bonded body are pressurized.
  • the sealing material 45 is cured by heating the bonded body.
  • the unnecessary part is removed by dividing the bonded body in which the sealing material 45 is cured by, for example, dicing.
  • the liquid crystal display panel 50 can be manufactured as described above.
  • the common wiring is used as one of the pair of conductors constituting the auxiliary capacitor 6a between the gate wirings 12a. Since the transparent electrode 11a having translucency is provided instead of the light-shielding metal wiring such as 12b, the decrease in the aperture ratio of the sub-pixel P caused by one conductor constituting the auxiliary capacitor 6a is suppressed. can do. Further, as the other of the pair of conductors constituting the auxiliary capacitor 6a, not the light-shielding metal electrode but the light-transmitting pixel electrode 15a is provided, which is attributed to the other conductor constituting the auxiliary capacitor 6a.
  • FIG. 7 is a cross-sectional view of the active matrix substrate 20b of the present embodiment.
  • the same parts as those in FIGS. 1 to 6 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the active matrix substrate 20a including the gate insulating film 13a formed relatively thin is illustrated.
  • substrate 20b is illustrated.
  • the active matrix substrate 20 b includes a transparent substrate 10, a plurality of gate wirings 12 a (see FIG. 2) provided on the transparent substrate 10 so as to extend in parallel with each other, and a space between each gate wiring 12 a.
  • a plurality of transparent electrodes 11a provided in stripes so as to extend in parallel with each other, a gate insulating film 13b provided so as to cover each gate wiring 12a and each transparent electrode 11a, and a gate insulating film 13b
  • a plurality of source lines 16a (see FIG.
  • each gate line 12a 2) provided on the upper side so as to extend in parallel with each other in a direction orthogonal to each gate line 12a; a plurality of TFTs 5b provided as switching elements for each sub-pixel P; A plurality of pixel electrodes 15a provided in a matrix on the gate insulating film 13b so as to correspond to the sub-pixels P, and the TFTs 5b and A protective insulating film 17a is provided so as to cover the connection portion of each pixel electrode 15a with the TFT 5b, and an alignment film (not shown) is provided so as to cover each pixel electrode 15a and the protective insulating film 17a.
  • the gate insulating film 13b is formed of a spin-on glass (hereinafter referred to as “SOG”) film.
  • SOG spin-on glass
  • the TFT 5b includes a gate electrode 12aa provided on the transparent substrate 10, a gate insulating film 13b provided so as to cover the gate electrode 12aa, and a gate electrode 12aa on the gate insulating film 13b.
  • the semiconductor layer 14a provided in an island shape, and the source electrode 16aa and the drain electrode 16b provided on the semiconductor layer 14a so as to be separated from each other are provided.
  • the pixel electrode 15a overlaps the transparent electrode 11a via the gate insulating film 13b, thereby constituting the auxiliary capacitor 6b.
  • the active matrix substrate 20b having the above-described configuration is a counter substrate 30 (see FIG. 1) disposed opposite to the active matrix substrate 20a and a liquid crystal sealed between the two substrates. Together with the layer 40 (see FIG. 1), an active matrix driving type liquid crystal display panel is constituted.
  • a silicon nitride film (thickness of about 150 nm) or the like is formed on the entire substrate on which the gate wiring 12a and the like are formed by plasma CVD in the active matrix substrate manufacturing process of the first embodiment.
  • the entire substrate on which the gate wiring 12a and the like are formed is coated with silanol (Si (OH) 4 ) by, for example, spin coating or slit coating.
  • Si (OH) 4 silanol
  • the pixel electrode 15a directly connected to the drain electrode 16b of each TFT 5b is provided between the gate wirings 12a as in the first embodiment. Since the auxiliary capacitor 6b is configured by overlapping the transparent electrode 11a, it is possible to suppress a decrease in the aperture ratio of the sub-pixel P caused by the auxiliary capacitor 6b.
  • the gate insulating film 13b is formed with a relatively thick SOG film having a low dielectric constant, it is formed between each transparent electrode 15a and each source wiring 16a. Parasitic capacitance can be reduced.
  • FIG. 8 is a cross-sectional view of the active matrix substrate 20c of this embodiment.
  • the active matrix substrates 20a and 20b including the gate insulating films 13a and 13b having the single layer structure are illustrated.
  • the active matrix substrates having the gate insulating film 13c having the two layer structure are illustrated.
  • the matrix substrate 20c is illustrated.
  • the active matrix substrate 20 c includes a transparent substrate 10, a plurality of gate wirings 12 a (see FIG. 2) provided on the transparent substrate 10 so as to extend in parallel to each other, and each gate wiring 12 a.
  • a plurality of transparent electrodes 11a provided in stripes so as to extend parallel to each other, a gate insulating film 13c provided so as to cover each gate wiring 12a and each transparent electrode 11a, and a gate insulating film 13c
  • a plurality of source lines 16a (see FIG.
  • each TFT 5c provided as switching elements for each sub-pixel P
  • a plurality of pixel electrodes 15a provided in a matrix on the gate insulating film 13c so as to correspond to the sub-pixels P
  • each TFT 5c and A protective insulating film 17a is provided so as to cover the connection portion of each pixel electrode 15a with the TFT 5c
  • an alignment film (not shown) is provided so as to cover each pixel electrode 15a and the protective insulating film 17a.
  • the gate insulating film 13c is formed of a laminated film of a first inorganic insulating film 13ca and a second inorganic insulating film 13cb.
  • the gate insulating film 13c formed by a two-layered film is illustrated, but the gate insulating film may be formed by a three-layered or more laminated film.
  • the TFT 5c includes a gate electrode 12aa provided on the transparent substrate 10, a gate insulating film 13c provided to cover the gate electrode 12aa, and the gate electrode 12aa on the gate insulating film 13c.
  • the semiconductor layer 14a provided in an island shape, and the source electrode 16aa and the drain electrode 16b provided on the semiconductor layer 14a so as to be separated from each other are provided.
  • the pixel electrode 15a overlaps the transparent electrode 11a via the gate insulating film 13c, thereby forming the auxiliary capacitor 6c.
  • the active matrix substrate 20c having the above-described configuration is a counter substrate 30 (see FIG. 1) disposed opposite to the active matrix substrate 20a and a liquid crystal sealed between the two substrates. Together with the layer 40 (see FIG. 1), an active matrix driving type liquid crystal display panel is constituted.
  • a silicon nitride film (thickness of about 300 nm) or the like is formed on the entire substrate on which the gate wiring 12a and the like are formed in the active matrix substrate manufacturing process of the first embodiment by plasma CVD.
  • the first substrate such as a silicon oxide film (thickness of about 150 nm) is formed on the entire substrate on which the gate wiring 12a and the like are formed by, for example, plasma CVD.
  • a second inorganic insulating film 13cb such as a silicon nitride film (thickness of about 150 nm) is formed to form the gate insulating film 13c.
  • the pixel electrode 15a directly connected to the drain electrode 16b of each TFT 5c is interposed between the gate wirings 12a as in the first and second embodiments. Since the auxiliary capacitor 6c is configured by overlapping with the provided transparent electrode 11a, it is possible to suppress a decrease in the aperture ratio of the sub-pixel P caused by the auxiliary capacitor 6c.
  • the gate insulating film 13c is formed by the laminated film of the first inorganic insulating film 13ca and the second inorganic insulating film 13cb which are different from each other, the first inorganic insulating film 13ca is formed. Is formed of a silicon oxide film having a relatively low dielectric constant, thereby maintaining the thickness (insulating property) of the gate insulating film 13c and forming a parasitic capacitance between each transparent electrode 15a and each source wiring 16a. Can be reduced.
  • the gate insulating film 13c is formed of a laminated film of the first inorganic insulating film 13ca and the second inorganic insulating film 13cb which are different from each other, it is difficult to form a pinhole penetrating in the thickness direction in the gate insulating film 13c. Thereby, the insulation between each transparent electrode 11a and each pixel electrode 15a can be reliably maintained.
  • FIG. 9 is a plan view of the active matrix substrate 20d of the present embodiment
  • FIG. 10 is a cross-sectional view of the active matrix substrate 20d taken along line XX in FIG.
  • the active matrix substrates 20a to 20c including the transparent electrode 11a having no slit are exemplified.
  • the active matrix substrate 20d including the transparent electrode 11c having the slit S is illustrated.
  • the active matrix substrate 20d includes a transparent substrate 10, a plurality of gate wirings 12a provided on the transparent substrate 10 so as to extend in parallel to each other, and a space between the gate wirings 12a.
  • a plurality of transparent electrodes 11c provided in stripes so as to extend in parallel with each other, a gate insulating film 13a provided so as to cover each gate wiring 12a and each transparent electrode 11c, and a gate insulating film 13a
  • a plurality of source lines 16a provided so as to extend in parallel to each other in a direction orthogonal to each gate line 12a, a plurality of TFTs 5a provided as switching elements for each subpixel P, and a gate insulating film 13a.
  • a plurality of pixel electrodes 15a provided in a matrix so as to correspond to the sub-pixels P, each TFT 5a, and each pixel electrode 1 It includes a protective insulating film 17a provided so as to cover the connection portion between TFT5a of a, and an alignment film provided so as to cover the pixel electrode 15a and the protective insulating film 17a (not shown).
  • the transparent electrode 11c is provided with a plurality of slits S so as to be orthogonal to the source wirings 16a. Moreover, the transparent electrode 11c is connected to the common wiring 12b by, for example, laminating both ends on the inner peripheral portion of the common wiring 12b (see FIGS. 4 and 5).
  • the pixel electrode 15a overlaps the transparent electrode 11c via the gate insulating film 13a, thereby forming an auxiliary capacitor 6d.
  • the active matrix substrate 20d having the above-described configuration is a counter substrate 30 (see FIG. 1) disposed opposite to the active matrix substrate 20a and a liquid crystal sealed between the two substrates. Together with the layer 40 (see FIG. 1), an active matrix driving type liquid crystal display panel is constituted.
  • the active matrix substrate 20d of the present embodiment can be manufactured by changing the pattern shape of the transparent electrode 12a in the active matrix substrate manufacturing process of the first embodiment.
  • the pixel electrode 15a directly connected to the drain electrode 16b of each TFT 5a is provided between the gate wirings 12a as in the above embodiments. Since the auxiliary capacitor 6d is configured by overlapping the transparent electrode 11c, it is possible to suppress a decrease in the aperture ratio of the sub-pixel P caused by the auxiliary capacitor 6d.
  • the slits S are provided in the transparent electrodes 11c so as to intersect the source lines 16a, the slits S are provided between the transparent electrodes 11c and the source lines 16a.
  • the formed parasitic capacitance can be reduced.
  • the transparent electrode 11c in which the slits S are formed is applied to the active matrix substrate 20a of the first embodiment, but the active matrix substrates 20b and 20c of the second and third embodiments are applied.
  • the transparent electrode 11c in which the slit S is formed may be applied.
  • the active matrix substrates 20a to 20d in which the gate wiring 12a and the transparent electrodes 11a to 11c are formed in the same layer are illustrated.
  • the transparent electrode is formed in a layer different from the gate wiring 12a. May be.
  • the active matrix substrates 20a to 20d in which the pixel electrode 15a is formed in the lower layer of the drain electrode 16b are illustrated, but the pixel electrode may be provided in the upper layer of the drain electrode.
  • the active matrix substrates 20a to 20d including the semiconductor layer 14a using amorphous silicon are exemplified.
  • an In—Ga—Zn—O-based oxide semiconductor is used as the semiconductor layer. It may be a semiconductor layer.
  • each subpixel P has a MOS-
  • the present invention can also be applied to an active matrix substrate provided with other three-terminal switching elements such as an FET system and a liquid crystal display panel including the active matrix substrate.
  • an active matrix substrate in which the electrode of the TFT connected to the pixel electrode is used as the drain electrode is illustrated.
  • the present invention is an active matrix in which the electrode of the TFT connected to the pixel electrode is referred to as a source electrode. It can also be applied to a substrate.
  • the present invention can suppress the decrease in the aperture ratio of the sub-pixel due to the auxiliary capacitance, and is thus useful for the liquid crystal display panel and the active matrix substrate that constitutes the liquid crystal display panel.

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Abstract

　本発明に係るアクティブマトリックス基板は、互いに平行に延びる複数のゲート配線と、複数のゲート配線の間に互いに平行に延びるストライプ状の複数の透明電極（１１ａ）と、各ゲート配線に交差する方向に互いに平行に延びる複数のソース配線と、各ゲート配線及び各ソース配線の交差する部分毎に設けられ、各々、ゲート電極（１２ａａ）、ソース電極（１６ａａ）及びドレイン電極（１６ｂ）を有する複数のスイッチング素子（５ａ）と、各スイッチング素子（５ａ）のドレイン電極（１６ｂ）に直接接続され、各々、各透明電極（１１ａ）と重なって補助容量（６ａ）を構成するマトリクス状の複数の画素電極（１５ａ）とを備えている。

Description

アクティブマトリクス基板及びそれを備えた液晶表示パネル
　本発明は、アクティブマトリクス基板及びそれを備えた液晶表示パネルに関し、特に、補助容量が設けられたアクティブマトリクス基板及びそれを備えた液晶表示パネルにおいて、副画素の開口率を向上させる技術に関するものである。
　アクティブマトリクス駆動方式の液晶表示パネルは、画像の最小単位である各副画素毎に、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）などのスイッチング素子が設けられたアクティブマトリクス基板と、アクティブマトリクス基板に対向するように設けられた対向基板と、それらの両基板の間に設けられた液晶層とを備えている。ここで、アクティブマトリクス基板では、各副画素の液晶層、すなわち、液晶容量に充電された電荷を安定に保持するために、各副画素毎に補助容量が設けられている。なお、液晶表示パネルでは、例えば、赤色の階調表示を行うための副画素、緑色の階調表示を行うための副画素、及び青色の階調表示を行うための副画素により、１つの画素が構成されている。
　例えば、特許文献１には、ガラス基板上に順に設けられたアルミニウム合金層及びモリブデン合金層からなるコモン配線と、コモン配線を覆うように順に設けられたゲート絶縁膜及びパッシベーション膜と、パッシベーション膜上に設けられた画素電極とにより、補助容量が構成された基板を備えた上記液晶表示パネルに相当する液晶表示装置が開示されている。
特開２００１－１９４６７６号公報
　ところで、液晶表示パネルでは、各副画素において、バックライトからの光を透過させることができる面積の割合、すなわち、開口率を向上させる高開口率化が常に要望されている。例えば、特許文献１に開示された基板を備えた液晶表示装置では、各副画素において、コモン配線が設けられた領域、並びに画素電極とＴＦＴとを接続するためのコンタクトホールが設けられた領域及びその近傍がバックライトからの光を透過させることができないので、開口率に改善の余地がある。ここで、一般的なアクティブマトリクス基板では、互いに平行に延びるように設けられた複数のゲート配線、各ゲート配線に直交する方向に互いに平行に延びるように設けられた複数のソース配線、各ゲート配線の間にそれぞれ設けられた複数のコモン配線、及び各副画素毎にそれぞれ設けられた複数のＴＦＴが遮光性を有しているので、各副画素の高精細化が進むと、特に、隣り合う一対のゲート配線及び隣り合う一対のソース配線に囲まれた領域、すなわち、副画素の領域の内側に配置するコモン配線、及びＴＦＴと画素電極とを接続するためのコンタクトホールが副画素の開口率を低下させる主な要因になってしまう。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、補助容量に起因する副画素の開口率の低下を抑制することにある。
　上記目的を達成するために、本発明は、各スイッチング素子のドレイン電極に直接接続された画素電極が各ゲート配線の間に設けられた透明電極と重なることにより、補助容量を構成するようにしたものである。
　具体的に本発明に係るアクティブマトリクス基板は、透明基板と、上記透明基板に互いに平行に延びるように設けられた複数のゲート配線と、上記各ゲート配線の間にそれぞれ設けられ、互いに平行に延びるようにストライプ状に配置された複数の透明電極と、上記各ゲート配線に交差する方向に互いに平行に延びるように設けられた複数のソース配線と、上記各ゲート配線及び各ソース配線の交差する部分毎にそれぞれ設けられ、各々、該ゲート配線に接続されたゲート電極、該ソース配線に接続されたソース電極、及び該ソース電極に離間して配置されたドレイン電極を有する複数のスイッチング素子と、上記各スイッチング素子のドレイン電極にそれぞれ直接接続され、各々、上記各透明電極と重なることにより補助容量を構成するマトリクス状に設けられた複数の画素電極とを備えている。
　上記の構成によれば、各ゲート配線の間に、補助容量を構成する一対の導体の一方として、遮光性を有する金属配線でなく、透光性を有する透明電極が設けられているので、補助容量を構成する一方の導体に起因する副画素の開口率の低下が抑制される。また、補助容量を構成する一対の導体の他方として、遮光性を有する金属電極でなく、透光性を有する画素電極が設けられているので、補助容量を構成する他方の導体に起因する副画素の開口率の低下が抑制される。さらに、画素電極がスイッチング素子のドレイン電極にコンタクトホールを介することなく直接接続されているので、スイッチング素子と補助容量との接続構造に起因する副画素の開口率の低下が抑制される。これにより、補助容量を構成する一対の導体、及び補助容量とスイッチング素子との接続構造に起因する副画素の開口率の低下が抑制されるので、補助容量に起因する副画素の開口率の低下が抑制される。
　上記各透明電極は、上記各ゲート配線と同一層に形成され、上記各透明電極と上記各画素電極との間には、上記各ゲート配線を覆うゲート絶縁膜が設けられていてもよい。
　上記の構成によれば、各透明電極が各ゲート配線と同一層に形成され、各透明電極と各画素電極との間に各ゲート配線を覆うゲート絶縁膜が設けられているので、隣り合う一対のゲート配線及び隣り合う一対のソース配線に囲まれた領域、すなわち、各副画素において、透明電極、画素電極、及びそれらの間に設けられたゲート絶縁膜により、補助容量が具体的に構成される。
　上記ゲート絶縁膜は、スピンオンガラス膜により形成されていてもよい。
　上記の構成によれば、ゲート絶縁膜がスピンオンガラス膜により比較的厚く形成されているので、各透明電極と各ソース配線との間に形成される寄生容量が小さくなる。
　上記ゲート絶縁膜は、互いに異なる複数の無機絶縁膜の積層膜により形成されていてもよい。
　上記の構成によれば、ゲート絶縁膜が互いに異なる複数の無機絶縁膜の積層膜により形成されているので、例えば、複数の無機絶縁膜の少なくとも１つに低い誘電率の無機絶縁膜を用いることにより、ゲート絶縁膜の厚さ（絶縁性）を保持して、各透明電極と各ソース配線との間に形成される寄生容量が小さくなる。また、ゲート絶縁膜が互いに異なる複数の無機絶縁膜の積層膜により形成されているので、ゲート絶縁膜に厚さ方向に貫通するピンホールが形成され難くなり、各透明電極と各画素電極との間の絶縁性が確実に保持される。
　上記各スイッチング素子は、上記ゲート電極と上記ソース電極及びドレイン電極との間に半導体層を有し、上記各画素電極は、上記半導体層と同一層に形成されていてもよい。
　上記の構成によれば、各スイッチング素子が半導体層を有し、各画素電極が半導体層と同一層に形成されているので、各スイッチング素子のドレイン電極が各画素電極上に積層されていることにより、各スイッチング素子のドレイン電極に各画素電極が具体的に直接接続される。
　上記各透明電極には、上記各ソース配線と交差するようにスリットが設けられていてもよい。
　上記の構成によれば、各透明電極に各ソース配線と交差するようにスリットが設けられているので、各透明電極と各ソース配線との間に形成される寄生容量が小さくなる。
　また、本発明に係る液晶表示パネルは、上述したアクティブマトリクス基板と、上記アクティブマトリクス基板に対向するように設けられた対向基板と、上記アクティブマトリクス基板及び対向基板の間に設けられた液晶層とを備えている。
　上記の構成によれば、アクティブマトリクス基板において、補助容量に起因する副画素の開口率の低下が抑制されるので、アクティブマトリクス基板を備えた液晶表示パネルにおいて、本発明の作用効果が具体的に奏される。
　本発明によれば、各スイッチング素子のドレイン電極に直接接続された画素電極が各ゲート配線の間に設けられた透明電極と重なることにより、補助容量が構成されているので、補助容量に起因する副画素の開口率の低下を抑制することができる。
図１は、実施形態１に係る液晶表示パネルの断面図である。 図２は、実施形態１に係る液晶表示パネルを構成するアクティブマトリクス基板の平面図である。 図３は、図２中のIII－III線に沿ったアクティブマトリクス基板の断面図である。 図４は、実施形態１に係るアクティブマトリクス基板を構成する透明電極及びコモン配線の接続構造を示す平面図である。 図５は、図４中のV－V線に沿った透明電極及びコモン配線の接続構造を示す断面図である。 図６は、実施形態１に係るアクティブマトリクス基板を構成する透明電極及びコモン配線の他の接続構造を示す断面図である。 図７は、実施形態２に係るアクティブマトリクス基板の断面図である。 図８は、実施形態３に係るアクティブマトリクス基板の断面図である。 図９は、実施形態４に係るアクティブマトリクス基板の平面図である。 図１０は、図９中のX－X線に沿ったアクティブマトリクス基板の断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図６は、本発明に係るアクティブマトリクス基板及びそれを備えた液晶表示パネルの実施形態１を示している。具体的に図１は、本実施形態の液晶表示パネル５０の断面図である。また、図２は、液晶表示パネル５０を構成するアクティブマトリクス基板２０ａの平面図であり、図３は、図２中のIII－III線に沿ったアクティブマトリクス基板２０ａの断面図である。さらに、図４は、アクティブマトリクス基板２０ａを構成する透明電極１１ａ及びコモン配線１２ｂの接続構造を示す平面図であり、図５は、図４中のV－V線に沿った透明電極１１ａ及びコモン配線１２ｂの接続構造を示す断面図である。また、図６は、アクティブマトリクス基板２０ａを構成する透明電極１１ｂ及びコモン配線１２ｃの他の接続構造を示す断面図である。
　液晶表示パネル５０は、図１に示すように、互いに対向するように設けられたアクティブマトリクス基板２０ａ及び対向基板３０と、アクティブマトリクス基板２０ａ及び対向基板３０の間に設けられた液晶層４０と、アクティブマトリクス基板２０ａ及び対向基板３０を互いに接着すると共に、アクティブマトリクス基板２０ａ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材４５とを備えている。ここで、液晶表示パネル５０では、図１に示すように、シール材４５の内側に画像表示を行う表示領域Ｄが規定されている。そして、表示領域Ｄには、複数の画素がマトリクス状に配置されている。さらに、各画素には、例えば、赤色の階調表示を行うための副画素Ｐ（図２参照）、緑色の階調表示を行うための副画素Ｐ、及び青色の階調表示を行うための副画素Ｐが並んで配置されている。
　アクティブマトリクス基板２０ａは、図２、図３及び図４に示すように、透明基板１０と、透明基板１０上に互いに平行に延びるように設けられた複数のゲート配線１２ａと、各ゲート配線１２ａの間にそれぞれ設けられ、互いに平行に延びるようにストライプ状に設けられた複数の透明電極１１ａと、各ゲート配線１２ａ及び各透明電極１１ａを覆うように設けられたゲート絶縁膜１３ａと、ゲート絶縁膜１３ａ上に各ゲート配線１２ａと直交する方向に互いに平行に延びるように設けられた複数のソース配線１６ａと、各ゲート配線１２ａ及び各ソース配線１６ａの交差する部分毎、すなわち、各副画素Ｐ毎にスイッチング素子としてそれぞれ設けられた複数のＴＦＴ５ａと、ゲート絶縁膜１３ａ上に各副画素Ｐに対応するようにマトリクス状に設けられた複数の画素電極１５ａと、各ＴＦＴ５ａ及び各画素電極１５ａのＴＦＴ５ａとの接続部分を覆うように設けられた保護絶縁膜１７ａと、各画素電極１５ａ及び保護絶縁膜１７ａを覆うように設けられた配向膜（不図示）とを備えている。また、アクティブマトリクス基板２０ａには、図４に示すように、表示領域Ｄを包囲するように枠状のコモン配線１２ｂが設けられている。ここで、コモン配線１２ｂは、例えば、アクティブマトリクス基板２０ａの端部で接地されている。
　透明電極１１ａは、図４及び図５に示すように、その両端部がコモン配線１２ｂの内周部上に積層されることにより、コモン配線１２ｂに接続されている。なお、本実施形態では、透明電極１１ａがコモン配線１２ｂ上に積層された接続構造を例示したが、図６に示すように、コモン配線１２ｂに相当するコモン配線１２ｃが透明電極１１ａに相当する透明電極１１ｂの両端部上に積層された接続構造であってもよい。
　ＴＦＴ５ａは、図２及び図３に示すように、透明基板１０上に設けられたゲート電極１２ａａと、ゲート電極１２ａａを覆うように設けられたゲート絶縁膜１３ａと、ゲート絶縁膜１３ａ上にゲート電極１２ａａに重なるように島状に設けられた半導体層１４ａと、半導体層１４ａ上に互いに離間するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
　ゲート電極１２ａａは、図２に示すように、各ゲート配線１２ａが各副画素Ｐ毎に幅広に形成された部分である。
　半導体層１４ａは、例えば、チャネル領域を有する真性アモルファスシリコン層（不図示）と、チャネル領域が露出するように真性アモルファスシリコン層上に設けられ、ソース電極１６ａａ及びドレイン電極１６ｂにそれぞれ接続されたｎ＋アモルファスシリコン層（不図示）とを備えている。
　ソース電極１６ａａは、図２に示すように、各ソース配線１６ａが各副画素Ｐ毎に側方に突出した部分である。
　ドレイン電極１６ｂは、図２及び図３に示すように、画素電極１５ａ上に積層されることにより、画素電極１５ａに直接接続されている。
　画素電極１５ａは、図２及び図３に示すように、ゲート絶縁膜１３ａを介して透明電極１１ａに重なり合うことにより、補助容量６ａを構成している。また、画素電極１５ａには、図２に示すように、各副画素Ｐにおける液晶層４０の配向を分割（マルチドメイン化）するためのスリットが図中左側に開口するように設けられている。
　対向基板３０は、例えば、ガラス基板などの透明基板（不図示）と、透明基板上に格子状に設けられたブラックマトリクス（不図示）と、ブラックマトリクスの各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの複数の着色層（不図示）と、ブラックマトリクス及び各着色層を覆うように設けられた共通電極（不図示）と、共通電極上に柱状に設けられた複数のフォトスペーサ（不図示）と、共通電極及び各フォトスペーサを覆うように設けられた配向膜（不図示）とを備えている。
　液晶層４０は、例えば、電気光学特性を有するネマチック液晶材料であり、誘電率異方性が負の液晶分子を含んでいる。
　上記構成の液晶表示パネル５０では、各副画素Ｐにおいて、ゲート信号がゲート配線１２ａを介してゲート電極１２ａａに送られて、ＴＦＴ５ａがオン状態になったときに、ソース信号がソース配線１６ａを介してソース電極１６ａａに送られて、半導体層１４ａ及びドレイン電極１６ｂを介して、画素電極１５ａに所定の電荷が書き込まれる。このとき、アクティブマトリクス基板２０ａの各画素電極１５ａと対向基板３０の共通電極との間において電位差が生じ、液晶層４０、すなわち、各副画素Ｐの液晶容量、及びその液晶容量に並列に接続された補助容量６ａに所定の電圧が印加される。そして、液晶表示パネル５０では、各副画素Ｐにおいて、液晶層４０に印加する電圧の大きさによって液晶層４０の配向状態を変えることにより、液晶層４０の光透過率を調整して、画像表示を行うことができる。
　次に、本実施形態の液晶表示パネル５０の製造方法について説明する。ここで、本実施形態の液晶表示パネル５０の製造方法は、アクティブマトリクス基板製造工程、対向基板製造工程及び液晶注入工程を備える。
　＜アクティブマトリクス基板製造工程＞
　まず、ガラス基板やプラスチック基板などの透明基板１０の基板全体に、例えば、スパッタリング法により、モリブデン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ２００ｎｍ程度）及びモリブデン膜（厚さ１００ｎｍ程度）などの金属膜を順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、ゲート配線１２ａ、ゲート電極１２ａａ及びコモン配線１２ｂを形成する。
　続いて、ゲート配線１２ａ、ゲート電極１２ａａ及びコモン配線１２ｂが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、透明電極１１ａを形成する。
　その後、透明電極１１ａが形成された基板全体に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜（厚さ３００ｎｍ程度）などの無機絶縁膜を成膜して、ゲート絶縁膜１３ａを形成する。
　さらに、ゲート絶縁膜１３ａが形成された基板全体に、例えば、プラズマＣＶＤ法により、真性アモルファスシリコン膜（厚さ１００ｎｍ程度）及びリンがドープされたｎ＋アモルファスシリコン膜（厚さ５０ｎｍ程度）を順に成膜した後に、真性アモルファスシリコン膜及びｎ＋アモルファスシリコン膜の積層膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、半導体層形成部（１４ａ）を形成する。
　続いて、半導体層形成部（１４ａ）が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、画素電極１５ａを形成する。
　そして、画素電極１５ａが形成された基板全体に、例えば、スパッタリング法により、モリブデン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ５０ｎｍ～４００ｎｍ程度）及びモリブデン膜（厚さ１００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、ソース配線１６ａ、ソース電極１６ａａ及びドレイン電極１６ｂを形成する。
　その後、ソース電極１６ａａ及びドレイン電極１６ｂをマスクとして、上記半導体層形成部（１４ａ）のｎ＋アモルファスシリコン膜をエッチングすることにより、チャネル領域を形成して、半導体層１４ａ及びそれを備えたＴＦＴ５ａを形成する。
　さらに、ＴＦＴ５ａが形成された基板全体に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ３００ｎｍ程度）などの無機絶縁膜を成膜した後に、その無機導電膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、保護絶縁膜１７ａを形成する。
　最後に、保護絶縁膜１７ａが形成された基板全体に、例えば、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
　以上のようにして、アクティブマトリクス基板２０ａを製造することができる。
　なお、本実施形態では、画素電極１５ａと、ソース配線１６ａ、ソース電極１６ａａ及びドレイン電極１６ｂとを２回のフォトリソグラフィで形成する製造方法を例示したが、例えば、画素電極１５ａとなる透明導電膜と、ソース配線１６ａ、ソース電極１６ａａ及びドレイン電極１６ｂとなる金属膜とを順に成膜した後に、ハーフ露光及びフル露光が可能なハーフトーンのフォトマスクによるフォトリソグラフィ、第１のエッチング、レジストの変成、第２のエッチング及びレジストの剥離洗浄を行うことにより、画素電極１５ａ、ソース配線１６ａ、ソース電極１６ａａ及びドレイン電極１６ｂを１回のフォトリソグラフィで形成してもよい。
　＜対向基板製造工程＞
　まず、ガラス基板やプラスチック基板などの透明基板の基板全体に、例えば、スピンコート法又はスリットコート法により、黒色に着色された感光性樹脂を塗布した後に、その塗布膜に対して、露光、現像及びベーキングを行うことにより、ブラックマトリクスを厚さ１．０μｍ程度に形成する。
　続いて、上記ブラックマトリクスが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布した後に、その塗布膜に対して、露光、現像及びベーキングを行うことにより、選択した色の着色層（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
　そして、上記各着色層が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜などの透明導電膜を厚さ５０ｎｍ～２００ｎｍ程度で成膜することにより、共通電極を形成する。
　さらに、上記共通電極が形成された基板全体に、例えば、スピンコート法又はスリットコート法により、感光性のアクリル樹脂などからなる感光性樹脂膜を塗布した後に、その感光性樹脂膜に対して、露光、現像及びベーキングを行うことにより、フォトスペーサを厚さ４．０μｍ程度に形成する。
　最後に、上記フォトスペーサが形成された基板全体に、例えば、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
　以上のようにして、対向基板３０を製造することができる。
　＜液晶注入工程＞
　まず、例えば、上記対向基板製造工程で製造された対向基板３０の表面に、ＵＶ（ultraviolet）硬化及び熱硬化の併用型樹脂などからなるシール材４５を枠状に印刷した後に、シール材４５の内側に液晶材料を滴下する。
　続いて、上記液晶材料が滴下された対向基板３０と、上記アクティブマトリクス基板製造工程で製造されたアクティブマトリクス基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
　さらに、上記貼合体に挟持されたシール材４５にＵＶ光を照射した後に、その貼合体を加熱することによりシール材４５を硬化させる。
　最後に、上記シール材４５を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
　以上のようにして、液晶表示パネル５０を製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０によれば、各ゲート配線１２ａの間に、補助容量６ａを構成する一対の導体の一方として、コモン配線１２ｂのような遮光性を有する金属配線でなく、透光性を有する透明電極１１ａが設けられているので、補助容量６ａを構成する一方の導体に起因する副画素Ｐの開口率の低下を抑制することができる。また、補助容量６ａを構成する一対の導体の他方として、遮光性を有する金属電極でなく、透光性を有する画素電極１５ａが設けられているので、補助容量６ａを構成する他方の導体に起因する副画素Ｐの開口率の低下を抑制することができる。さらに、画素電極１５ａがＴＦＴ５ａのドレイン電極１６ｂにコンタクトホールを介することなく直接接続されているので、ＴＦＴ５ａと補助容量６ａとの接続構造に起因する副画素Ｐの開口率の低下を抑制することができる。これにより、補助容量６ａを構成する一対の導体、及び補助容量６ａとＴＦＴ５ａとの接続構造に起因する副画素Ｐの開口率の低下を抑制することができるので、補助容量６ａに起因する副画素Ｐの開口率の低下を抑制することができる。
　《発明の実施形態２》
　図７は、本実施形態のアクティブマトリクス基板２０ｂの断面図である。なお、以下の各実施形態において、図１～図６と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、相対的に薄く形成されたゲート絶縁膜１３ａを備えたアクティブマトリクス基板２０ａを例示したが、本実施形態では、相対的に厚く形成されたゲート絶縁膜１３ｂを備えたアクティブマトリクス基板２０ｂを例示する。
　アクティブマトリクス基板２０ｂは、図７に示すように、透明基板１０と、透明基板１０上に互いに平行に延びるように設けられた複数のゲート配線１２ａ（図２参照）と、各ゲート配線１２ａの間にそれぞれ設けられ、互いに平行に延びるようにストライプ状に設けられた複数の透明電極１１ａと、各ゲート配線１２ａ及び各透明電極１１ａを覆うように設けられたゲート絶縁膜１３ｂと、ゲート絶縁膜１３ｂ上に各ゲート配線１２ａと直交する方向に互いに平行に延びるように設けられた複数のソース配線１６ａ（図２参照）と、各副画素Ｐ毎にスイッチング素子としてそれぞれ設けられた複数のＴＦＴ５ｂと、ゲート絶縁膜１３ｂ上に各副画素Ｐに対応するようにマトリクス状に設けられた複数の画素電極１５ａと、各ＴＦＴ５ｂ及び各画素電極１５ａのＴＦＴ５ｂとの接続部分を覆うように設けられた保護絶縁膜１７ａと、各画素電極１５ａ及び保護絶縁膜１７ａを覆うように設けられた配向膜（不図示）とを備えている。
　ゲート絶縁膜１３ｂは、スピンオンガラス（Spin On Glass、以下、「ＳＯＧ」とも称する）膜により形成されている。
　ＴＦＴ５ｂは、図７に示すように、透明基板１０上に設けられたゲート電極１２ａａと、ゲート電極１２ａａを覆うように設けられたゲート絶縁膜１３ｂと、ゲート絶縁膜１３ｂ上にゲート電極１２ａａに重なるように島状に設けられた半導体層１４ａと、半導体層１４ａ上に互いに離間するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
　画素電極１５ａは、図７に示すように、ゲート絶縁膜１３ｂを介して透明電極１１ａに重なり合うことにより、補助容量６ｂを構成している。
　上記構成のアクティブマトリクス基板２０ｂは、上記実施形態１のアクティブマトリクス基板２０ａと同様に、それに対向して配置される対向基板３０（図１参照）と、それらの両基板の間に封入される液晶層４０（図１参照）と共に、アクティブマトリクス駆動方式の液晶表示パネルを構成するものである。
　本実施形態のアクティブマトリクス基板２０ｂは、上記実施形態１のアクティブマトリクス基板製造工程において、ゲート配線１２ａなどが形成された基板全体に、プラズマＣＶＤ法により、窒化シリコン膜（厚さ１５０ｎｍ程度）などの無機絶縁膜を成膜して、ゲート絶縁膜１３ａを形成する代わりに、ゲート配線１２ａなどが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、シラノール（Ｓｉ（ＯＨ）４）、アルコキシシラン、有機シロキサン樹脂などを主成分としたＳＯＧ材料を塗布した後に、３５０℃で焼成することにより、厚さ６００ｎｍ程度のＳＯＧ膜を形成して、ゲート絶縁膜１３ｂを形成することにより、製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｂによれば、上記実施形態１と同様に、各ＴＦＴ５ｂのドレイン電極１６ｂに直接接続された画素電極１５ａが各ゲート配線１２ａの間に設けられた透明電極１１ａと重なることにより、補助容量６ｂが構成されているので、補助容量６ｂに起因する副画素Ｐの開口率の低下を抑制することができる。
　また、本実施形態のアクティブマトリクス基板２０ｂによれば、ゲート絶縁膜１３ｂが低い誘電率のＳＯＧ膜により比較的厚く形成されているので、各透明電極１５ａと各ソース配線１６ａとの間に形成される寄生容量を小さくすることができる。
　《発明の実施形態３》
　図８は、本実施形態のアクティブマトリクス基板２０ｃの断面図である。
　上記実施形態１及び２では、１層構造のゲート絶縁膜１３ａ及び１３ｂを備えたアクティブマトリクス基板２０ａ及び２０ｂをそれぞれ例示したが、本実施形態では、２層構造のゲート絶縁膜１３ｃを備えたアクティブマトリクス基板２０ｃを例示する。
　アクティブマトリクス基板２０ｃは、図８に示すように、透明基板１０と、透明基板１０上に互いに平行に延びるように設けられた複数のゲート配線１２ａ（図２参照）と、各ゲート配線１２ａの間にそれぞれ設けられ、互いに平行に延びるようにストライプ状に設けられた複数の透明電極１１ａと、各ゲート配線１２ａ及び各透明電極１１ａを覆うように設けられたゲート絶縁膜１３ｃと、ゲート絶縁膜１３ｃ上に各ゲート配線１２ａと直交する方向に互いに平行に延びるように設けられた複数のソース配線１６ａ（図２参照）と、各副画素Ｐ毎にスイッチング素子としてそれぞれ設けられた複数のＴＦＴ５ｃと、ゲート絶縁膜１３ｃ上に各副画素Ｐに対応するようにマトリクス状に設けられた複数の画素電極１５ａと、各ＴＦＴ５ｃ及び各画素電極１５ａのＴＦＴ５ｃとの接続部分を覆うように設けられた保護絶縁膜１７ａと、各画素電極１５ａ及び保護絶縁膜１７ａを覆うように設けられた配向膜（不図示）とを備えている。
　ゲート絶縁膜１３ｃは、第１無機絶縁膜１３ｃａ及び第２無機絶縁膜１３ｃｂの積層膜により形成されている。なお、本実施形態では、２層の積層膜により形成されたゲート絶縁膜１３ｃを例示したが、ゲート絶縁膜は、３層以上の積層膜により形成されていてもよい。
　ＴＦＴ５ｃは、図８に示すように、透明基板１０上に設けられたゲート電極１２ａａと、ゲート電極１２ａａを覆うように設けられたゲート絶縁膜１３ｃと、ゲート絶縁膜１３ｃ上にゲート電極１２ａａに重なるように島状に設けられた半導体層１４ａと、半導体層１４ａ上に互いに離間するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
　画素電極１５ａは、図８に示すように、ゲート絶縁膜１３ｃを介して透明電極１１ａに重なり合うことにより、補助容量６ｃを構成している。
　上記構成のアクティブマトリクス基板２０ｃは、上記実施形態１のアクティブマトリクス基板２０ａと同様に、それに対向して配置される対向基板３０（図１参照）と、それらの両基板の間に封入される液晶層４０（図１参照）と共に、アクティブマトリクス駆動方式の液晶表示パネルを構成するものである。
　本実施形態のアクティブマトリクス基板２０ｃは、上記実施形態１のアクティブマトリクス基板製造工程において、ゲート配線１２ａなどが形成された基板全体に、プラズマＣＶＤ法により、窒化シリコン膜（厚さ３００ｎｍ程度）などの無機絶縁膜を成膜して、ゲート絶縁膜１３ａを形成する代わりに、ゲート配線１２ａなどが形成された基板全体に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１５０ｎｍ程度）などの第１無機絶縁膜１３ｃａを成膜した後に、窒化シリコン膜（厚さ１５０ｎｍ程度）などの第２無機絶縁膜１３ｃｂを成膜して、ゲート絶縁膜１３ｃを形成することにより、製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｃによれば、上記実施形態１及び２と同様に、各ＴＦＴ５ｃのドレイン電極１６ｂに直接接続された画素電極１５ａが各ゲート配線１２ａの間に設けられた透明電極１１ａと重なることにより、補助容量６ｃが構成されているので、補助容量６ｃに起因する副画素Ｐの開口率の低下を抑制することができる。
　また、本実施形態のアクティブマトリクス基板２０ｃによれば、ゲート絶縁膜１３ｃが互いに異なる第１無機絶縁膜１３ｃａ及び第２無機絶縁膜１３ｃｂの積層膜により形成されているので、第１無機絶縁膜１３ｃａを比較的低い誘電率の酸化シリコン膜により形成することにより、ゲート絶縁膜１３ｃの厚さ（絶縁性）を保持して、各透明電極１５ａと各ソース配線１６ａとの間に形成される寄生容量を小さくすることができる。また、ゲート絶縁膜１３ｃが互いに異なる第１無機絶縁膜１３ｃａ及び第２無機絶縁膜１３ｃｂの積層膜により形成されているので、ゲート絶縁膜１３ｃに厚さ方向に貫通するピンホールが形成され難くなることにより、各透明電極１１ａと各画素電極１５ａとの間の絶縁性を確実に保持することができる。
　《発明の実施形態４》
　図９は、本実施形態のアクティブマトリクス基板２０ｄの平面図であり、図１０は、図９中のX－X線に沿ったアクティブマトリクス基板２０ｄの断面図である。
　上記各実施形態では、スリットのない透明電極１１ａを備えたアクティブマトリクス基板２０ａ～２０ｃを例示したが、本実施形態では、スリットＳのある透明電極１１ｃを備えたアクティブマトリクス基板２０ｄを例示する。
　アクティブマトリクス基板２０ｄは、図９及び図１０に示すように、透明基板１０と、透明基板１０上に互いに平行に延びるように設けられた複数のゲート配線１２ａと、各ゲート配線１２ａの間にそれぞれ設けられ、互いに平行に延びるようにストライプ状に設けられた複数の透明電極１１ｃと、各ゲート配線１２ａ及び各透明電極１１ｃを覆うように設けられたゲート絶縁膜１３ａと、ゲート絶縁膜１３ａ上に各ゲート配線１２ａと直交する方向に互いに平行に延びるように設けられた複数のソース配線１６ａと、各副画素Ｐ毎にスイッチング素子としてそれぞれ設けられた複数のＴＦＴ５ａと、ゲート絶縁膜１３ａ上に各副画素Ｐに対応するようにマトリクス状に設けられた複数の画素電極１５ａと、各ＴＦＴ５ａ及び各画素電極１５ａのＴＦＴ５ａとの接続部分を覆うように設けられた保護絶縁膜１７ａと、各画素電極１５ａ及び保護絶縁膜１７ａを覆うように設けられた配向膜（不図示）とを備えている。
　透明電極１１ｃには、図９及び図１０に示すように、各ソース配線１６ａと直交するように複数のスリットＳが設けられている。また、透明電極１１ｃは、例えば、その両端部がコモン配線１２ｂ（図４及び図５参照）の内周部上に積層されることにより、コモン配線１２ｂに接続されている。
　画素電極１５ａは、図１０に示すように、ゲート絶縁膜１３ａを介して透明電極１１ｃに重なり合うことにより、補助容量６ｄを構成している。
　上記構成のアクティブマトリクス基板２０ｄは、上記実施形態１のアクティブマトリクス基板２０ａと同様に、それに対向して配置される対向基板３０（図１参照）と、それらの両基板の間に封入される液晶層４０（図１参照）と共に、アクティブマトリクス駆動方式の液晶表示パネルを構成するものである。
　本実施形態のアクティブマトリクス基板２０ｄは、上記実施形態１のアクティブマトリクス基板製造工程において、透明電極１２ａのパターン形状を変更することにより、製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｄによれば、上記各実施形態と同様に、各ＴＦＴ５ａのドレイン電極１６ｂに直接接続された画素電極１５ａが各ゲート配線１２ａの間に設けられた透明電極１１ｃと重なることにより、補助容量６ｄが構成されているので、補助容量６ｄに起因する副画素Ｐの開口率の低下を抑制することができる。
　また、本実施形態のアクティブマトリクス基板２０ｄによれば、各透明電極１１ｃに各ソース配線１６ａと交差するようにスリットＳが設けられているので、各透明電極１１ｃと各ソース配線１６ａとの間に形成される寄生容量を小さくすることができる。
　なお、本実施形態では、上記実施形態１のアクティブマトリクス基板２０ａに対して、スリットＳが形成された透明電極１１ｃを適用したが、上記実施形態２及び３のアクティブマトリクス基板２０ｂ及び２０ｃに対して、スリットＳが形成された透明電極１１ｃを適用してもよい。
　また、上記各実施形態では、ゲート配線１２ａ及び透明電極１１ａ～１１ｃが同一の層に形成されたアクティブマトリクス基板２０ａ～２０ｄを例示したが、透明電極は、ゲート配線１２ａと異なる層に形成されていてもよい。
　また、上記各実施形態では、画素電極１５ａがドレイン電極１６ｂの下層に形成されたアクティブマトリクス基板２０ａ～２０ｄを例示したが、画素電極は、ドレイン電極の上層に設けられていてもよい。
　また、上記各実施形態では、アモルファスシリコンを用いた半導体層１４ａを備えたアクティブマトリクス基板２０ａ～２０ｄを例示したが、半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体を用いた半導体層であってもよい。
　また、上記各実施形態では、各副画素Ｐ毎にＴＦＴ方式のスイッチング素子が設けられたアクティブマトリクス基板及びそれを備えた液晶表示パネルを例示したが、本発明は、各副画素ＰにＭＯＳ-ＦＥＴ方式などの他の３端子のスイッチング素子が設けられたアクティブマトリクス基板及びそれを備えた液晶表示パネルにも適用することができる。
　また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたアクティブマトリクス基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶアクティブマトリクス基板にも適用することができる。
　以上説明したように、本発明は、補助容量に起因する副画素の開口率の低下を抑制することができるので、液晶表示パネル及びそれを構成するアクティブマトリクス基板について有用である。
Ｐ　　　　　副画素
Ｓ　　　　　スリット
５ａ～５ｃ　　　　ＴＦＴ（スイッチング素子）
６ａ～６ｄ　　　　補助容量
１０　　　　透明基板
１１ａ～１１ｃ　　透明電極
１２ａ　　　ゲート配線
１２ａａ　　ゲート電極
１３ａ～１３ｃ　　ゲート絶縁膜
１３ｃａ　　第１無機絶縁膜
１３ｃｂ　　第２無機絶縁膜
１４ａ　　　半導体層
１５ａ　　　画素電極
１６ａ　　　ソース配線
１６ａａ　　ソース電極
１６ｂ　　　ドレイン電極
２０ａ～２０ｄ　　アクティブマトリクス基板
３０　　　　対向基板
４０　　　　液晶層
５０　　　　液晶表示パネル

Claims (7)

  1. 　透明基板と、
    　上記透明基板に互いに平行に延びるように設けられた複数のゲート配線と、
    　上記各ゲート配線の間にそれぞれ設けられ、互いに平行に延びるようにストライプ状に配置された複数の透明電極と、
    　上記各ゲート配線に交差する方向に互いに平行に延びるように設けられた複数のソース配線と、
    　上記各ゲート配線及び各ソース配線の交差する部分毎にそれぞれ設けられ、各々、該ゲート配線に接続されたゲート電極、該ソース配線に接続されたソース電極、及び該ソース電極に離間して配置されたドレイン電極を有する複数のスイッチング素子と、
    　上記各スイッチング素子のドレイン電極にそれぞれ直接接続され、各々、上記各透明電極と重なって補助容量を構成するマトリクス状に設けられた複数の画素電極とを備えている、アクティブマトリクス基板。
  2. 　上記各透明電極は、上記各ゲート配線と同一層に形成され、
    　上記各透明電極と上記各画素電極との間には、上記各ゲート配線を覆うゲート絶縁膜が設けられている、請求項１に記載のアクティブマトリクス基板。
  3. 　上記ゲート絶縁膜は、スピンオンガラス膜により形成されている、請求項２に記載のアクティブマトリクス基板。
  4. 　上記ゲート絶縁膜は、互いに異なる複数の無機絶縁膜の積層膜により形成されている、請求項２に記載のアクティブマトリクス基板。
  5. 　上記各スイッチング素子は、上記ゲート電極と上記ソース電極及びドレイン電極との間に半導体層を有し、
    　上記各画素電極は、上記半導体層と同一層に形成されている、請求項１乃至４の何れか１つに記載のアクティブマトリクス基板。
  6. 　上記各透明電極には、上記各ソース配線と交差するようにスリットが設けられている、請求項１乃至５の何れか１つに記載のアクティブマトリクス基板。
  7. 　請求項１乃至６の何れか１つに記載されたアクティブマトリクス基板と、
    　上記アクティブマトリクス基板に対向するように設けられた対向基板と、
    　上記アクティブマトリクス基板及び対向基板の間に設けられた液晶層とを備えている、液晶表示パネル。
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