WO2011080987A1 - 液晶パネル用アレイ基板と該基板を備える液晶表示装置 - Google Patents

液晶パネル用アレイ基板と該基板を備える液晶表示装置 Download PDF

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array substrate
line
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亮 大上
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シャープ株式会社
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    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133302—Rigid substrates, e.g. inorganic substrates

Definitions

  • the present invention relates to a liquid crystal display device and an array substrate for a liquid crystal panel used to construct a liquid crystal panel equipped in the display device.
  • Liquid crystal display devices including a liquid crystal panel are widely used as image display devices (displays) such as televisions and personal computers.
  • the liquid crystal panel includes a pair of substrates (that is, an array substrate and a counter substrate disposed so as to face the array substrate), and a liquid crystal layer sandwiched between the pair of substrates.
  • a voltage between each pixel By selectively applying a voltage between each pixel, the liquid crystal molecules in the liquid crystal layer are controlled to display an image.
  • a plurality of gate lines (scanning line wirings) and source lines (signal line wirings) are formed on the array substrate at right angles to each other.
  • a pixel having a thin film transistor (TFT) as a switching element is formed at each intersection.
  • TFT thin film transistor
  • Patent Document 1 is given as a technical document related to this type of prior art.
  • Japanese Patent Application Laid-Open No. H10-228667 describes a technique that can be flattened by providing a recess in an interlayer insulating film in a TFT formation region.
  • the part where the gate line and the source line formed on the array substrate intersect perpendicularly, the part where the TFT on the array substrate is formed, and the like are the color filter substrate disposed facing the array substrate, and the like. Since the distance between the two becomes narrow (the distance becomes small), there is a high possibility that a short circuit (leakage) occurs when a foreign substance enters the part. When such a defect occurs, a normal voltage is not applied between the two substrates, resulting in a pixel display defect (point defect, line defect) in the liquid crystal display device, which causes a reduction in manufacturing yield.
  • the portion where the TFT is formed has a laminated structure composed of a plurality of materials, the distance from the color filter substrate tends to be narrower than the portion where the TFT is not formed.
  • Increasing the distance between the substrates increases the thickness of the liquid crystal panel and cannot meet the demand for thinning the liquid crystal panel, as well as response time and contrast ratio. May decrease.
  • it is attempted to secure a sufficient interval by reducing the thickness of the wiring the wiring resistance increases and the possibility of signal delay increases. Note that the technique described in Patent Document 1 does not solve the above problem.
  • the present invention is an invention created to solve the above-described problems, and the object of the present invention is a structure that can reduce the possibility of a short circuit when foreign matter is mixed between substrates without increasing the wiring resistance.
  • Another object of the present invention is to provide a liquid crystal panel including the liquid crystal panel array substrate and a liquid crystal display device including the liquid crystal panel.
  • a substrate body a plurality of gate lines, a plurality of source lines intersecting the gate lines, and a plurality of thin film transistors electrically connected to any one of the gate lines and the source lines
  • An array substrate for a liquid crystal panel is provided.
  • the thin film transistor is formed in a stacked structure including at least a gate electrode, a source electrode, and a drain electrode.
  • the substrate body includes a recess that is recessed more than the periphery of the thin film transistor forming portion at least in a part of the thin film transistor forming portion.
  • at least one of the gate electrode, the source electrode, and the drain electrode is formed so as to be embedded in the recess.
  • a recess is formed in a thin film transistor (TFT) formation portion of a substrate body (typically a glass substrate)
  • a gate electrode and One of the source electrode and the drain electrode can be formed such that a part of the electrode is embedded in the recess.
  • the thickness of the TFT formation site is reduced by the thickness of the electrode (typically the gate electrode) embedded in the recess, and the TFT formation site of the array substrate (typically the source and drain electrodes are formed).
  • the recess is formed in the substrate body as described above, and the TFT is formed without increasing the wiring resistance because the thickness of the electrode (wiring) is not reduced.
  • the interval between the substrates in the part can be increased. Therefore, according to such an array substrate for a liquid crystal panel, the possibility of a short circuit between the substrates can be reduced without increasing the wiring resistance even if foreign matter is mixed between the substrates.
  • the thin film transistor includes a gate electrode formed on the substrate body, an insulating film formed above the substrate above the gate electrode, and the insulating film.
  • a stacked structure includes a semiconductor film formed above the substrate with respect to the film and a source electrode and a drain electrode formed above the substrate with respect to the semiconductor film.
  • at least a part of the gate electrode is formed so as to be embedded in the recess.
  • a part of the gate electrode is formed without reducing the cross-sectional area of the gate electrode (without reducing the width of the gate electrode and / or the thickness of the gate electrode) when forming the TFT.
  • the thickness of the TFT formation site is reduced by the thickness of the gate electrode embedded in the recess, and the TFT formation site of the array substrate (the site where the source electrode and drain electrode are formed) and the color filter substrate Since the interval is increased, it is possible to reduce the possibility of occurrence of a short circuit between the substrates due to foreign matters mixed in the part.
  • a portion of the substrate body where the gate line and the source line that are wired on at least the substrate body intersect is the intersection portion. It forms so that it may become a recessed part dented rather than the non-intersection part adjacent to. At least a part of the gate line is formed so as to be embedded in the recess, and the gate line and the source line are crossed on the recess.
  • a portion of the substrate body where the gate line and the source line intersect is formed to be recessed, and at least a part of the gate line is formed to be embedded in the recess.
  • the gate line and the source line intersect with each other on the recess, the gate line and the color filter substrate have a thickness (height) where a part of the gate line is embedded in the recess. Since the interval is increased, it is possible to reduce the possibility of occurrence of a short circuit between the substrates due to foreign matters mixed in the part.
  • the recess is continuously formed along the gate line below the gate line wired on the substrate body. ing.
  • the recess is continuously formed in the substrate body below the gate line (including the gate electrode) wired on the substrate body, formation of a flat gate wiring is possible. Can be realized.
  • the distance between the array substrate and the color filter substrate can be increased at the portion where the gate line and the source line cross each other and at the TFT formation portion, thereby reducing the possibility of a short circuit between the two substrates. .
  • the array substrate further includes a plurality of auxiliary capacitance lines intersecting the source line, and at least on the substrate body in the substrate body.
  • a portion where the storage capacitor line and the source line crossing each other are formed so as to be a recessed portion that is recessed from a non-intersection portion adjacent to the intersection portion, and at least one of the storage capacitor lines.
  • the portion is formed so as to be embedded in the recess, and is wired so that the storage capacitor line and the source line intersect each other on the recess.
  • a portion where the auxiliary capacitance line and the source line in the substrate body intersect is formed to be recessed, and at least a part of the auxiliary capacitance line is embedded in the recess. Since the storage capacitor line and the source line are formed so as to intersect each other on the concave portion, the intersection portion and the collar have a thickness (height) where a part of the auxiliary capacitance line is embedded in the concave portion. Since the distance from the filter substrate is increased, it is possible to reduce the possibility of occurrence of a short circuit between the substrates due to foreign matters mixed in the portion.
  • the concave portion is continuously formed along the auxiliary capacitance line below the auxiliary capacitance line wired on the substrate body. Is formed.
  • the auxiliary capacitance is formed in the substrate body below the auxiliary capacitance line (including the auxiliary capacitance electrode) wired on the substrate main body. Since the distance between the array substrate and the color filter substrate can be increased at the portion where the substrate is located, the possibility of a short circuit between the two substrates can be reduced.
  • this invention provides a liquid crystal panel provided with the array board
  • FIG. 1 is an exploded perspective view schematically showing a configuration of a liquid crystal display device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view schematically showing a configuration of a liquid crystal display device according to an embodiment of the present invention.
  • FIG. 3 is a partial cross-sectional view schematically showing the configuration of the liquid crystal panel according to one embodiment of the present invention.
  • FIG. 4 is a partial plan view showing a pixel region of the array substrate of the liquid crystal panel according to one embodiment of the present invention.
  • FIG. 5 is a cross-sectional view taken along the line VV in FIG. 4, and is a cross-sectional view schematically showing a laminated structure of thin film transistors (TFTs).
  • TFTs thin film transistors
  • FIG. 6A is a cross-sectional view schematically showing a state in which a resist film is formed at a predetermined position on a glass substrate body constituting the array substrate in the array substrate according to one embodiment of the present invention.
  • FIG. 6B is a cross-sectional view schematically showing a state in which the glass substrate is patterned after photolithography.
  • FIG. 6C is a cross-sectional view schematically showing a state in which a lower layer, a middle layer, and an upper layer constituting a gate electrode are stacked on a patterned glass substrate.
  • FIG. 6D is a cross-sectional view schematically showing a state in which a resist film is formed at a predetermined position on the upper layer of the gate electrode.
  • FIG. 6A is a cross-sectional view schematically showing a state in which a resist film is formed at a predetermined position on a glass substrate body constituting the array substrate in the array substrate according to one embodiment of the present invention.
  • FIG. 6B is a cross-
  • FIG. 6E is a cross-sectional view schematically illustrating a state in which the lower layer, the middle layer, and the upper layer of the gate electrode are patterned after photolithography.
  • FIG. 6F is a cross-sectional view schematically illustrating a state in which an insulating layer and a semiconductor layer are stacked over the stacked gate electrodes.
  • FIG. 6G is a cross-sectional view schematically showing a state in which a resist film is formed at a predetermined position on the semiconductor layer.
  • FIG. 6H is a cross-sectional view schematically showing a state in which the semiconductor layer is patterned after photolithography.
  • FIG. 6I is a cross-sectional view schematically showing a state in which a lower layer and an upper layer of a metal film layer constituting a source electrode and a drain electrode are stacked on a patterned semiconductor layer.
  • FIG. 6J is a cross-sectional view schematically showing a state in which a resist film is formed at a predetermined position on the upper layer of the metal film layer constituting the source electrode and the drain electrode.
  • FIG. 6K is a cross-sectional view showing a state in which the source electrode and the drain electrode are patterned after photolithography.
  • FIG. 7 is a cross-sectional view taken along the line VII-VII in FIG. 4 and is a cross-sectional view schematically showing a portion where the gate line and the source line intersect.
  • FIG. 7 is a cross-sectional view taken along the line VII-VII in FIG. 4 and is a cross-sectional view schematically showing a portion where the gate line and the source line intersect.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII in FIG. 4 and is a cross-sectional view schematically showing a portion where the storage capacitor line and the source line intersect.
  • FIG. 9 is a cross-sectional view taken along line IX-IX in FIG. 4, and is a cross-sectional view schematically showing the structure of the auxiliary capacitor.
  • FIG. 10 is a cross-sectional view schematically showing a laminated structure of TFTs on a conventional array substrate.
  • FIG. 1 is an exploded perspective view schematically showing the configuration of the liquid crystal display device 100 according to the present embodiment.
  • FIG. 2 is a cross-sectional view schematically showing the configuration of the liquid crystal display device 100 according to the present embodiment.
  • FIG. 3 is a cross-sectional view schematically showing the configuration of the liquid crystal panel 10.
  • FIG. 4 is a plan view schematically showing the liquid crystal panel array substrate 12 according to the present embodiment.
  • the liquid crystal display device 100 includes a liquid crystal panel 10 and a backlight device 50 that is an external light source disposed on the back side (lower side in FIG. 1) of the liquid crystal panel 10. These are integrally held by being assembled by a frame (bezel) 60 or the like.
  • the liquid crystal panel 10 will be described with reference to FIGS. As shown in FIGS. 1 to 3, the liquid crystal panel 10 generally has a rectangular shape as a whole, and a pixel formation region (an effective display region or an active area) in which a pixel is formed in the central region. (Also called).
  • the liquid crystal panel 10 has a sandwich structure composed of a pair of translucent glass substrates 12 and 14 facing each other and a liquid crystal layer 13 sealed therebetween. As the substrates 12 and 14, those cut out from a large base material called mother glass in the manufacturing process are used. Of the pair of substrates 12 and 14, the front side is the color filter substrate (CF substrate) 14, and the back side is the array substrate 12.
  • CF substrate color filter substrate
  • a sealing material 15 is provided on the peripheral portion of the array substrate 12 and the CF substrate 14 (peripheral portion in the liquid crystal panel 10) to seal the liquid crystal layer 13.
  • the liquid crystal layer 13 is made of a liquid crystal material containing liquid crystal molecules. In such a liquid crystal material, the alignment of liquid crystal molecules is manipulated with the application of a voltage between the substrates 12 and 14, and the optical characteristics change.
  • Polarizing plates 17 and 18 are attached to the non-opposing surfaces (outer sides) of the substrates 12 and 14, respectively.
  • the front side (side facing the liquid crystal layer 13) of the glass substrate body 12a constituting the array substrate 12 is displayed.
  • Pixels (specifically, sub-pixels) are arranged, and a plurality of gate lines (scanning line wirings) 22 and source lines (signal line wirings) 24 for driving each pixel are formed in a lattice pattern.
  • the substrate body 12 a is additionally provided with an auxiliary capacitance line (also referred to as a storage capacitance line or Cs line) 125 that is independently wired in a state parallel to the gate line 22.
  • auxiliary capacitance line also referred to as a storage capacitance line or Cs line
  • each lattice region surrounded by the gate line 22 and the source line 24 is provided with a pixel electrode 23 and a thin film transistor (hereinafter also simply referred to as “TFT”) 30 as a switching element, and further, the pixel electrode.
  • TFT thin film transistor
  • An auxiliary capacitor (storage capacitor, also referred to as Cs) 131 that stabilizes the potential of 23 is formed.
  • the pixel electrode 23 is typically made of ITO (indium tin oxide), which is a transparent conductive material, and is electrically connected to the drain electrode 37 (see FIG. 5) of the TFT 30.
  • a voltage corresponding to an image is supplied to these pixel electrodes 23 through the gate line 22, the source line 24 and the thin film transistor 30 at a predetermined timing.
  • an auxiliary capacitor electrode also referred to as a storage capacitor electrode or a Cs electrode
  • the auxiliary capacitor 131 includes the auxiliary capacitor electrode 126 and the pixel electrode 23. Is done.
  • the auxiliary capacity line 125 is electrically connected to the auxiliary capacity electrode 126.
  • the gate line 22 and the source line 24 are typically an external driving circuit (driver IC) 16 provided around the liquid crystal panel 10 and can supply an image signal or the like.
  • the external drive circuit 16 is connected.
  • the auxiliary capacitance line 125 is connected to an auxiliary capacitance line drive circuit (not shown).
  • the pixel electrode 23, the gate line (see FIG. 4), and the source line 24 are covered with a planarization layer (also referred to as an overcoat layer) 26 made of an insulating material.
  • a planarization layer also referred to as an overcoat layer
  • an alignment film 27 made of polyimide or the like is formed on the planarizing layer 26.
  • the surface of the alignment film 27 is subjected to an alignment process (rubbing process) in order to determine the alignment direction of the liquid crystal molecules when no voltage is applied.
  • the necessity of performing the rubbing process is not particularly limited.
  • the liquid crystal panel 10 according to the present embodiment is a panel classified into, for example, a VA (Vertical Alignment) system using a vertical alignment film, the rubbing process as described above may not be performed.
  • VA Vertical Alignment
  • the back side (side facing the liquid crystal layer 13) of the glass substrate body (glass substrate) 14 a constituting the CF substrate 14 corresponds to each pixel electrode 23 of the array substrate 12.
  • a color filter 42 and a black matrix (light shielding film) 44 that partitions the filters 42 of the respective colors are formed at the positions.
  • the color filter 42 has three colors of red (R), green (G), and blue (B), and R, G, and B for one pixel electrode 23 of the array substrate 12. Any one color filter 42 is opposed.
  • the black matrix 44 is made of a metal such as Cr (chromium) so that light does not pass through the region between the sub-pixels. As shown in FIG.
  • the flattening layer 46 is formed so as to cover the color filter 42 and the black matrix 44, and a counter electrode (common electrode) 48 made of ITO is formed on the surface of the flattening layer 46. Is formed.
  • An alignment film 47 is formed on the surface of the counter electrode 48. The surface of the alignment film 47 is also subjected to an alignment process (as with the alignment film 27, the alignment film process may not be performed).
  • the alignment direction of the alignment film 27 of the array substrate 12 is different from the alignment direction of the alignment film 47 of the CF substrate 14 by 90 °.
  • a plurality of spacers 49 (spherical in FIG. 3) having a spherical shape or a cylindrical shape are dispersedly arranged. ing.
  • the spacer 49 is made of, for example, an elastically deformable resin material.
  • the gap between the substrates 12 and 14 is held by the sealing material 15 (see FIG. 2) and the spacer 49, and the liquid crystal layer 13 is maintained at a constant thickness.
  • polarizing plates 17 and 18 are attached to the surfaces of the substrates 12 and 14 that do not face each other.
  • a bezel 60 is attached to the front side of the liquid crystal panel 10 as shown in FIGS.
  • a frame 58 is mounted on the back side of the liquid crystal panel 10.
  • the bezel 60 and the frame 58 are fixed to each other with the liquid crystal panel 10 interposed therebetween. Further, the frame 58 has an opening corresponding to the effective display area in the central portion of the liquid crystal panel 10.
  • a backlight device 50 housed in a case 54 is mounted on the back side of the liquid crystal panel 10 (the back side of the bezel 60).
  • the backlight device 50 includes a plurality of linear light sources (for example, fluorescent tubes, typically cold cathode tubes) 52 and a case (chassis) 54 that houses the light sources 52.
  • the case 54 has a box shape opened toward the front side, and the light sources 52 are arranged in parallel in the case 54, and the light of the light source 52 is interposed between the case 54 and the light sources 52.
  • a reflection member 56 for efficiently reflecting the image to the viewer side is disposed.
  • a plurality of sheet-like optical members 57 are stacked in the opening of the case 54 so as to cover the opening.
  • the configuration of the optical member 57 includes, for example, a diffusion plate, a diffusion sheet, a lens sheet, and a brightness enhancement sheet in order from the backlight device 0 side, but is not limited to this combination and order.
  • the case 54 is provided with the frame 58 having a substantially frame shape.
  • an inverter circuit board (not shown) for mounting the inverter circuit and an inverter transformer (not shown) as a booster circuit for supplying power to each light source 52 are provided. Since there is no description, description is omitted.
  • the liquid crystal display device 100 configured as described above operates the liquid crystal molecules in the liquid crystal layer 13 by applying a controlled voltage between the array substrate 12 and the CF substrate 14, and the Light is passed or blocked in the liquid crystal panel 10.
  • the liquid crystal display device 100 displays a desired image in the effective display area of the liquid crystal panel 10 while controlling the luminance and the like of the backlight device 50.
  • FIG. 5 is a cross-sectional view taken along the line VV in FIG. 4, and is a cross-sectional view schematically showing a laminated structure of TFTs.
  • 6A to 6K are cross-sectional views schematically showing the steps of forming the laminated structure of the TFT 30 in order.
  • FIG. 6A is a cross-sectional view schematically showing a state in which a resist film 70 is formed at a predetermined position on the glass substrate 12a constituting the array substrate 12.
  • FIG. FIG. 6B is a cross-sectional view schematically showing a state in which the glass substrate 12a is patterned after photolithography.
  • FIG. 6C is a cross-sectional view schematically showing a state in which a lower layer 32a, an intermediate layer 32b, and an upper layer 32c constituting the gate electrode 32 are stacked on the patterned glass substrate 12a.
  • FIG. 6D is a cross-sectional view schematically showing a state in which a resist film 72 is formed at a predetermined position on the upper layer 32 c of the gate electrode 32.
  • FIG. 6E is a cross-sectional view schematically showing a state in which the lower layer 32a, the middle layer 32b, and the upper layer 32c of the gate electrode 32 are formed after photolithography.
  • FIG. 6F is a cross-sectional view schematically showing a state in which the insulating layer 34 and the semiconductor layer 35 are stacked on the stacked gate electrodes 32.
  • FIG. 6G is a cross-sectional view schematically showing a state in which a resist film 74 is formed at a predetermined position on the semiconductor layer 35.
  • FIG. 6H is a cross-sectional view schematically showing a state in which the semiconductor layer 35 is patterned after photolithography.
  • FIG. 6I is a cross-sectional view schematically showing a state in which the lower layer 39a and the upper layer 39b of the metal film layers constituting the source electrode 36 and the drain electrode 37 are stacked on the patterned semiconductor layer 35.
  • FIG. 6J is a cross-sectional view schematically showing a state in which a resist film 76 is formed at a predetermined position on the upper layer 39 a of the metal film layer constituting the source electrode 36 and the drain electrode 37.
  • FIG. 6K is a cross-sectional view showing a state in which the source electrode 36 and the drain electrode 37 are patterned after photolithography.
  • 5 and 6A to 6K are schematic cross-sectional views, and therefore do not strictly coincide with the schematic plan view according to FIG.
  • the array substrate 12 of the liquid crystal panel 10 includes a glass substrate (substrate body) 12 a made of glass, a plurality of gate lines 22, and the gate lines 22 at right angles.
  • a plurality of source lines 24 and a plurality of TFTs 30 electrically connected to any one of the gate lines 22 and the source lines 24 are provided.
  • the TFT 30 is on the gate line 22 (specifically, on the gate line 22 in the vicinity of the intersection P1 with the source line 24 (see FIG. 4)). Is arranged.
  • the TFT 30 has an inverted stagger structure as shown in FIG.
  • a laminated structure including an insulating (film) layer 34 formed, a semiconductor layer 35 formed above the insulating layer 34, and a source electrode 36 and a drain electrode 37 formed above the semiconductor layer 35. ing.
  • the gate electrode 32 is electrically connected to the gate line 22 (see FIG. 4)
  • the source electrode 36 is electrically connected to the source line 24 (see FIG. 4)
  • the drain electrode 37 is electrically connected to the pixel electrode 23 (see FIG. 4).
  • a concave portion 33 is formed which is recessed at a predetermined depth from its peripheral portion (region).
  • a gate electrode 32 having a three-layer structure in which one aluminum (Al) layer is sandwiched between two titanium (Ti) layers is formed. A part is embedded in the recess 33. That is, in such a three-layer structure, a lower layer 32a made of Ti is laminated on a recess 33 formed in the substrate body 12a, an intermediate layer 32b made of Al laminated on the lower layer 32a, and on the intermediate layer 32b. It is comprised from the upper layer 32c which consists of laminated
  • an insulating layer 34 and a semiconductor layer 35 are sequentially formed on the upper layer 32c, and a source electrode 36 and a drain electrode 37 are formed above the semiconductor layer 35.
  • a part of the gate electrode 32 (the lower layer 32a and the middle layer 32b) is embedded in the recess 33 of the glass substrate 12a. However, all of the gate electrode 32 may be embedded.
  • the insulating layer 34 formed on the upper layer 32c of the gate electrode 32 having the three-layer structure functions as a gate insulating film.
  • the insulating layer 34 may have a multilayer structure (for example, a two-layer structure).
  • the semiconductor layer 35 includes an amorphous silicon ( ⁇ -Si) layer that functions as a switch of the TFT 30, and an n + amorphous silicon (n + ⁇ -Si) layer stacked above the ⁇ -Si layer.
  • the n + ⁇ -Si layer is provided in order to make a good ohmic contact between the ⁇ -Si layer and the source electrode 36 and the drain electrode 37, and ⁇ -Si doped with phosphorus (P) as an impurity. Consists of.
  • an insulating layer functioning as a channel protective film (i stopper film) and made of SiNx may be interposed between the ⁇ -Si layer and the n + ⁇ -Si layer.
  • a source electrode 36 and a drain electrode 37 are formed on the semiconductor layer 35.
  • the electrodes 36 and 37 are both formed of a metal film layer having a two-layer structure, and the metal film layer is composed of a lower layer 39a made of Ti and an upper layer 39b made of Al.
  • the TFT 30 according to this embodiment has a laminated structure in which at least a part of the gate electrode 32 is embedded in the recess 33 of the glass substrate 12a.
  • FIG. 1 In the manufacturing process of the array substrate 12 according to the present embodiment, the order and type (film material) of the thin films stacked by photolithography employed in the manufacturing may be the same as those of the conventional array substrate, and there are no particular restrictions. Absent. Hereinafter, although a rough manufacturing process is demonstrated, it is not limited to this.
  • a glass substrate 12a cut out from mother glass is prepared.
  • a resist film 70 made of an ultraviolet photosensitive resin is applied on the glass substrate 12a (resist application process).
  • the resist film (for example, positive resist film 70) is cured by pre-baking (pre-drying) (pre-baking step).
  • a patterned mask is placed on the cured resist film, and exposure is performed by irradiating ultraviolet rays (for example, i-line having a wavelength of 365 nm) of a predetermined wavelength from above the mask (exposure process).
  • the exposed glass substrate 12a is immersed in a developer and then rinsed with pure water to dissolve and remove the exposed portion of the positive resist film 70 (development process).
  • post-baking step As a result, as shown in FIG. 6A, a resist film 70 (an unexposed portion of the positive resist film) to which the pattern of the mask is transferred is formed on the glass substrate 12a.
  • an etching process is performed to form a recess 33 having a predetermined depth in a predetermined portion of the glass substrate 12a where the resist film 70 is not formed (etching step).
  • etching treatment include dry etching and wet etching.
  • dry etching using gas radicals generated by plasma can be preferably used.
  • the depth of the concave portion 33 is set by appropriately adjusting the etching processing conditions (for example, the etching rate).
  • the depth of the recess 33 is suitably 200 nm to 300 nm (250 nm in this embodiment).
  • the resist film 70 is peeled from the glass substrate 12a by, for example, oxygen gas plasma (resist peeling process). .
  • the recess 33 is formed on the upper surface of the glass substrate 12a.
  • the glass substrate 12a on which the concave portion 33 is formed is cleaned (cleaning step). Then, as shown in FIG. 6C, the lower layer 32a made of Ti, the middle layer 32b made of Al, and the upper layer 32c made of Ti constituting the gate electrode 32 are deposited (evaporated) on the glass substrate 12a by sputtering (deposition). Film forming step).
  • the film thickness of the lower layer 32a is suitably 30 nm to 40 nm (35 nm in this embodiment), and the film thickness of the portion of the middle layer 32b formed in the recess 33 of the glass substrate 12a is 310 nm to 410 nm is appropriate (in this embodiment, 360 nm), and the film thickness of the portion other than the concave portion 33 of the glass substrate 12 a in the middle layer 32 b is appropriately 110 nm to 210 nm (in this embodiment, 210 nm).
  • the film thickness of the upper layer 32c is appropriately 60 nm to 160 nm (110 nm in this embodiment).
  • a resist 72 is applied to the three layers laminated in the film forming process in a resist coating process, and pre-baking, exposure, development, post-baking, etching, and resist stripping are performed.
  • the gate electrode 32 is formed so as to be partially embedded in the recess 33 formed in the glass substrate 12a by patterning through a series of steps.
  • an insulating layer (gate insulating film) 34 and a semiconductor layer 35 are sequentially formed on the gate electrode 32 in the film forming step.
  • an insulating layer 34 made of SiNx or the like, a semiconductor layer 35 having a two-layer structure of an ⁇ -Si layer and an n + ⁇ -Si layer, and a channel protective film that can be interposed between the semiconductor layers 35 of the two-layer structure Four layers can be successively stacked by plasma CVD.
  • the film thickness of the insulating layer 34 is suitably 330 nm to 500 nm (410 nm in this embodiment), and the film thickness of the ⁇ -Si layer in the semiconductor layer 35 is suitably 190 nm to 280 nm (this embodiment).
  • the thickness of the n + ⁇ -Si layer is suitably 44 nm to 66 nm (55 nm in this embodiment), and the thickness of the channel protective film is suitably 210 nm to 320 nm. (In this embodiment, it is 260 nm).
  • a resist 74 is applied in the resist coating process to the semiconductor layer 35 laminated in the film forming process, and pre-baking, exposure, development, post-baking, etching, and A patterned semiconductor layer 35 is formed through a series of steps of resist stripping.
  • a lower layer 39a made of Ti of the metal film layer having a two-layer structure to be the source electrode 36 and the drain electrode 37 is formed on the semiconductor layer 35.
  • an upper layer 39b made of Al is formed thereon.
  • the lower layer 39a is formed by sputtering so as to have a film thickness of 30 nm to 40 nm (35 nm in this embodiment), and the upper layer 39b has a film thickness of 230 nm to 310 nm (270 nm in this embodiment). It was formed by sputtering so that Further, as shown in FIGS.
  • a resist film 76 is formed on the upper layer 39b and subjected to exposure, development, etching, a resist stripping process, etc., and then a two-layered source electrode 36 and drain electrode 37 can be formed.
  • a portion (channel) sandwiched between the source electrode 36 and the drain electrode 37 is a channel formed between the semiconductor layer 35 (strictly, an ⁇ -Si layer and an n + ⁇ -Si layer). Etching is preferably performed to such an extent that the surface layer of the protective film is exposed.
  • an insulating film made of SiNx by plasma CVD is applied to the source electrode 36, the drain electrode 37, and the semiconductor layer 35 appearing in the channel between the electrodes 36 and 37 formed as described above. (Not shown) is formed to form the TFT 30. Further, a transparent conductive film made of ITO is formed on the insulating film by sputtering, and is patterned so as to function as the pixel electrode 23 (see FIG. 3), thereby forming a pixel region. Next, the planarizing layer 26 (see FIG. 3) is formed by a predetermined method (for example, photolithography).
  • an alignment film constituent material for example, a polyimide material
  • a rubbing process for example, a film along a predetermined direction with a rubbing cloth
  • the alignment film 27 is formed by performing a process of rubbing the surface of the film.
  • the array substrate 12 is manufactured as described above.
  • the manufacturing method of the CF substrate 14 may be the same as the conventional method.
  • photolithography can be employed in the same manner as the array substrate 12.
  • a black matrix 44 serving as a frame surrounding the color filters 42 of each color is formed on the glass substrate 14a, typically in a lattice shape by photolithography.
  • an R (red) pigment dispersion resist resist material obtained by dispersing a red pigment in a transparent resin
  • a mask is formed.
  • the pattern of the R color filter is printed by aligning and exposing.
  • R sub-pixels color filters
  • the G (green) and B (blue) color filters are formed in the same manner.
  • a transparent ITO conductive film that becomes the planarizing layer 46 and the counter electrode 48 is formed on the color filter 42 and the black matrix 44 by sputtering or photolithography, for example.
  • the method for forming the alignment film 47 on the counter electrode 48 may be the same as the method for forming the alignment film 27 on the array substrate 12.
  • the CF substrate 14 is produced as described above.
  • the liquid crystal panel 10 is manufactured as follows using the array substrate 12 and the CF substrate 14 obtained as described above.
  • the array substrate 12 and the CF substrate 14 are bonded together (see FIGS. 2 and 3). That is, a sealing material 15 is first formed by applying a sealing material (for example, a sealing adhesive made of a thermosetting resin or an ultraviolet curable resin) so as to surround the peripheral edge of the array substrate 12.
  • a sealing material for example, a sealing adhesive made of a thermosetting resin or an ultraviolet curable resin
  • spacers 49 are dispersed on the array substrate 12 in order to create a gap (gap) between the array substrate 12 and the CF substrate 14.
  • the CF substrate 14 is laminated on the array substrate 12 so that the sides on which the alignment films 27 and 47 are formed are opposed to each other.
  • the pair of substrates 12 and 14 bonded together is kept in a vacuum, and a liquid crystal material is injected into the gap between the substrates by a capillary phenomenon (dip method). Then, after filling the gap with a liquid crystal material, the inlet is sealed (for example, the inlet is closed using an ultraviolet curable adhesive). Finally, polarizing plates 17 and 18 are attached to the surfaces of the substrates 12 and 14 that are not opposed to each other (that is, the surfaces on which the alignment films 27 and 47 are not formed). In this way, the liquid crystal panel 10 is completed.
  • the liquid crystal panel 10 is supported by disposing the bezel 60 and the frame 58 on the front side and the back side of the completed liquid crystal panel 10, respectively, and the backlight device 50 accommodated in the optical member 57 and the case 54 on the back side of the frame 58. Wear. In this way, the liquid crystal display device 100 is constructed.
  • FIG. 10 is a cross-sectional view schematically showing a laminated structure of TFTs 230 on a conventional array substrate 212.
  • a lower layer 232a, a middle layer 232b, and an upper layer 232c constituting the gate electrode 232 are formed on a glass substrate 212a, and an insulating layer (gate Insulating film) 234, and a semiconductor layer 235 is stacked thereon.
  • a source electrode 236 and a drain electrode 237 are respectively formed on the semiconductor layer 235, and an ⁇ -Si layer in the semiconductor layer 235 is a channel protective film in a portion (channel) sandwiched between the electrodes 236 and 237. Appears in a covered state.
  • a gate electrode 232 is formed on a flat glass substrate 212a, and a stacked structure in which a source electrode 236 and a drain electrode 237 are formed above the gate electrode. Therefore, it has a form protruding compared to the upper surface portion of the peripheral portion of the TFT 230.
  • the distance (interval) between the substrate and the CF substrate arranged opposite to each other becomes small at a position where the source electrode 236 and the drain electrode 237 are located ( Narrowed). For this reason, when impurities (foreign matter) are mixed in the liquid crystal layer disposed between the two substrates, and such impurities are present in a portion having a small distance between the two substrates, There is a risk that an undesired short circuit between the two substrates may occur with a high probability.
  • the array substrate 12 in the array substrate 12 according to this embodiment, a recess 33 is formed in the glass substrate 12a, and a gate electrode 32 (in this embodiment, a lower layer 32a) is formed in the recess 33. And the middle layer 32b) is buried. For this reason, the thickness of the TFT 30 forming portion is reduced (thinned) by the thickness of the portion where the gate electrode 32 is embedded in the glass substrate 12a. Therefore, in the liquid crystal panel 10 (see FIG. 3) in which the array substrate 12 and the CF substrate 14 are arranged to face each other, the two substrates 12 and 12 in the portion where the source electrode 36 and the drain electrode 37 are located (that is, the TFT 30 forming portion). The interval between 14 is larger than that of the conventional array substrate 212. As described above, the liquid crystal panel 10 according to the present embodiment realizes a liquid crystal panel that can reduce the occurrence of a short circuit between the array substrate 12 and the CF substrate 14.
  • FIG. 7 is a cross-sectional view taken along the line VII-VII in FIG. 4 and is a cross-sectional view schematically showing a portion where the gate line 22 and the source line 24 intersect.
  • the array substrate 12 according to this embodiment includes a gate line 22 that supplies an on / off signal of the TFT 30 and a source line 24 that supplies a display signal (signal voltage) to the TFT 30 in the pixel region.
  • a gate line 22 that supplies an on / off signal of the TFT 30
  • a source line 24 that supplies a display signal (signal voltage) to the TFT 30 in the pixel region.
  • P1 As shown in FIG.
  • the glass substrate 12a is formed with a recess 33 that is recessed at least at the intersection P1 between the gate line 22 and the source line 24 than the surrounding non-intersection adjacent to the intersection P1. ing. At least a part of the gate line 22 is wired in the recess 33 and intersects the source line 24 on the recess 33. Thus, since the glass substrate 12a is recessed at the intersection P1, the gate line 22 is wired on the recess 33, and the source line 24 is disposed on the gate line 22 so as to cross the conventional line P1. Compared with an array substrate (an array substrate in which no recess is formed), the thickness of the intersecting portion P1 is reduced.
  • the distance between the array substrate 12 and the CF substrate 14 at the intersection P1 is larger than that of the conventional array substrate.
  • the concave portion 33 is continuously formed along the gate line 22 below the gate line 22, but at least the gate line 22 and the source line 24 are provided. What is necessary is just to form in the site
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII in FIG. 4, and is a cross-sectional view schematically showing a portion where the storage capacitor line 125 and the source line 24 intersect.
  • the array substrate 12 according to the present embodiment includes a plurality of portions P ⁇ b> 2 where the auxiliary capacitance line 125 that supplies a predetermined voltage to the auxiliary capacitance 131 and the source line 24 intersect in the pixel region. Yes.
  • FIG. 4 is a cross-sectional view taken along the line VIII-VIII in FIG. 4, and is a cross-sectional view schematically showing a portion where the storage capacitor line 125 and the source line 24 intersect.
  • a recess 133 is formed which is recessed from the peripheral non-intersection part adjacent to the intersection part P2.
  • the storage capacitor line 125 is wired in the recess 133 and intersects the source line 24 on the recess 133.
  • the thickness of the intersecting portion P2 is smaller than that of a conventional array substrate (an array substrate in which no recess is formed), and the distance between the array substrate 12 and the CF substrate 14 at the intersecting portion P2 is It becomes larger than the array substrate.
  • FIG. 9 is a cross-sectional view taken along line IX-IX in FIG. 4, and is a cross-sectional view schematically showing the structure of the auxiliary capacitor 131.
  • a concave portion 133 that is recessed at a predetermined depth from a peripheral portion (region) thereof is formed in the auxiliary capacitor 131 forming portion of the glass substrate 12 a according to the present embodiment.
  • An auxiliary capacitance electrode 126 (auxiliary capacitance line 125) having a three-layer structure similar to that of the gate electrode 32 is formed on the concave portion 133, and at least a part of the auxiliary capacitance electrode 126 is embedded in the concave portion 133.
  • the storage capacitor 131 has a laminated structure in which at least a part of the storage capacitor electrode 126 is embedded in the recess 133 of the glass substrate 12a. According to such an aspect, the thickness of the portion where the auxiliary capacitor 131 is formed is reduced, and the interval between the auxiliary capacitor 131 and the CF substrate 14 is increased, so that occurrence of a short circuit between the auxiliary capacitor 131 and the CF substrate 14 can be reduced.
  • a liquid crystal panel is realized.
  • the array substrate for a liquid crystal panel of the present invention is not limited to this embodiment.
  • a concave portion is provided on the glass substrate for each of the TFT forming portion, the auxiliary capacitance forming portion, the intersection portion of the gate wiring and the source wiring, and the intersection portion of the auxiliary capacitance line and the source wiring.
  • any one part may be sufficient.
  • the shape of the concave portion (the concave shape) is not particularly limited as long as the object of the present invention described above is realized.
  • the shape is not limited to the rectangular shape as described above, and may be trapezoidal or semicircular.
  • the substrate is not limited to a glass substrate, and may be a substrate made of other materials (synthetic resin or the like).
  • the array substrate for a liquid crystal panel provided by the present invention, a thin liquid crystal panel that is unlikely to cause a short circuit between the substrates is constructed, and a highly reliable liquid crystal display device including the panel is provided. be able to.
  • Liquid crystal panel 12 Array substrate 12a Glass substrate (substrate body) 13 Liquid crystal layer 14 Color filter (CF) substrate 14a Glass substrate 15 Sealing material 16 External drive circuit 17, 18 Polarizing plate 22 Gate line 23 Pixel electrode 24 Source line 26 Flattening layer 27 Alignment film 30 Thin film transistor (TFT) 32 Gate electrode 32a Lower layer 32b Middle layer 32c Upper layer 33 Recess 34 Insulating layer 35 Semiconductor layer 36 Source electrode 37 Drain electrode 39a Lower layer 39b Upper layer 42 Color filter 44 Black matrix 46 Planarizing layer 47 Alignment film 48 Counter electrode 49 Spacer 50 Backlight device 52 Light source 54 Case 56 Reflective member 57 Optical member 58 Frame 60 Bezel 70, 72, 74, 76 Resist film 100 Liquid crystal display device 125 Auxiliary capacitance line 126 Auxiliary capacitance electrode 131 Auxiliary capacitance 133 Recess 134 Insulating layer 212 Array substrate 212a Glass substrate 230 TFT 232 Gate electrode 232a Lower layer 232b Middle layer

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Abstract

液晶が封入される一対の基板間での短絡の虞を低減させ得る液晶パネル用アレイ基板を提供する。その液晶パネル用アレイ基板１２において、薄膜トランジスタ３０は、少なくともゲート電極３２とソース電極３６とドレイン電極３７とを備えた積層構造に形成されており、アレイ基板１２の基板本体（ガラス基板）１２ａは、少なくとも薄膜トランジスタ形成部分の一部において、該薄膜トランジスタ形成部分の周囲よりも凹んだ凹部３３を備えており、ゲート電極、ソース電極およびドレイン電極のうちのいずれかは、少なくともその一部が前記凹部内に埋設されるようにして形成されている。

Description

液晶パネル用アレイ基板と該基板を備える液晶表示装置
　本発明は、液晶表示装置及び該表示装置に装備される液晶パネルを構築するのに用いられる液晶パネル用アレイ基板に関する。
　なお、本出願は２００９年１２月２９日に出願された日本国特許出願２００９－２９９１９４号に基づく優先権を主張しており、その出願の全内容は本明細書中に参照として組み入れられている。
　テレビ、パソコン等の画像表示装置（ディスプレイ）として、液晶パネルを備えた液晶表示装置が広く用いられている。
　液晶パネルは、一対の基板（即ちアレイ基板及び該アレイ基板に対向するように配置される対向基板）と、該一対の基板間に挟持された液晶層とを備えており、アレイ基板と対向基板との間に画素毎に選択的に電圧を印加することで液晶層中の液晶分子が制御されて画像の表示が行われる。ここで、例えば、アクティブマトリクス型の液晶パネルでは、アレイ基板に、複数のゲート線（走査線配線）とソース線（信号線配線）とが互いに直交して形成されており、ゲート線とソース線との各交点にスイッチング素子としての薄膜トランジスタ（ＴＦＴ）を備える画素が形成されている。この種の先行技術に関する技術文献として、特許文献１が挙げられる。特許文献１には、ＴＦＴ形成領域において層間絶縁膜に凹部を設けて平坦にし得る技術が記載されている。
日本国特許出願公開第平１１－２１８７８１号公報
　ところで、液晶パネルの組立工程の際に、アレイ基板と対向基板（カラーフィルタ基板）との間の液晶層に異物が混入する場合がある。このとき、アレイ基板に形成されたゲート線とソース線とが直交して交差する部位や、アレイ基板上のＴＦＴが形成された部位等は、アレイ基板に対向して配置されるカラーフィルタ基板との間隔が狭くなるため（距離が小さくなる）、該部位に異物が混入すると短絡（リーク）が発生する虞が高くなる。このような不良が発生すると、両基板間に正常な電圧が印加されなくなり、液晶表示装置において画素表示不良（点欠陥、線欠陥）となって現れ、製造歩留まりの低下の要因となる。特にＴＦＴが形成された部位は、複数の材料から構成される積層構造であるため、ＴＦＴが形成されていない部位と比べてカラーフィルタ基板との間隔が狭くなる傾向にある。基板間の間隔を広げる（例えば、スペーサ部材の厚さを大きくする。）と、液晶パネルの厚みが増してしまい液晶パネルの薄型化という要求にこたえることができないだけでなく、応答時間やコントラスト比が低下する虞がある。また、配線の厚みを薄くすることによって十分な間隔を確保しようとすると、配線抵抗が大きくなり信号遅延が発生する虞が高まる。なお、上記特許文献１に記載の技術は、上記問題点を解決するものではない。
　そこで、本発明は、上述した課題を解決すべく創出された発明であり、その目的は、配線抵抗を増加させることなく、基板間に異物が混入した際に短絡の虞を低減させうる構造の液晶パネル用アレイ基板を提供することである。また、他の目的は、上記液晶パネル用アレイ基板を備える液晶パネルおよび該液晶パネルを備える液晶表示装置を提供することである。
　上記目的を実現するべく、本発明により、基板本体と、複数のゲート線と、該ゲート線に交差する複数のソース線と、いずれかのゲート線及びソース線と電気的に接続する複数の薄膜トランジスタとを備える液晶パネル用のアレイ基板が提供される。ここで開示される液晶パネル用のアレイ基板において、前記薄膜トランジスタは、少なくともゲート電極とソース電極とドレイン電極とを備えた積層構造に形成されている。そして、前記基板本体は、少なくとも前記薄膜トランジスタ形成部分の一部において、該薄膜トランジスタ形成部分の周囲よりも凹んだ凹部を備えている。ここで、前記ゲート電極、前記ソース電極および前記ドレイン電極のうちのいずれかは、少なくともその一部が前記凹部内に埋設されるようにして形成されている。
　本発明によって提供される液晶パネル用のアレイ基板では、基板本体（典型的にはガラス基板）における薄膜トランジスタ（ＴＦＴ）形成部分に凹部が形成されているため、薄膜トランジスタを形成する際に、ゲート電極及びソース電極及びドレイン電極のうちのいずれかの電極（典型的にはゲート電極）をその電極の一部が該凹部内に埋設するようにして形成することができる。これにより、凹部内に埋設された電極（典型的にはゲート電極）の厚さ分だけＴＦＴ形成部位の厚みが薄くなり、アレイ基板のＴＦＴ形成部位（典型的にはソース電極とドレイン電極が形成されている部位）とカラーフィルタ基板との間隔が大きくなるため、該部位に異物が混入することに起因する上記基板間の短絡発生の虞を低減することができる。また、本発明に係る液晶パネル用のアレイ基板では、上述のように基板本体に凹部を形成しており、上記電極（配線）の厚みを薄くしていないため配線抵抗を増大させることなくＴＦＴ形成部位における上記基板間の間隔を大きくすることができる。
　従って、かかる液晶パネル用のアレイ基板によると、配線抵抗を増大させることなく、基板間に異物が混入した場合であっても基板間での短絡の虞を低減することができる。
　ここで開示される液晶パネル用アレイ基板の好適な一態様では、前記薄膜トランジスタは、前記基板本体上に形成されるゲート電極と、該ゲート電極よりも基板上方に形成される絶縁膜と、該絶縁膜よりも基板上方に形成される半導体膜と、該半導体膜よりも基板上方に形成されるソース電極およびドレイン電極とを含む積層構造をしている。ここで、前記ゲート電極の少なくとも一部が前記凹部内に埋設されるようにして形成されている。
　かかる構成の液晶パネル用アレイ基板では、ＴＦＴを形成する際にゲート電極の断面積を小さくすることなく（ゲート電極の幅及び／又はゲート電極の厚さを小さくすることなく）ゲート電極の一部を凹部に埋設するようにして形成している。これにより、凹部内に埋設されたゲート電極の厚さ分だけＴＦＴ形成部位の厚みが薄くなり、アレイ基板のＴＦＴ形成部位（ソース電極とドレイン電極が形成されている部位）とカラーフィルタ基板との間隔が大きくなるため、該部位に異物が混入することに起因する上記基板間の短絡発生の虞を低減することができる。
　ここで開示される液晶パネル用アレイ基板の好適な他の一態様では、前記基板本体における少なくとも該基板本体上に配線されている前記ゲート線と前記ソース線とが交差する部位は、該交差部位に隣接する非交差部位よりも凹んだ凹部となるように形成されている。そして、前記ゲート線の少なくとも一部は、前記凹部内に埋設されるようにして形成されて、該凹部上で前記ゲート線と前記ソース線とが交差するように配線されている。
　かかる構成の液晶パネル用アレイ基板では、基板本体におけるゲート線とソース線とが交差する部位が凹むように形成されており、ゲート線の少なくとも一部はかかる凹部内に埋設されるように形成されて、当該凹部上でゲート線とソース線とが交差するように形成されているので、ゲート線の一部が凹部に埋設されている厚み（高さ）だけ該交差部位とカラーフィルタ基板との間隔が大きくなるため、該部位に異物が混入することに起因する上記基板間の短絡発生の虞を低減することができる。
　ここで開示される液晶パネル用アレイ基板の好適な他の一態様では、前記凹部は、前記基板本体上に配線されている前記ゲート線の下方に、該ゲート線に沿って連続的に形成されている。
　かかる構成の液晶パネル用アレイ基板では、基板本体上に配線されているゲート線（ゲート電極を含む）の下方の基板本体に凹部が連続的に形成されているため、平坦なゲート配線の形成を実現することができる。これにより、ゲート線とソース線とが交差する部位やＴＦＴ形成部位において、アレイ基板とカラーフィルタ基板との間隔を大きくすることができるので、両基板間での短絡の虞を減少することができる。
　ここで開示される液晶パネル用アレイ基板の好適な他の一態様では、前記アレイ基板は、前記ソース線と交差する複数の補助容量線をさらに備えており、前記基板本体における少なくとも該基板本体上に配線されている前記補助容量線と前記ソース線とが交差する部位は、該交差部位に隣接する非交差部位よりも凹んだ凹部となるように形成されており、前記補助容量線の少なくとも一部は、前記凹部内に埋設されるようにして形成されて、該凹部上で前記補助容量線と前記ソース線とが交差するように配線されている。
　かかる構成の液晶パネル用アレイ基板では、基板本体における補助容量線とソース線とが交差する部位が凹むように形成されており、補助容量線の少なくとも一部はかかる凹部内に埋設されるように形成されて、当該凹部上で補助容量線とソース線とが交差するように形成されているので、補助容量線の一部が凹部に埋設されている厚み（高さ）だけ該交差部位とカラーフィルタ基板との間隔が大きくなるため、該部位に異物が混入することに起因する上記基板間の短絡発生の虞を低減することができる。
　ここで開示される液晶パネル用アレイ基板の好適な他の一態様では、前記凹部は、前記基板本体上に配線されている前記補助容量線の下方に、該補助容量線に沿って連続的に形成されている。
　かかる構成の液晶パネル用アレイ基板では、基板本体上に配線されている補助容量線（補助容量電極を含む）の下方の基板本体に凹部が連続的に形成されているため、補助容量が形成されている部位において、アレイ基板とカラーフィルタ基板との間隔を大きくすることができるので、両基板間での短絡の虞を減少することができる。
　また、本発明は、他の側面として、ここで開示されるアレイ基板を備える液晶パネルを提供する。
　本発明の液晶パネルによると、上記液晶パネル用アレイ基板を備えているので、配線抵抗の増大を抑えると共に、両基板間での短絡の虞を低減することを実現することができる。また、本発明は、このような液晶パネルを備える液晶表示装置を提供する。
図１は、本発明の一実施形態に係る液晶表示装置の構成を模式的に示す分解斜視図である。 図２は、本発明の一実施形態に係る液晶表示装置の構成を模式的に示す断面図である。 図３は、本発明の一実施形態に係る液晶パネルの構成を模式的に示す部分断面図である。 図４は、本発明の一実施形態に係る液晶パネルのアレイ基板の画素領域を示す部分平面図である。 図５は、図４中のＶ‐Ｖ線に沿う断面図であって、薄膜トランジスタ（ＴＦＴ）の積層構造を模式的に示す断面図である。 図６Ａは、本発明の一実施形態に係るアレイ基板において、アレイ基板を構成するガラス基板本体の上にレジスト膜が所定位置に形成された状態を模式的に示す断面図である。 図６Ｂは、フォトリソグラフィ実施後にガラス基板がパターン形成された状態を模式的に示す断面図である。 図６Ｃは、パターン形成されたガラス基板の上にゲート電極を構成する下層と中層と上層とが積層された状態を模式的に示す断面図である。 図６Ｄは、ゲート電極の上層の上にレジスト膜が所定位置に形成された状態を模式的に示す断面図である。 図６Ｅは、フォトリソグラフィ実施後にゲート電極の下層と中層と上層とがパターン形成された状態を模式的に示す断面図である。 図６Ｆは、積層されたゲート電極上に絶縁層及び半導体層が積層された状態を模式的に示す断面図である。 図６Ｇは、半導体層上にレジスト膜が所定位置に形成された状態を模式的に示す断面図である。 図６Ｈは、フォトリソグラフィ実施後に半導体層がパターン形成された状態を模式的に示す断面図である。 図６Ｉは、パターン形成された半導体層上にソース電極及びドレイン電極を構成する金属膜層の下層と上層とが積層された状態を模式的に示す断面図である。 図６Ｊは、ソース電極及びドレイン電極を構成する金属膜層の上層上にレジスト膜が所定位置に形成された状態を模式的に示す断面図である。 図６Ｋは、フォトリソグラフィ実施後にソース電極及びドレイン電極がパターン形成された状態を示す断面図である。 図７は、図４中のＶＩＩ‐ＶＩＩ線に沿う断面図であって、ゲート線とソース線とが交差する部位を模式的に示す断面図である。 図８は、図４中のＶＩＩＩ‐ＶＩＩＩ線に沿う断面図であって、補助容量線とソース線とが交差する部位を模式的に示す断面図である。 図９は、図４中のＩＸ‐ＩＸ線に沿う断面図であって、補助容量の構造を模式的に示す断面図である。 図１０は、従来のアレイ基板におけるＴＦＴの積層構造を模式的に示す断面図である。
　以下、図面を参照しながら、本発明の好適な実施形態を説明する。なお、本明細書において特に言及している事項（例えば、アレイ基板の構成や製造方法）以外の事柄であって本発明の実施に必要な事柄（例えば、液晶表示装置に装備される光源の構成や該光源の駆動方式に係る電気回路等）は、当該分野における従来技術に基づく当業者の設計事項として把握され得る。本発明は、本明細書及び図面によって開示されている内容と当該分野における技術常識とに基づいて実施することができる。
　以下、図１から図４を参照しながら、本発明の好ましい一実施形態に係る液晶パネル用アレイ基板１２を備える液晶パネル１０、及び該液晶パネル１０を備えたアクティブマトリクス方式（ＴＦＴ型）の液晶表示装置１００について説明する。図１は、本実施形態に係る液晶表示装置１００の構成を模式的に示す分解斜視図である。図２は、本実施形態に係る液晶表示装置１００の構成を模式的に示す断面図である。図３は、上記液晶パネル１０の構成を模式的に示す断面図である。図４は、本実施形態に係る液晶パネル用アレイ基板１２を模式的に示す平面図である。
　なお、以下の図面において、同じ作用を奏する部材、部位には同じ符号を付し、重複する説明は省略又は簡略化することがある。また、各図における寸法関係（長さ、幅、厚さ等）は、必ずしも実際の寸法関係を正確に反映するものではない。また、以下の説明において、「上方」又は「表側」とは液晶表示装置１００における視聴者に面する側（すなわち液晶パネル側）をいい、「下方」又は「裏側」とは液晶表示装置１００における視聴者に面しない側（すなわちバックライト装置側）をいうこととする。
　図１及び図２を参照しつつ、液晶表示装置１００の構成について説明する。液晶表示装置１００は、図１に示されるように、液晶パネル１０と、該液晶パネル１０の裏側（図１における下側）に配置された外部光源であるバックライト装置５０とを備えており、これらは枠体（ベゼル）６０等により組み付けられることで一体的に保持されている。
　図１から図４を参照しつつ、液晶パネル１０について説明する。
　図１から図３に示されるように、液晶パネル１０は、概して、全体として矩形の形状を有しており、その中央領域に画素が形成されている画素形成領域（有効表示領域、あるいはアクティブエリアともいう）を有している。また、この液晶パネル１０は、互いに対向する一対の透光性のガラス製の基板１２，１４と、その間に封入された液晶層１３とから構成されるサンドイッチ構造を有している。かかる基板１２，１４には、製造工程でそれぞれマザーガラスと称される大型の母材から切り出されたものが使用されている。上記一対の基板１２，１４のうち、表側がカラーフィルタ基板（ＣＦ基板）１４であり、裏側がアレイ基板１２である。アレイ基板１２及びＣＦ基板１４の周縁部（液晶パネル１０における周縁部）には、シール材１５が設けられており、液晶層１３を封止している。液晶層１３は、液晶分子を含む液晶材料から構成される。かかる液晶材料は、基板１２，１４の間の電圧印加に伴って液晶分子の配向が操作され光学特性が変化する。両基板１２，１４における対向しない側（外側）の面には、それぞれ偏光板１７及び１８が貼り付けられている。
　図３及び図４に示されるように、ここで開示される液晶パネル１０において、アレイ基板１２を構成するガラス製の基板本体１２ａの表側（液晶層１３に臨む側）には、表示させるための画素（詳細にはサブ画素）が配列しており、各画素を駆動するための複数のゲート線（走査線配線）２２及びソース線（信号線配線）２４が格子状のパターンをなすように形成されている。また、基板本体１２ａには、ゲート線２２と平行な状態で独立配線された補助容量線（蓄積容量線、Ｃｓラインともいう。）１２５が別途設けられている。なお、基板本体１２ａには、ゲート線２２及び補助容量線１２５の配線方向（図では水平方向）に沿って凹部３３，１３３がそれぞれ形成されている。
　かかるゲート線２２及びソース線２４に囲まれた各格子領域には、画素電極２３及びスイッチング素子である薄膜トランジスタ（以下、単に「ＴＦＴ」ということもある。）３０が設けられており、さらに画素電極２３の電位を安定させる補助容量（蓄積容量、Ｃｓともいう。）１３１が形成されている。画素電極２３は、典型的には透明な導電材料であるＩＴＯ（インジウム酸化スズ）からなり、ＴＦＴ３０のドレイン電極３７（図５参照）と電気的に接続している。これらの画素電極２３には、画像に応じた電圧が上記ゲート線２２、ソース線２４及び薄膜トランジスタ３０を介して所定のタイミングで供給される。また、各格子領域には、補助容量電極（蓄積容量電極、Ｃｓ電極ともいう。）１２６（図９参照）が形成されており、補助容量１３１は、補助容量電極１２６と画素電極２３とによって構成される。なお、補助容量線１２５は補助容量電極１２６と電気的に接続している。
　上記ゲート線２２及びソース線２４は、図１に示されるように、典型的には液晶パネル１０の周辺に設けられた外部駆動回路（ドライバＩＣ）１６であって、画像信号等を供給可能な外部駆動回路１６に接続されている。また、補助容量線１２５は図示しない補助容量線駆動回路に接続されている。
　図３に示されるように、画素電極２３，ゲート線（図４参照）及びソース線２４は、絶縁材料から成る平坦化層（オーバーコート層ともいう）２６によって覆われている。平坦化層２６の上には、ポリイミド等から成る配向膜２７が形成されている。この配向膜２７の表面には、電圧を印加していないときの液晶分子の配向方向を決定するために、配向処理（ラビング処理）が施されている。なお、かかるラビング処理の実施の要否については特に限定されない。本実施形態に係る液晶パネル１０が、例えば垂直配向膜を用いたＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）方式に分類されるパネルである場合には、上記のようなラビング処理を実施しなくてもよい。
　一方、図３に示されるように、ＣＦ基板１４を構成するガラス製の基板本体（ガラス基板）１４ａの裏側（液晶層１３に臨む側）には、アレイ基板１２の各画素電極２３に対応する位置にカラーフィルタ４２と、該各色のフィルタ４２を区画するブラックマトリクス（遮光膜）４４が形成されている。図３に示されるように、カラーフィルタ４２には赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色があり、アレイ基板１２の１つの画素電極２３に対してＲ・Ｇ・Ｂいずれか１つのカラーフィルタ４２が対向している。ブラックマトリクス４４はサブ画素間の領域を光が透過しないようにするため、Ｃｒ（クロム）等の金属により形成されている。平坦化層４６は、図３に示されるように、カラーフィルタ４２及びブラックマトリクス４４を覆うように形成されており、この平坦化層４６の表面にはＩＴＯから成る対向電極（共通電極）４８が形成されている。また、対向電極４８のさらに表面には配向膜４７が形成されている。この配向膜４７の表面にも配向処理（上記配向膜２７と同様に、配向膜処理を施していなくてもよい。）が施されている。なお、アレイ基板１２の配向膜２７の配向方向と、ＣＦ基板１４の配向膜４７の配向方向とは９０°異なっている。
　上記アレイ基板１２及びＣＦ基板１４との間隙（ギャップ）には、図３に示されるように、球形又は円柱形状で複数個のスペーサ４９（図３では、球形）が挟まれるように分散配置されている。スペーサ４９は、例えば、弾性変形可能な樹脂材料により形成されている。このことにより、上記基板１２，１４の間隙は、上述したシール材１５（図２参照）及びスペーサ４９によって保持され、液晶層１３が一定の厚みに維持されている。
　また、図２及び図３に示されるように、上記基板１２，１４の互いに対向しない側の面にはそれぞれ偏光板１７，１８が貼り付けられている。
　上記液晶パネル１０の表側には、図１及び図２に示されるように、ベゼル６０が装着されている。また、液晶パネル１０の裏側には、フレーム５８が装着されている。そして、ベゼル６０及びフレーム５８は、液晶パネル１０を挟んだ状態で互いに固定される。さらに、フレーム５８は、液晶パネル１０の中央部分における有効表示領域に相当する部分が開口している。液晶パネル１０の裏側（ベゼル６０の裏側）には、ケース５４に収容されたバックライト装置５０が装着されている。
　バックライト装置５０は、図１に示されるように、複数本の線状の光源（例えば蛍光管、典型的には冷陰極管）５２と、光源５２を収納するケース（シャーシ）５４とから構成されている。ケース５４は、表側に向けて開口した箱形形状を有しており、ケース５４内には、光源５２が平行に配列されており、ケース５４と光源５２との間には、光源５２の光を効率的に視聴者側に反射させるための反射部材５６が配置されている。
　また、ケース５４の開口部には、複数のシート状の光学部材５７が積層されて該開口部を覆うように配置されている。光学部材５７の構成としては、例えば、バックライト装置０側から順に、拡散板、拡散シート、レンズシート、及び輝度上昇シートから構成されているが、この組合せ及び順序に限定されない。さらに、光学部材５７をケース５４に挟んで保持するために、ケース５４には、略枠状の上記フレーム５８が設けられている。
　ケース５４の裏側には、インバータ回路を搭載するための図示しないインバータ回路基板と、各光源５２に電力を供給する昇圧回路としての図示しないインバータトランスが設けられているが、本発明を特徴付けるものではないため説明は省略する。
　以上のような構成の液晶表示装置１００は、アレイ基板１２とＣＦ基板１４との間に制御された電圧を印加することによって液晶層１３中の液晶分子を操作して、バックライト装置５０からの光を液晶パネル１０において通過又は遮断させる。また、かかる液晶表示装置１００は、バックライト装置５０の輝度等も制御しつつ、所望の画像を上記液晶パネル１０の有効表示領域に表示させる。
　次に、図５から図６Ｋを参照しつつ、本実施形態に係るアレイ基板１２におけるＴＦＴ３０についてさらに詳細に説明する。図５は、図４中のＶ‐Ｖ線に沿う断面図であって、ＴＦＴの積層構造を模式的に示す断面図である。図６Ａから図６Ｋは、ＴＦＴ３０の積層構造を形成する工程を順に模式的に示す断面図である。図６Ａは、アレイ基板１２を構成するガラス基板１２ａの上にレジスト膜７０が所定位置に形成された状態を模式的に示す断面図である。図６Ｂは、フォトリソグラフィ実施後にガラス基板１２ａがパターン形成された状態を模式的に示す断面図である。図６Ｃは、パターン形成されたガラス基板１２ａの上にゲート電極３２を構成する下層３２ａと中層３２ｂと上層３２ｃとが積層された状態を模式的に示す断面図である。図６Ｄは、ゲート電極３２の上層３２ｃの上にレジスト膜７２が所定位置に形成された状態を模式的に示す断面図である。図６Ｅは、フォトリソグラフィ実施後にゲート電極３２の下層３２ａと中層３２ｂと上層３２ｃとがパターン形成された状態を模式的に示す断面図である。図６Ｆは、積層されたゲート電極３２上に絶縁層３４及び半導体層３５が積層された状態を模式的に示す断面図である。図６Ｇは、半導体層３５上にレジスト膜７４が所定位置に形成された状態を模式的に示す断面図である。図６Ｈは、フォトリソグラフィ実施後に半導体層３５がパターン形成された状態を模式的に示す断面図である。図６Ｉは、パターン形成された半導体層３５上にソース電極３６及びドレイン電極３７を構成する金属膜層の下層３９ａと上層３９ｂとが積層された状態を模式的に示す断面図である。図６Ｊは、ソース電極３６及びドレイン電極３７を構成する金属膜層の上層３９ａ上にレジスト膜７６が所定位置に形成された状態を模式的に示す断面図である。図６Ｋは、フォトリソグラフィ実施後にソース電極３６及びドレイン電極３７がパターン形成された状態を示す断面図である。なお、図５及び図６Ａから図６Ｋは模式的な断面図であるため、図４に係る模式的な平面図とは厳密には一致していない。
　図４に示されるように、本実施形態に係る液晶パネル１０のアレイ基板１２は、ガラス製のガラス基板（基板本体）１２ａと、複数のゲート線２２と、該ゲート線２２に直角に交差する複数のソース線２４と、いずれかのゲート線２２及びソース線２４と電気的に接続する複数のＴＦＴ３０とを備えている。本実施形態に係るアレイ基板１２では、画素の開口率を大きくするためにＴＦＴ３０がゲート線２２上（詳細にはソース線２４との交差部位Ｐ１（図４参照）の近傍におけるゲート線２２上）に配置されている。
　かかるアレイ基板１２において上記ＴＦＴ３０は、図５に示されるように、逆スタガ構造を有しており、ガラス基板１２ａ上に形成されたゲート電極３２と、該ゲート電極３２の上方に形成（積層）された絶縁（膜）層３４と、該絶縁層３４の上方に形成された半導体層３５と、該半導体層３５の上方に形成されたソース電極３６及びドレイン電極３７とを含む積層構造を有している。ゲート電極３２はゲート線２２（図４参照）に、ソース電極３６はソース線２４（図４参照）に、そしてドレイン電極３７は画素電極２３（図４参照）にそれぞれ電気的に接続されている。
　本実施形態に係るガラス基板１２ａのＴＦＴ３０形成部分には、図５に示されるように、その周辺部位（領域）よりも所定の深さで凹んだ凹部３３が形成されている。そして、かかる凹部３３の上には、二層のチタン（Ｔｉ）層の間に一層のアルミニウム（Ａｌ）層が挟まれた態様の三層構造を有するゲート電極３２が形成されており、少なくともその一部は凹部３３内に埋設されている。すなわち、かかる三層構造は、基板本体１２ａに形成された凹部３３上にＴｉからなる下層３２ａが積層されており、下層３２ａの上に積層されたＡｌからなる中層３２ｂと、該中層３２ｂ上に積層されたＴｉからなる上層３２ｃとから構成される。さらに、上記上層３２ｃの上には、絶縁層３４及び半導体層３５が順に形成されており、かかる半導体層３５の上方にはソース電極３６及びドレイン電極３７が形成されている。なお、本実施形態では、ゲート電極３２の一部（下層３２ａ及び中層３２ｂ）がガラス基板１２ａの凹部３３に埋設されているが、ゲート電極３２のすべてが埋設されていてもよい。
　上記三層構造のゲート電極３２の上層３２ｃ上に形成されている絶縁層３４は、ゲート絶縁膜として機能しており、従来のＴＦＴにおけるゲート絶縁膜と同様に、シリコン（Ｓｉ）の窒化物（ＳｉＮｘ）及び／又は酸化物（ＳｉＯｘ）等から構成されている。かかる絶縁層３４は、多層構造（例えば二層構造）であってもよい。
　上記半導体層３５は、ＴＦＴ３０のスイッチとして機能するアモルファスシリコン（α－Ｓｉ）層と、該α－Ｓｉ層の上方に積層されたｎ＋アモルファスシリコン（ｎ＋α－Ｓｉ）層とから構成される。かかるｎ＋α－Ｓｉ層は、上記α－Ｓｉ層とソース電極３６及びドレイン電極３７との間に良好なオーミックコンタクトをとるために設けられており、不純物としてリン（Ｐ）がドープされたα－Ｓｉから成る。ここで、上記α－Ｓｉ層とｎ＋α－Ｓｉ層との間に、チャネル保護膜（ｉストッパ膜）として機能する絶縁層であってＳｉＮｘから成る絶縁層が介在していてもよい。
　上記半導体層３５の上には、ソース電極３６及びドレイン電極３７が形成されている。かかる電極３６，３７は、いずれも二層構造の金属膜層から形成されており、該金属膜層は、Ｔｉから成る下層３９ａとＡｌから成る上層３９ｂとから構成される。
　以上のような構成により、本実施形態に係るＴＦＴ３０は、ゲート電極３２の少なくとも一部がガラス基板１２ａの凹部３３内に埋設されてなる積層構造を備えている。
　次に、図６Ａから図６Ｋを参照しつつアレイ基板１２、該アレイ基板１２を備えた液晶パネル１０の製造方法の一例についてＴＦＴ３０の領域を中心として説明する。なお、本実施形態に係るアレイ基板１２の製造工程において、該製造に採用されるフォトリソグラフィにより積層される薄膜の順番や種類（膜材料）は、従来のアレイ基板と同様でよく、特に制限はない。以下、大まかな製造工程を説明するがこれに限定されるものではない。
　まず、マザーガラスから切り出されたガラス基板１２ａを用意する。そして、ガラス基板１２ａ上に紫外線感光樹脂から成るレジスト膜７０を塗布する（レジスト塗布工程）。プリベーク（予備乾燥）により該レジスト膜（例えばポジレジスト膜７０）を硬化させる（プリベーク工程）。次いで、かかる硬化したレジスト膜上にパターニングされたマスクを載せて、該マスクの上から所定波長の紫外線（例えば波長３６５ｎｍのｉ線）を照射して露光する（露光工程）。かかる露光後のガラス基板１２ａを現像液に浸漬し、その後純水リンスを行うことにより、ポジレジスト膜７０の露光部分を溶解除去する（現像工程）。この後、ポストベークを実施する（ポストベーク工程）。これにより、図６Ａに示されるように、上記ガラス基板１２ａの上に上記マスクのパターンが転写されたレジスト膜７０（ポジレジスト膜の未露光部分）が形成される。
　次に、エッチング処理を実施して、上記ガラス基板１２ａにおける上記レジスト膜７０が形成されていない所定の部分に所定の深さの凹部３３を形成する（エッチング工程）。かかるエッチング処理としては、ドライエッチング及びウェットエッチングが挙げられる。例えば、プラズマにより生じるガスラジカルを利用したドライエッチング等を好ましく用いることができる。ここで、凹部３３の深さは、上記エッチング処理条件（例えばエッチングレート）を適宜調整することにより設定される。凹部３３の深さとしては２００ｎｍ～３００ｎｍが適当である（本実施形態では２５０ｎｍである。）最後に、例えば、酸素ガスプラズマ等によって上記レジスト膜７０をガラス基板１２ａから剥離する（レジスト剥離工程）。
　以上により、図６Ｂに示されるように、ガラス基板１２ａの上面に凹部３３が形成される。
　次いで、凹部３３が形成されたガラス基板１２ａを洗浄する（洗浄工程）。そして、図６Ｃに示されるように、ガラス基板１２ａ上に、ゲート電極３２を構成する上記Ｔｉから成る下層３２ａとＡｌから成る中層３２ｂとＴｉから成る上層３２ｃとをスパッタリングにより堆積（蒸着）させる（膜形成工程）。上記下層３２ａの膜厚としては３０ｎｍ～４０ｎｍが適当であり（本実施形態では３５ｎｍである。）、上記中層３２ｂのうちガラス基板１２ａの凹部３３に形成されている部分の膜厚としては３１０ｎｍ～４１０ｎｍが適当であり（本実施形態では３６０ｎｍである。）、上記中層３２ｂのうちガラス基板１２ａの凹部３３以外の部分の膜厚としては１１０ｎｍ～２１０ｎｍが適当であり（本実施形態では２１０ｎｍである。）、上記上層３２ｃの膜厚としては６０ｎｍ～１６０ｎｍが適当である（本実施形態では１１０ｎｍである。）。
　また、図６Ｄ及び図６Ｅに示されるように、かかる膜形成工程で積層された上記三層にはレジスト塗布工程でレジスト７２が塗布され、プリベーク、露光、現像、ポストベーク、エッチング、及びレジスト剥離の一連の工程を経てパターニングされて、ガラス基板１２ａに形成された凹部３３内にその一部が埋め込まれるようにゲート電極３２が形成される。
　次いで、図６Ｆに示されるように、膜形成工程において、上記ゲート電極３２の上に、絶縁層（ゲート絶縁膜）３４、及び半導体層３５を順に形成する。ここで、ＳｉＮｘ等から成る絶縁層３４と、α－Ｓｉ層及びｎ＋α－Ｓｉ層の二層構造の半導体層３５と、該二層構造の半導体層３５の各層の間に介在し得るチャネル保護膜層とは、プラズマＣＶＤにて四層続けて積層することができる。絶縁層３４の膜厚としては３３０ｎｍ～５００ｎｍが適当であり（本実施形態では４１０ｎｍである。）、半導体層３５におけるα－Ｓｉ層の膜厚としては１９０ｎｍ～２８０ｎｍが適当であり（本実施形態では２３０ｎｍである。）、ｎ＋α－Ｓｉ層の膜厚としては４４ｎｍ～６６ｎｍが適当であり（本実施形態では５５ｎｍである。）、及びチャネル保護膜の膜厚としては２１０ｎｍ～３２０ｎｍが適当である（本実施形態では２６０ｎｍである。）。
　また、図６Ｇ及び図６Ｈに示されるように、かかる膜形成工程で積層された上記半導体層３５には、レジスト塗布工程でレジスト７４が塗布され、プリベーク、露光、現像、ポストベーク、エッチング、及びレジスト剥離の一連の工程を経てパターニングされた半導体層３５が形成される。
　次いで、図６Ｉに示されるように、上記と同様にして、上記半導体層３５の上に、ソース電極３６及びドレイン電極３７となる二層構造の金属膜層のうちのＴｉから成る下層３９ａを形成し、さらにその上にＡｌから成る上層３９ｂを形成する。ここで、下層３９ａの膜厚としては３０ｎｍ～４０ｎｍ（本実施形態では３５ｎｍである。）となるようにスパッタリングして形成するとともに、上層３９ｂの膜厚としては２３０ｎｍ～３１０ｎｍ（本実施形態では２７０ｎｍである。）となるようにスパッタリングして形成した。
　また、図６Ｊ及び図６Ｋに示されるように、上記上層３９ｂの上にレジスト膜７６を形成し、露光、現像、エッチング、及びレジスト剥離工程等を経て、二層構造のソース電極３６及びドレイン電極３７を形成することができる。なお、上記エッチング工程において、上記ソース電極３６及びドレイン電極３７の間に挟まれる部位（チャネル）を上記半導体層３５（厳密にはα－Ｓｉ層とｎ＋α－Ｓｉ層との間に形成されるチャネル保護膜の表層）が露出する程度までエッチングすることが好ましい。
　次に、上記のようにして形成されたソース電極３６、ドレイン電極３７、さらには該電極３６，３７の間のチャネルにおいて現われている半導体層３５に対して、プラズマＣＶＤでＳｉＮｘから成る絶縁膜（図示せず）を形成してＴＦＴ３０を形成する。さらに、該絶縁膜の上にＩＴＯから成る透明な導電膜をスパッタリングで形成し、画素電極２３（図３参照）として機能するようにパターニングし、画素領域を形成する。次いで平坦化層２６（図３参照）を所定の方法（例えばフォトリソグラフィ）により形成する。
　次いで、例えばインクジェット方式により上記平坦化層２６上に配向膜構成材料（例えばポリイミド材料）を塗布し、その後、液晶分子の配向を制御するためのラビング処理（例えばラビング布で所定方向に沿って膜の表面を擦る処理）を行って、配向膜２７を形成する。
　以上のようにして、アレイ基板１２を製造する。
　次に、ＣＦ基板１４を製造する。かかるＣＦ基板１４の製造方法は、従来の方法と同様でよい。好適な一方法として、アレイ基板１２と同様に、フォトリソグラフィを採用することができる。かかる方法では、まずガラス基板１４ａ上に、各色のカラーフィルタ４２を囲む枠となるブラックマトリクス４４を、典型的にはフォトリソグラフィにより格子状に形成する。その後、例えばＲ（赤）の顔料分散レジスト（赤色の顔料を透明樹脂中に分散して得られるレジスト材料）を上記ブラックマトリクス４４が形成されているガラス基板上に均一に塗布し、その後、マスク合わせをして露光することによりＲのカラーフィルタのパターンを焼き付ける。次いで、現像を行ってＲのサブ画素（カラーフィルタ）を所定パターンで形成する。Ｇ（緑）及びＢ（青）のカラーフィルタについても同様にして形成する。その後、平坦化層４６及び対向電極４８となる透明なＩＴＯ導電膜を、例えばスパッタリングあるいはフォトリソグラフィ等で上記カラーフィルタ４２及びブラックマトリクス４４上に形成する。上記対向電極４８上に配向膜４７を形成する方法は、上記アレイ基板１２に配向膜２７を形成する方法と同様でよい。
　以上のようにして、ＣＦ基板１４を作製する。
　上記のようにして得られたアレイ基板１２及びＣＦ基板１４を用いて液晶パネル１０を以下のようにして製造する。上記アレイ基板１２とＣＦ基板１４とを貼り合わせる（図２及び図３参照）。すなわち、まず上記アレイ基板１２の周縁部を囲むようにシール材料（例えば熱硬化性樹脂や紫外線硬化性樹脂から成るシール接着剤）を付与してシール材１５を形成する。次に、アレイ基板１２とＣＦ基板１４との間隙（ギャップ）を作るために、アレイ基板１２上にスペーサ４９を散布する。この後、上記アレイ基板１２上にＣＦ基板１４を互いの配向膜２７，４７が形成されている側同士が対向するように重ねて貼り合わせる。
　次いで、上記貼り合わせた一対の上記基板１２，１４を真空に保ち毛細管現象により液晶材を上記基板間のギャップに注入する（ディップ方式）。そして、該ギャップ内に液晶材を充填した後に注入口を封止する（例えば紫外線硬化型接着剤を用いて注入口を塞ぐ）。最後に、両基板１２，１４の対向しない側の各面（即ち配向膜２７，４７が形成されていない面）に偏光板１７，１８を貼る。このようにして液晶パネル１０が完成する。
　上記完成した液晶パネル１０の表側及び裏側に、それぞれベゼル６０及びフレーム５８を配置することにより該液晶パネル１０を支持し、フレーム５８の裏側に光学部材５７及びケース５４に収容されたバックライト装置５０を装着する。このようにして液晶表示装置１００を構築する。
　ここで、上記のようにして製造したアレイ基板１２と従来のアレイ基板２１２との相違を、図１０を参照しつつＴＦＴ２３０の構造を例にして説明する。図１０は、従来のアレイ基板２１２におけるＴＦＴ２３０の積層構造を模式的に示す断面図である。
　従来のアレイ基板２１２のＴＦＴ２３０の積層構造は、図１０に示されるように、ガラス基板２１２ａの上に、ゲート電極２３２を構成する下層２３２ａ、中層２３２ｂ及び上層２３２ｃが形成され、さらに絶縁層（ゲート絶縁膜）２３４、その上に半導体層２３５が積層されている。そして、かかる半導体層２３５の上にソース電極２３６及びドレイン電極２３７がそれぞれ形成されており、かかる電極２３６，２３７に挟まれる部位（チャネル）には、半導体層２３５におけるα－Ｓｉ層がチャネル保護膜により覆われた状態で現われている。ここで、従来のアレイ基板２１２のＴＦＴ２３０形成部分では、平坦なガラス基板２１２ａ上にゲート電極２３２が形成されており、該ゲート電極よりも上方にソース電極２３６およびドレイン電極２３７が形成された積層構造であるため、ＴＦＴ２３０の周辺部分の上面部に比べて突出した形態となっている。このような形態のアレイ基板２１２を液晶パネルとして採用した場合には、対向配置されるＣＦ基板との基板間の距離（間隔）が、ソース電極２３６及びドレイン電極２３７の位置する部位において小さくなる（狭くなる）。このため、両基板間に配置される液晶層の中に不純物（異物）が混入し、かかる不純物が両基板同士の間隔の小さい部位に介在した際には、該間隔の大きな部位に介在する場合に比べて、高い確率で両基板間での好ましくない短絡が発生する虞がある。
　一方、図５及び図６Ｋに示されるように、本実施形態に係るアレイ基板１２では、ガラス基板１２ａに凹部３３が形成されており、該凹部３３内にゲート電極３２（本実施形態では下層３２ａ及び中層３２ｂ）が埋設されるようにして形成されている。このため、ＴＦＴ３０形成部分の厚みは、ゲート電極３２がガラス基板１２ａに埋設している部分の厚みだけ小さくなる（薄くなる）。従って、かかるアレイ基板１２とＣＦ基板１４とが対向配置されて成る液晶パネル１０（図３参照）において、ソース電極３６及びドレイン電極３７の位置する部位（即ちＴＦＴ３０形成部分）における上記両基板１２，１４間の間隔は、従来のアレイ基板２１２に比べて大きくなる。以上より、本実施形態に係る液晶パネル１０によって、上記アレイ基板１２，ＣＦ基板１４間での短絡の発生を低減することができる液晶パネルが実現される。
　次に、アレイ基板１２において、ゲート線２２とソース線２４との交差部位の構造について説明する。図７は、図４中のＶＩＩ‐ＶＩＩ線に沿う断面図であって、ゲート線２２とソース線２４とが交差する部位を模式的に示す断面図である。本実施形態に係るアレイ基板１２は、図４に示されるように、画素領域において、ＴＦＴ３０のオン・オフ信号を供給するゲート線２２とＴＦＴ３０に表示信号（信号電圧）を供給するソース線２４とが交差する部位Ｐ１を複数備えている。
　図７に示されるように、ガラス基板１２ａには、少なくともゲート線２２とソース線２４との交差部位Ｐ１において、該交差部位Ｐ１に隣接する周辺の非交差部位よりも凹んだ凹部３３が形成されている。そして、ゲート線２２の少なくとも一部は、かかる凹部３３内に配線されて該凹部３３上でソース線２４と交差している。このように、上記交差部位Ｐ１においてガラス基板１２ａが凹んでいるため、かかる凹部３３上にゲート線２２を配線して、該ゲート線２２上にソース線２４を交差するように配置すると、従来のアレイ基板（凹部が形成されていないアレイ基板）と比べて、交差部位Ｐ１の厚みが小さくなる。従って、該交差部位Ｐ１において、アレイ基板１２とＣＦ基板１４との間隔は、従来のアレイ基板と比較して大きくなる。なお、本実施形態に係るアレイ基板１２では、上記凹部３３は、ゲート線２２の下方に、該ゲート線２２に沿って連続的に形成されているが、少なくともゲート線２２とソース線２４とが交差する部位において形成されていればよい。
　次に、アレイ基板１２において、補助容量線１２５とソース線２４との交差部位の構造について説明する。図８は、図４中のＶＩＩＩ‐ＶＩＩＩ線に沿う断面図であって、補助容量線１２５とソース線２４とが交差する部位を模式的に示す断面図である。本実施形態に係るアレイ基板１２は、図４に示されるように、画素領域において、補助容量１３１に所定の電圧を供給する補助容量線１２５とソース線２４とが交差する部位Ｐ２を複数備えている。
　図８に示されるように、ガラス基板１２ａには、少なくとも補助容量線１２５とソース線２４との交差部位Ｐ２において、該交差部位Ｐ２に隣接する周辺の非交差部位よりも凹んだ凹部１３３が形成されている。そして、補助容量線１２５は、かかる凹部１３３内に配線されて該凹部１３３上でソース線２４と交差している。かかる態様により、従来のアレイ基板（凹部が形成されていないアレイ基板）と比べて、交差部位Ｐ２の厚みが小さくなり、該交差部位Ｐ２において、アレイ基板１２とＣＦ基板１４間の間隔は、従来のアレイ基板と比較して大きくなる。
　次に、アレイ基板１２における補助容量１３１について説明する。図９は、図４中のＩＸ‐ＩＸ線に沿う断面図であって、補助容量１３１の構造を模式的に示す断面図である。
　図９に示されるように、本実施形態に係るガラス基板１２ａの補助容量１３１形成部分には、その周辺部位（領域）よりも所定の深さで凹んだ凹部１３３が形成されている。かかる凹部１３３の上には、ゲート電極３２と同様の三層構造を備えた補助容量電極１２６（補助容量線１２５）が形成されており、少なくともその一部は凹部１３３内に埋設されている。さらに上記補助容量電極１２６の上には、ＴＦＴの絶縁層３４と同様の材料からなる絶縁層１３４及び画素電極２３が順に形成されており、画素電極２３はＴＦＴ３０のドレイン電極３７と電気的に接続している。以上のような構成により、本実施形態に係る補助容量１３１は、補助容量電極１２６の少なくとも一部がガラス基板１２ａの凹部１３３内に埋設されてなる積層構造を備えている。
　かかる態様により、補助容量１３１の形成部位の厚みが小さくなり、補助容量１３１とＣＦ基板１４との間隔が大きくなるため、補助容量１３１とＣＦ基板１４間での短絡の発生を低減することができる液晶パネルが実現される。
　以上、本発明の好適な一実施形態について図面を参照しつつ説明したが本発明の液晶パネル用アレイ基板は、かかる実施形態に限られない。例えば、上述の実施形態は、ＴＦＴ形成部分、補助容量形成部分、ゲート配線とソース配線との交差部位及び補助容量線とソース配線との交差部位のそれぞれについて、ガラス基板上に凹部を設けているが、いずれか一つの部位であってもよい。
　また、凹部の形状（凹み形状）は、上述した本発明の目的が実現する限りにおいて特に限定されない。例えば、上述のような断面長方形の形状に限られず、台形状又は半円状等であってもよい。
　また、基板はガラス基板に限られずその他の材料（合成樹脂等）からなる基板であってもよい。
　本発明によって提供される液晶パネル用アレイ基板を使用することにより、薄型であって基板間で短絡が生じにくい液晶パネルを構築して、該パネルを備えた信頼性の高い液晶表示装置を提供することができる。
１０　液晶パネル
１２　アレイ基板
１２ａ　ガラス基板（基板本体）
１３　液晶層
１４　カラーフィルタ（ＣＦ）基板
１４ａ　ガラス基板
１５　シール材
１６　外部駆動回路
１７，１８　偏光板
２２　ゲート線
２３　画素電極
２４　ソース線
２６　平坦化層
２７　配向膜
３０　薄膜トランジスタ（ＴＦＴ）
３２　ゲート電極
３２ａ　下層
３２ｂ　中層
３２ｃ　上層
３３　凹部
３４　絶縁層
３５　半導体層
３６　ソース電極
３７　ドレイン電極
３９ａ　下層
３９ｂ　上層
４２　カラーフィルタ
４４　ブラックマトリクス
４６　平坦化層
４７　配向膜
４８　対向電極
４９　スペーサ
５０　バックライト装置
５２　光源
５４　ケース
５６　反射部材
５７　光学部材
５８　フレーム
６０　ベゼル
７０，７２，７４，７６　レジスト膜
１００　液晶表示装置
１２５　補助容量線
１２６　補助容量電極
１３１　補助容量
１３３　凹部
１３４　絶縁層
２１２　アレイ基板
２１２ａ　ガラス基板
２３０　ＴＦＴ
２３２　ゲート電極
２３２ａ　下層
２３２ｂ　中層
２３２ｃ　上層
２３４　絶縁層
２３５　半導体層
２３６　ソース電極
２３７　ドレイン電極

Claims (8)

  1. 　基板本体と、複数のゲート線と、該ゲート線に交差する複数のソース線と、いずれかのゲート線及びソース線と電気的に接続する複数の薄膜トランジスタと、を備える液晶パネル用のアレイ基板であって、
    　前記薄膜トランジスタは、少なくともゲート電極とソース電極とドレイン電極とを備えた積層構造に形成されており、
    　前記基板本体は、少なくとも前記薄膜トランジスタ形成部分の一部において、該薄膜トランジスタ形成部分の周囲よりも凹んだ凹部を備えており、
    　前記ゲート電極、前記ソース電極および前記ドレイン電極のうちのいずれかは、少なくともその一部が前記凹部内に埋設されるようにして形成されていることを特徴とする液晶パネル用アレイ基板。
  2. 　前記薄膜トランジスタは、前記基板本体上に形成されるゲート電極と、該ゲート電極よりも基板上方に形成される絶縁膜と、該絶縁膜よりも基板上方に形成される半導体膜と、該半導体膜よりも基板上方に形成されるソース電極およびドレイン電極と、を含む積層構造をしており、
    　ここで、前記ゲート電極の少なくとも一部が前記凹部内に埋設されるようにして形成されていることを特徴とする請求項１に記載の液晶パネル用アレイ基板。
  3. 　前記基板本体における少なくとも該基板本体上に配線されている前記ゲート線と前記ソース線とが交差する部位は、該交差部位に隣接する非交差部位よりも凹んだ凹部となるように形成されており、
    　前記ゲート線の少なくとも一部は、前記凹部内に埋設されるようにして形成されて、該凹部上で前記ゲート線と前記ソース線とが交差するように配線されていることを特徴とする請求項１又は２に記載の液晶パネル用アレイ基板。
  4. 　前記凹部は、前記基板本体上に配線されている前記ゲート線の下方に、該ゲート線に沿って連続的に形成されていることを特徴とする請求項３に記載の液晶パネル用アレイ基板。
  5. 　前記アレイ基板は、前記ソース線と交差する複数の補助容量線をさらに備えており、
    　前記基板本体における少なくとも該基板本体上に配線されている前記補助容量線と前記ソース線とが交差する部位は、該交差部位に隣接する非交差部位よりも凹んだ凹部となるように形成されており、
    　前記補助容量線の少なくとも一部は、前記凹部内に埋設されるようにして形成されて、該凹部上で前記補助容量線と前記ソース線とが交差するように配線されていることを特徴とする請求項１から４のいずれかに記載の液晶パネル用アレイ基板。
  6. 　前記凹部は、前記基板本体上に配線されている前記補助容量線の下方に、該補助容量線に沿って連続的に形成されていることを特徴とする請求項５に記載の液晶パネル用アレイ基板。
  7. 　請求項１から６のいずれかに記載の液晶パネル用アレイ基板を備える液晶パネル。
  8. 　請求項７に記載の液晶パネルを備える液晶表示装置。
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