WO2012077586A1 - 液晶表示パネル用アレイ基板 - Google Patents

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liquid crystal
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display panel
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亮 大上
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シャープ株式会社
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    • G02F1/133368—Cells having two substrates with different characteristics, e.g. different thickness or material

Definitions

  • the present invention relates to an array substrate for a liquid crystal display panel used for constructing a liquid crystal display panel.
  • Liquid crystal display devices having a liquid crystal display panel are widely used as image display devices (displays) such as televisions and personal computers.
  • a liquid crystal display panel includes a pair of glass substrates (that is, an array substrate and a color filter (CF) substrate) and a liquid crystal layer held between the pair of substrates, and between the array substrate and the CF substrate.
  • CF color filter
  • By selectively applying a voltage for each pixel, the liquid crystal molecules in the liquid crystal layer are controlled to display an image.
  • a plurality of gate lines (scanning line wirings) and source lines (signal line wirings) are formed orthogonal to each other on the array substrate.
  • a pixel having a thin film transistor (TFT) as a switching element is formed at each intersection with the line.
  • TFT thin film transistor
  • an array substrate (TFT array substrate) on which TFTs are formed is placed on a predetermined device stage and subjected to predetermined processing. For example, after placing the array substrate on the exposure stage and performing an exposure process, the processed array substrate is transported to the next step. At this time, since the roughness of the back surface of the array substrate made of a glass substrate is small, static electricity (peeling electrification) is generated in the array substrate when the array substrate placed on the apparatus stage is lifted and transported to the next process. There is a case.
  • Patent Document 1 describes a liquid crystal display panel provided with a protection circuit for countermeasures against problems caused by static electricity.
  • the present invention provides an array substrate for a liquid crystal display panel having the following configuration. That is, the array substrate of the present invention includes an array substrate main body and a wiring portion including a thin film transistor formed on one panel surface of the array substrate main body. A plurality of recesses recessed from the surface of the array substrate body are formed on the surface of the array substrate body opposite to the surface of the panel on which the wiring portion is formed.
  • An array substrate for a liquid crystal display panel has a plurality of recesses on a panel surface opposite to a surface on which a wiring portion including a thin film transistor (TFT) of an array substrate body (typically a glass substrate) is formed. Is artificially formed. According to such a configuration, a plurality of recesses are formed on the surface opposite to the surface on which the wiring portion of the array substrate body is formed (the surface on the back side of the array substrate body) (typically in a predetermined pattern). Therefore, the surface roughness (surface roughness) of the back surface of the array substrate body is improved.
  • TFT thin film transistor
  • the array substrate including the array substrate body in which the concave portion is formed is directly placed on the predetermined stage and subjected to the predetermined processing, when the substrate is lifted from the stage and conveyed, the space between the stage and the array substrate is reduced. It is possible to prevent the occurrence of peeling due to static electricity by suppressing the occurrence of peeling electrification.
  • the plurality of recesses are formed at positions corresponding to portions where the thin film transistors (TFTs) are formed.
  • TFTs thin film transistors
  • each concave portion is formed at a position corresponding to the portion where the TFT is formed on the back surface of the array substrate body (that is, below the TFT forming portion). Occurrence can be suppressed.
  • the wiring section includes a plurality of gate lines and a plurality of source lines intersecting the gate lines.
  • the plurality of recesses are regularly formed along the gate lines and the source lines at positions corresponding to portions where the gate lines and the source lines are formed.
  • each concave portion is defined at a position corresponding to a portion where the source line and the gate line are formed on the back surface of the array substrate body (that is, a position corresponding to the black matrix forming portion of the color filter substrate). Therefore, the surface roughness of the back surface of the array substrate main body is further improved, and the occurrence of peeling charge on the array substrate can be more effectively suppressed.
  • the concave portion is formed below the gate line and the source line, it is possible to suppress image display defects (for example, display unevenness and the like) based on a change in optical characteristics that may occur due to the concave portion formation.
  • the plurality of recesses are filled with an antistatic agent. According to such a configuration, generation of static electricity in the array substrate can be more effectively prevented.
  • a liquid crystal display panel including any one of the array substrates for liquid crystal panels disclosed herein. Since the liquid crystal display panel includes the array substrate, the liquid crystal display panel can be an array substrate excellent in quality in which occurrence of defects of TFTs is suppressed. In addition, according to the present invention, a liquid crystal display device including such a liquid crystal display panel is provided.
  • FIG. 1 is an exploded perspective view schematically showing the structure of a liquid crystal display device according to an embodiment of the present invention.
  • FIG. 2 is a partial cross-sectional view schematically showing the structure of the liquid crystal display panel according to one embodiment of the present invention.
  • FIG. 3 is a partial plan view showing a pixel region of the array substrate of the liquid crystal display panel according to the embodiment of the present invention.
  • FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. 3, and is a cross-sectional view showing the structure of the array substrate.
  • FIG. 5A is a cross-sectional view schematically showing a state in which a resist film is formed at a predetermined position on the array substrate main body constituting the array substrate in the array substrate according to the embodiment of the present invention.
  • FIG. 5A is a cross-sectional view schematically showing a state in which a resist film is formed at a predetermined position on the array substrate main body constituting the array substrate in the array substrate according to the embodiment of the present
  • FIG. 5B is a cross-sectional view schematically showing a state in which the array substrate body is patterned after the etching process.
  • FIG. 5C is a cross-sectional view schematically showing the array substrate main body after the resist film is peeled off.
  • FIG. 5D is a cross-sectional view schematically showing the structure of the array substrate according to the embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing the structure of an array substrate according to another embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing the structure of an array substrate according to another embodiment of the present invention.
  • a liquid crystal display panel 10 including a liquid crystal display panel array substrate 20 according to a preferred embodiment (first embodiment) of the present invention, and the liquid crystal display panel 10 are provided.
  • An active matrix type (TFT type) liquid crystal display device 100 will be described.
  • TFT type active matrix type liquid crystal display device 100
  • symbol is attached
  • the dimensional relationship (length, width, thickness, etc.) in each drawing does not necessarily accurately reflect the actual dimensional relationship.
  • front side or “front side” means a side facing the viewer (viewer) in the liquid crystal display device 100 (that is, the liquid crystal display panel 10 side), and “back side” or “back side”.
  • side of the liquid crystal display device 100 does not face the viewer (that is, the backlight device 80 side).
  • the liquid crystal display device 100 includes a liquid crystal display panel 10 and a backlight device 80 that is an external light source disposed on the back side of the liquid crystal display panel 10.
  • the liquid crystal display panel 10 and the backlight device 80 are integrally held by being assembled by a bezel (frame body) 90 or the like.
  • the liquid crystal display panel 10 generally has a rectangular shape as a whole, and has a display area 10 ⁇ / b> A that is an area where a pixel is formed at the center and displays an image. Yes. Further, as shown in FIG. 2, the liquid crystal display panel 10 has a sandwich structure composed of a pair of transparent glass substrates 20 and 30 facing each other and a liquid crystal layer 12 sealed therebetween. . Of the pair of substrates 20 and 30, the front side is the color filter substrate (CF substrate) 30, and the back side is the array substrate (TFT array substrate) 20. A sealing material (not shown) is provided on the periphery of the CF substrate 30 and the array substrate 20 so as to surround the display area described above, and seals the liquid crystal layer 12.
  • CF substrate color filter substrate
  • TFT array substrate array substrate
  • the liquid crystal layer 12 is made of a liquid crystal material containing liquid crystal molecules.
  • a liquid crystal material containing liquid crystal molecules.
  • the alignment of liquid crystal molecules is manipulated with the application of an electric field between the array substrate 20 and the CF substrate 30, and the optical characteristics change.
  • a plurality of spacers (not shown) formed in a spherical or cylindrical shape from an elastically deformable resin material are dispersedly arranged. Yes. With such a spacer, the gap between the substrates 20 and 30 is held by the sealing material and the spacer described above, and the liquid crystal layer 12 is maintained at a constant thickness.
  • polarizing plates 29 and 39 are attached to the surfaces (outside) of the substrates 20 and 30 that do not face each other.
  • auxiliary capacitance lines also referred to as storage capacitance lines or Cs lines
  • Cs lines storage capacitance lines
  • a pixel electrode 40 and a thin film transistor (hereinafter sometimes simply referred to as “TFT”) 50 as a switching element are formed.
  • TFT thin film transistor
  • the surface 23 on the opposite side of the front panel surface 22 of the array substrate body 21 on which the TFT 50 is formed that is, the surface on the back side of the array substrate body 21.
  • a plurality of concave portions 25 that are recessed from the panel surface 23 on the back side of the array substrate body 21 are artificially formed.
  • the recess 25 according to the present embodiment has a rectangular cross-sectional shape.
  • the recess 25 can be formed at any position without any particular limitation as long as it is the panel surface 23 on the back side of the array substrate body 21, but the position corresponding to the portion where the pixel electrode 40 is formed (that is, the pixel electrode 40 Is preferably formed at a position excluding (for example, a position corresponding to the position where the black matrix 33 is formed on the color filter substrate 30).
  • the recess 25 according to the present embodiment is formed at a position corresponding to a portion where the TFT 50 is formed (that is, below the TFT 50). Further, as shown in FIGS.
  • the surface 23 of the array substrate body 21 opposite to the front panel surface 22 of the array substrate body 21 on which the gate lines 42 and the source lines 44 are formed is provided on the surface of the array substrate body 21.
  • the concave portions 25 and the concave portions 27 that are more recessed are regularly (eg, continuously or intermittently) formed in a predetermined pattern along the gate lines 42 and the source lines 44.
  • the recess 25 and the recess 27 are continuously formed along the gate line 42 and the source line 44.
  • the shape (dent shape) of the recessed parts 25 and 27 is not specifically limited.
  • the cross-sectional shape as described above is not limited to a rectangular shape, and may be a trapezoidal shape or a semicircular shape.
  • the TFT 50 is formed on the gate line 42 (specifically, on the gate line 42 in the vicinity of the intersection with the source line 44) in order to increase the aperture ratio of the pixel. ing.
  • the TFT 50 has an inverted stagger structure, and is formed (laminated) on the gate electrode 51 formed on the surface 22 of the array substrate body 21 and on the gate electrode 51.
  • the gate electrode 51 is connected to the gate line 42 (see FIG.
  • the source electrode 54 is connected to the source line 44 (see FIG. 3) to form a wiring portion.
  • the TFT 50 is covered with an interlayer insulating film (interlayer insulating layer) 56 made of an insulating material.
  • a contact hole 41 is formed in the interlayer insulating film 56, and the drain electrode 55 of the TFT 50 and the pixel electrode 40 are electrically connected via the contact hole 41.
  • the pixel electrode 40 is typically made of ITO (indium tin oxide), which is a transparent conductive material.
  • An alignment film 57 made of polyimide or the like is formed on the surface of the pixel electrode 40 so as to cover the pixel electrode 40.
  • the surface of the alignment film 57 (that is, the surface in contact with the liquid crystal layer 12) is subjected to alignment treatment (for example, rubbing treatment, photo-alignment treatment, etc.) in order to determine the alignment of liquid crystal molecules when no voltage is applied. ing.
  • alignment treatment for example, rubbing treatment, photo-alignment treatment, etc.
  • a voltage corresponding to an image is supplied to these pixel electrodes 40 through the gate line 42, the source line 44, and the TFT 50 at a predetermined timing.
  • an auxiliary capacitance electrode (also referred to as a storage capacitance electrode or a Cs electrode) 47 is formed in each lattice region.
  • the auxiliary capacitance electrode 47 is electrically connected to the auxiliary capacitance line 46.
  • a part of the pixel electrode 40 and the auxiliary capacitance electrode 47 constitute an auxiliary capacitance that maintains a voltage applied to the pixel 40.
  • the gate line 42 and the source line 44 are typically an external drive circuit 95 including a driver IC provided around the liquid crystal display panel 10, and can supply an image signal or the like.
  • the external drive circuit 95 is connected.
  • the pixels of the array substrate 20 are arranged in the display region 10A.
  • the color filter 34 is partitioned to form a black matrix (light-shielding film) 33 for the purpose of improving contrast and preventing color mixing of each color by preventing light leakage between the sub-pixels.
  • the black matrix 33 and the color filter 34 are covered with an insulating film (planarizing film) 36 made of, for example, an insulating resin material, and a counter electrode (common electrode) 37 made of ITO is formed on the surface of the insulating film 36. Is formed.
  • An alignment film 38 is formed on the surface of the counter electrode 37 (on the liquid crystal layer 12 side). Similar to the alignment film 57, the surface of the alignment film 38 is subjected to alignment treatment.
  • a bezel 90 is attached to the front side of the liquid crystal display panel 10 as shown in FIG.
  • a frame 92 is mounted on the back side of the liquid crystal display panel 10.
  • the bezel 90 and the frame 92 are fixed to each other with the liquid crystal display panel 10 interposed therebetween. Further, the frame 92 has an opening corresponding to the display area 10 ⁇ / b> A in the central portion of the liquid crystal display panel 10.
  • a backlight device 80 is mounted on the back side of the liquid crystal display panel 10 (the back side of the bezel 90).
  • the backlight device 80 accommodates, for example, a plurality of point light sources (typically LEDs) 82, a light guide plate 86 that converts light from the light sources 82 into planar light, and these. And a chassis 88.
  • the light source 82 is disposed on the wiring board 84 and is covered with a reflector (reflection film) (not shown) so that the light from the light source 82 is efficiently incident on the light guide plate 86.
  • the chassis 88 has a box shape opened toward the front side, and a reflection sheet for efficiently reflecting the light of the light source 82 to the viewer side between the light guide plate 86 and the chassis 88. 89 is arranged.
  • a plurality of sheet-like optical sheets 87 are laminated on the front side of the light guide plate 86 so as to cover the light guide plate 86.
  • the configuration of the optical sheet 78 includes, for example, a diffusion plate, a diffusion sheet, a lens sheet, and a brightness enhancement sheet in order from the backlight device 80 side, but is not limited to this combination and order. Further, the optical sheet 87 is held between the chassis 88 and the frame 92. Further, on the back side of the chassis 74, an inverter circuit board (not shown) for mounting an inverter circuit and an inverter transformer (not shown) as a booster circuit for supplying power to each light source 82 are provided. Since it does not characterize, explanation is omitted.
  • an array substrate body 21 made of glass cut out from mother glass is prepared.
  • a resist film 70 made of an ultraviolet photosensitive resin is applied on the front panel surface 22 of the array substrate body 21 (resist application process).
  • the resist film (for example, positive resist film 70) is cured by pre-baking (pre-drying) (pre-baking step).
  • a resist film 72 is applied on the panel surface 23 on the back side of the array substrate main body 21, and the resist film 72 is cured in the same manner as described above.
  • a patterned mask is placed on the cured resist film 72, and exposure is performed by irradiating ultraviolet rays (for example, i-line having a wavelength of 365 nm) of a predetermined wavelength from above the mask (exposure process).
  • the exposed array substrate body 21 is immersed in a developer, and then rinsed with pure water to dissolve and remove the exposed portion of the resist film 72 (development process). Thereafter, post-baking is performed (post-baking step).
  • a resist film 72 an unexposed portion of the positive resist film to which the pattern of the mask is transferred is formed on the array substrate body 21.
  • an etching process is performed to form a recess 25 having a predetermined depth in a predetermined portion of the array substrate body 21 where the resist film 72 is not formed (etching step).
  • etching treatment include dry etching and wet etching.
  • dry etching using gas radicals generated by plasma can be preferably used.
  • the depth of the recess 25 is set by appropriately adjusting the etching process conditions (for example, the etching rate).
  • An appropriate depth of the recess 25 is 400 nm to 1 ⁇ m.
  • the resist film 72 and the resist film 70 are peeled off from the array substrate body 21 by, for example, oxygen gas plasma (resist peeling process).
  • a plurality of recesses 25 are formed on the panel surface 23 on the back side of the array substrate body 21.
  • the array substrate body 21 is made of titanium (Ti) and aluminum (Al) constituting the gate electrode 51 (gate line 42) and the auxiliary capacitance electrode 47 (auxiliary capacitance line 46).
  • a multilayer conductor film is deposited (evaporated) by sputtering (film formation step).
  • a resist is applied on the laminated multi-layered conductor film in a resist coating step, and patterned through a series of steps of pre-baking, exposure, development, post-baking, etching, and resist stripping, and the array substrate body 21
  • a gate electrode 51 (gate line 42) and an auxiliary capacitance electrode 47 (auxiliary capacitance line 46) having a predetermined pattern are formed thereon.
  • a gate insulating film (insulating layer) 52 is formed on the gate electrode 51 and the auxiliary capacitance electrode 47.
  • the gate insulating film 52 is formed by, for example, plasma CVD from SiNx, SiOx or the like.
  • a semiconductor film (semiconductor layer) 53 is formed on the gate insulating film 52 above the gate electrode 51.
  • a gate insulating film 52 made of SiNx or the like, a semiconductor film 53 having a two-layer structure of an ⁇ -Si layer and an n + ⁇ -Si layer, and channel protection that can be interposed between the layers of the semiconductor film 53 having the two-layer structure Four film layers can be successively stacked by plasma CVD.
  • a resist is coated on the laminated semiconductor film 53 in a resist coating process, and a patterned semiconductor film 53 is formed through a series of steps of pre-baking, exposure, development, post-baking, etching, and resist stripping. To do.
  • the source line 44 and the two-layer structure (the lower layer is titanium and the upper layer is aluminum) which becomes the source electrode 54 and the drain electrode 55 on the semiconductor film 53.
  • a conductor film is formed. Note that, in the etching step, a portion (channel) sandwiched between the source electrode 54 and the drain electrode 55 is a channel protection formed between the semiconductor film 53 (strictly, an ⁇ -Si layer and an n + ⁇ -Si layer). Etching is preferably performed to such an extent that the surface layer of the film is exposed.
  • An interlayer insulating film (interlayer insulating film) made of SiNx by plasma CVD is applied to the source electrode 54, the drain electrode 55, and the semiconductor film 53 appearing in the channel between the electrodes 54, 55 formed as described above.
  • Layer) 56 is formed to form the TFT 50.
  • Contact holes 41 are formed in the interlayer insulating film 56.
  • a transparent conductive film made of ITO is formed on the interlayer insulating film 56 by sputtering, and is patterned so as to function as the pixel electrode 40, thereby forming a pixel region having a predetermined pattern. At this time, the pixel electrode 40 is formed so as to be electrically connected to the drain electrode 55 through the contact hole 41.
  • an alignment film constituent material is applied onto the interlayer insulating film 56 and the pixel electrode 40 by, for example, an ink jet method, and then alignment processing (for example, rubbing processing, photo-alignment processing, etc.) for controlling the alignment of liquid crystal molecules is performed.
  • alignment processing for example, rubbing processing, photo-alignment processing, etc.
  • the array substrate 20 is manufactured as described above.
  • a recess 25 that is recessed from the surface of the array substrate body 21 is formed below the TFT 50 and on the panel surface 23 on the back side of the array substrate body 21.
  • the gate lines 42 are regularly formed (continuously in this embodiment), and the recesses 27 are regularly formed along the source lines 44 (continuously in this embodiment). For this reason, the surface roughness of the panel surface 23 on the back side of the array substrate body 21 is improved. Therefore, when the array substrate 20 according to this embodiment is lifted from the stage and transported after performing a predetermined process in the manufacturing process of the liquid crystal display panel, it is effective to generate peeling electrification between the stage and the array substrate 20. Therefore, it is possible to prevent the TFT 50 formed on the array substrate 20 from being troubled due to peeling charge (static electricity).
  • FIG. 6 is a cross-sectional view schematically showing the structure of the array substrate 120 according to this embodiment.
  • the panel surface 123 on the back side of the array substrate body 121 on which the source line 144 is formed has a recess 127 that is recessed from the panel surface 123 on the back side of the array substrate body 121.
  • a plurality are formed below.
  • the recess 127 a position where the resin material 130 containing the antistatic agent slightly recedes from the back panel surface 123 of the array substrate body (the back panel surface 123 and the antistatic agent filled in the recess 127 is placed. To the extent that it does not become flush with the surface of the resin material it contains.
  • the antistatic agent according to this embodiment is not particularly limited, and examples thereof include anionic antistatic agents such as alkyl sulfates, cationic antistatic agents such as quaternary ammonium salts, and nonionic antistatic agents such as ethanolamides. Agents, polymer antistatic agents such as polyacrylic acid, conductive metal powders, carbon nanotubes and the like.
  • the resin material 130 is not particularly limited as long as it is a translucent resin material, and examples thereof include those made of polyester resin, acrylic resin, urethane resin, and the like.
  • the array substrate 120 having such a configuration includes an antistatic agent, so that the antistatic property of the array substrate 120 is improved.
  • the recesses may be formed regularly (for example, continuously or intermittently) on the panel surface 123 on the back side of the array substrate body 121 and below the gate lines and the gate electrodes. Further, the resin material 130 may be filled in the recess 127 so that the panel surface 123 on the back side and the surface of the resin material 130 containing the antistatic agent filled in the recess 127 are flush with each other.
  • FIG. 7 is a cross-sectional view schematically showing the structure of the array substrate 220 according to the present embodiment.
  • the panel surface 223 on the back side of the array substrate body 221 on which the TFTs 50 are formed is recessed more than the panel surface 223 on the back side of the array substrate body 221.
  • a plurality of concave portions 230 are regularly formed below the auxiliary capacitance electrode 47 (auxiliary capacitance line 46). For this reason, the surface roughness of the panel surface 223 on the back side of the array substrate body 221 is further improved.
  • auxiliary capacitance electrode 47 auxiliary capacitance electrode 46
  • the array substrate main body is not limited to glass but may be a substrate made of another material (synthetic resin or the like).
  • the present invention since a plurality of recesses are formed on the surface on the back side of the array substrate, it is possible to prevent the occurrence of peeling electrification when the array substrate is transported from the stage in the construction process of the liquid crystal display panel.

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Abstract

アレイ基板２０は、アレイ基板本体２１と、アレイ基板本体の一方のパネル表面２２に形成された薄膜トランジスタ５０を含む配線部５１（４２）とを備えている。アレイ基板本体において配線部が形成されているパネル表面２２の反対側の表面２３には、該アレイ基板本体の表面よりも凹んだ凹部２５が複数形成されている。

Description

液晶表示パネル用アレイ基板
　本発明は、液晶表示パネルを構築するのに用いられる液晶表示パネル用アレイ基板に関する。
　なお、本出願は２０１０年１２月１０日に出願された日本国特許出願２０１０－２７６０２６号に基づく優先権を主張しており、その出願の全内容は本明細書中に参照として組み入れられている。
　テレビ、パソコン等の画像表示装置（ディスプレイ）として、液晶表示パネルを備えた液晶表示装置が広く用いられている。かかる液晶表示パネルは、一対のガラス基板（即ちアレイ基板及びカラーフィルタ（ＣＦ）基板）と、該一対の基板間に保持された液晶層とを備えており、アレイ基板とＣＦ基板との間に画素毎に選択的に電圧を印加することで液晶層中の液晶分子が制御されて画像の表示が行われる。ここで、例えば、アクティブマトリクス型の液晶表示パネルでは、アレイ基板に、複数のゲート線（走査線配線）とソース線（信号線配線）とが互いに直交して形成されており、ゲート線とソース線との各交点にスイッチング素子としての薄膜トランジスタ（ＴＦＴ）を備える画素が形成されている。
　ところで、液晶表示パネルの組み立て工程の際には、ＴＦＴが形成されたアレイ基板（ＴＦＴアレイ基板）を所定の装置ステージ上に載置して所定の処理を施している。例えば、露光ステージ上にアレイ基板を載置して露光処理を施した後に該処理後のアレイ基板を次の工程へと搬送する。このとき、ガラス基板からなるアレイ基板の裏面の粗度が小さいため、装置ステージ上に載置したアレイ基板を持ち上げて次の工程に搬送する際に該アレイ基板に静電気（剥離帯電）が発生する場合がある。このため、かかる帯電した静電気によってアレイ基板に形成されたＴＦＴにＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ；静電気放電）等の不具合が発生する虞があり、製造歩留まりの低下の要因となる。このような問題に対応すべく、従来技術として、特許文献１が挙げられる。特許文献１には、静電気による不具合の対策のための保護回路を備えた液晶表示パネルが記載されている。
日本国特許出願公開２００５－２７５００４号公報
　しかしながら、上記のような従来技術は、アレイ基板自体に静電気が発生した場合にアレイ基板上に形成されたＴＦＴ基板を該静電気から保護することを目的としており、アレイ基板における静電気の発生を防止することを目的とした技術ではない。
　そこで、本発明は、上述した従来の課題を解決すべく創出されたものであり、その目的は、液晶表示パネルを構築する際のアレイ基板自体に発生し得る静電気を低減させて、該静電気による不具合の発生を防止し得る構造の液晶パネル用のアレイ基板を提供することである。また、他の目的は、上記液晶パネル用アレイ基板を備える液晶パネル及び該パネルを備える液晶表示装置を提供することである。
　上記目的を実現すべく、本発明により、以下の構成の液晶表示パネル用のアレイ基板が提供される。即ち、本発明のアレイ基板は、アレイ基板本体と、上記アレイ基板本体の一方のパネル表面に形成された薄膜トランジスタを含む配線部と、を備えている。上記アレイ基板本体において上記配線部が形成されているパネル表面の反対側の表面には、該アレイ基板本体の表面よりも凹んだ凹部が複数形成されていることを特徴とする。
　本発明によって提供される液晶表示パネル用のアレイ基板は、アレイ基板本体（典型的にはガラス基板）の薄膜トランジスタ（ＴＦＴ）を含む配線部が形成された面の反対側のパネル表面に複数の凹部が人為的に形成されている。
　かかる構成によると、アレイ基板本体の配線部が形成された面の反対側の面（アレイ基板本体の裏側の面）に複数の凹部が形成されている（典型的には、所定のパターンで規則的に形成されている。）ため、アレイ基板本体の裏側の面の表面粗度（表面粗さ）が向上する。従って、上記凹部が形成されたアレイ基板本体を備えるアレイ基板を所定のステージ上に直接載置して所定の処理を施した後、ステージから持ち上げて搬送する際に、ステージとアレイ基板との間での剥離帯電の発生を抑制して静電気による不具合の発生を防止することができる。
　ここで開示されるアレイ基板の一つの好ましい態様では、上記複数の凹部は、上記薄膜トランジスタ（ＴＦＴ）が形成された部分に対応する位置に形成されていることを特徴とする。
　かかる構成によると、アレイ基板本体の裏側の面であってＴＦＴが形成された部分に対応する位置（即ちＴＦＴ形成部分の下方）に各凹部が形成されているため、ＴＦＴ形成部分における剥離帯電の発生を抑制することができる。
　ここで開示されるアレイ基板の他の一つの好ましい態様では、上記配線部は、複数のゲート線と該ゲート線に交差する複数のソース線とを含んでいる。そして、上記複数の凹部は、上記ゲート線及び上記ソース線が形成された部分に対応する位置に、該ゲート線及び該ソース線に沿って規則的に形成されていることを特徴とする。
　かかる構成によると、アレイ基板本体の裏側の面であってソース線及びゲート線が形成された部分に対応する位置（即ちカラーフィルタ基板のブラックマトリックスの形成部分に対応する位置）に各凹部が規則的（例えば連続的又は断続的）に形成されているため、アレイ基板本体の裏側の面の表面粗度がさらに向上しアレイ基板における剥離帯電の発生をより効果的に抑制することができる。また、凹部がゲート線及びソース線の下方に形成されているため、凹部形成によって生じ得る光学特性の変化に基づく画像表示の不具合（例えば、表示ムラ等）を抑制することができる。
　ここで開示されるアレイ基板の他の一つの好ましい態様では、上記複数の凹部には、帯電防止剤が充填されていることを特徴とする。
　かかる構成によると、アレイ基板における静電気の発生をより効果的に防止し得る。
　また、本発明によると、ここで開示されるいずれかの液晶パネル用アレイ基板を備える液晶表示パネルが提供される。かかる液晶表示パネルは、上記アレイ基板を備えていることから、ＴＦＴの不具合の発生が抑制された品質に優れるアレイ基板となり得る。また、本発明によると、このような液晶表示パネルを備える液晶表示装置が提供される。
図１は、本発明の一実施形態に係る液晶表示装置の構造を模式的に示す分解斜視図である。 図２は、本発明の一実施形態に係る液晶表示パネルの構造を模式的に示す部分断面図である。 図３は、本発明の一実施形態に係る液晶表示パネルのアレイ基板の画素領域を示す部分平面図である。 図４は、図３中のＩＶ－ＩＶ線に沿う断面図であって、アレイ基板の構造を示す断面図である。 図５Ａは、本発明の一実施形態に係るアレイ基板において、アレイ基板を構成するアレイ基板本体の上にレジスト膜が所定位置に形成された状態を模式的に示す断面図である。 図５Ｂは、エッチング処理後にアレイ基板本体がパターン形成された状態を模式的に示す断面図である。 図５Ｃは、レジスト膜剥離後のアレイ基板本体を模式的に示す断面図である。 図５Ｄは、本発明の一実施形態に係るアレイ基板の構造を模式的に示す断面図である。 図６は、本発明の他の一実施形態に係るアレイ基板の構造を示す断面図である。 図７は、本発明の他の一実施形態に係るアレイ基板の構造を示す断面図である。
　以下、図面を参照しながら、本発明の好適な実施形態を説明する。なお、本明細書において特に言及している事項以外の事柄であって本発明の実施に必要な事項は、当該分野における従来技術に基づく当業者の設計事項として把握され得る。本発明は、本明細書及び図面によって開示されている内容と当該分野における技術常識とに基づいて実施することができる。
　以下、図１から図４を参照しながら、本発明の好ましい一実施形態（第１実施形態）に係る液晶表示パネル用アレイ基板２０を備える液晶表示パネル１０、及び該液晶表示パネル１０を備えたアクティブマトリクス方式（ＴＦＴ型）の液晶表示装置１００について説明する。
　なお、以下の図面において、同じ作用を奏する部材、部位には同じ符号を付し、重複する説明は省略又は簡略化することがある。また、各図における寸法関係（長さ、幅、厚さ等）は、必ずしも実際の寸法関係を正確に反映するものではない。また、以下の説明において、「前面」又は「表側」とは液晶表示装置１００における観視者（視聴者）に面する側（即ち液晶表示パネル１０側）をいい、「背面」又は「裏側」とは液晶表示装置１００における観視者に面しない側（即ちバックライト装置８０側）を言うこととする。
　まず、液晶表示装置１００の全体構成について説明する。図１に示すように、液晶表示装置１００は、液晶表示パネル１０と該液晶表示パネル１０の背面側に配置された外部光源であるバックライト装置８０とを備えている。液晶表示パネル１０とバックライト装置８０とは、ベゼル（枠体）９０等により組み付けられることで一体的に保持されている。
　図１に示すように、液晶表示パネル１０は、概して、全体として矩形の形状を有しており、その中央に画素が形成されている領域であって画像を表示する表示領域１０Ａを有している。また、図２に示すように、液晶表示パネル１０は、互いに対向する一対の透明性のガラス基板２０，３０と、その間に封入される液晶層１２とから構成されるサンドイッチ構造を有している。上記一対の基板２０，３０のうち、表側がカラーフィルタ基板（ＣＦ基板）３０であり、裏側がアレイ基板（ＴＦＴアレイ基板）２０である。かかるＣＦ基板３０及びアレイ基板２０の周縁部には、上述した表示領域の周囲を囲むようにシール材（図示せず）が設けられており、上記液晶層１２を封止している。液晶層１２は、液晶分子を含む液晶材料から構成される。かかる液晶材料は、アレイ基板２０とＣＦ基板３０との間の電界印加に伴って液晶分子の配向が操作され光学特性が変化する。
　上記アレイ基板２０及びＣＦ基板３０との間隙（ギャップ）には、弾性変形可能な樹脂材料から球形又は円柱形状に形成された複数個のスペーサ（図示せず）が挟まれるように分散配置されている。かかるスペーサにより、基板２０，３０の間隙は、上述したシール材及びスペーサによって保持され、液晶層１２が一定の厚みに維持されている。
　また、両基板２０，３０における互いに対向しない側（外側）の面には、それぞれ偏光板２９，３９が貼り付けられている。
　図３に示すように、ここで開示される液晶表示パネル１０において、アレイ基板２０を構成するガラス製のアレイ基板本体２１の表側のパネル表面（液晶層１２に臨む側）２２には、表示させるための画素（画素電極４０）が配列しており、各画素を駆動するための複数の配線部であるゲート線（走査線配線）４２及びソース線（信号線配線）４４が格子状のパターンをなすように形成されている。また、アレイ基板本体２１の表側のパネル表面２２には、ゲート線４２と平行な状態で独立配線された配線部である補助容量線（蓄積容量線、Ｃｓラインともいう。）４６が別途設けられている。
　かかるゲート線４２及びソース線４４に囲まれた各格子領域には、画素電極４０及びスイッチング素子である薄膜トランジスタ（以下、単に「ＴＦＴ」ということもある。）５０が形成されている。
　図２に示すように、上記ＴＦＴ５０が形成されているアレイ基板本体２１の表側のパネル表面２２の反対側の表面２３（即ちアレイ基板本体２１の裏側の面。以下、単に「裏側のパネル表面２３」ということもある。）には、該アレイ基板本体２１の裏側のパネル表面２３よりも凹んだ凹部２５が人為的に複数形成されている。本実施形態に係る凹部２５は、図２に示すように横断面形状が長方形の形状に形成されている。かかる凹部２５は、アレイ基板本体２１の裏側のパネル表面２３であれば特に制限なく任意の位置に形成することができるが、画素電極４０が形成された部分に対応する位置（即ち、画素電極４０の下方）を除く位置（例えば、カラーフィルタ基板３０のブラックマトリクス３３形成位置に対応する位置）に形成することが好ましい。本実施形態に係る凹部２５は、図２に示すように、ＴＦＴ５０が形成された部分に対応する位置（即ちＴＦＴ５０の下方）に形成されている。さらに、図３及び図４に示すように、ゲート線４２及びソース線４４が形成されているアレイ基板本体２１の表側のパネル表面２２の反対側の表面２３には、該アレイ基板本体２１の表面よりも凹んだ凹部２５及び凹部２７が上記ゲート線４２及びソース線４４に沿って所定のパターンで規則的（例えば連続的又は断続的）に形成されている。本実施形態では、凹部２５及び凹部２７が上記ゲート線４２及びソース線４４に沿って連続的に形成されている。
　なお、凹部２５，２７の形状（凹み形状）は、特に限定されない。例えば、上述のような横断面形状が長方形の形状に限られず、台形状又は半円状等であってもよい。
　本実施形態に係るＴＦＴ５０は、図３に示すように、画素の開口率を大きくするためにゲート線４２上（詳細にはソース線４４との交差部位の近傍におけるゲート線４２上）に形成されている。ＴＦＴ５０は、図２に示されるように、逆スタガ構造を有しており、アレイ基板本体２１の表面２２上に形成されたゲート電極５１と、該ゲート電極５１の上方に形成（積層）されたゲート絶縁膜（絶縁層）５２と、該ゲート絶縁膜５２の上方に形成された半導体膜（半導体層）５３と、該半導体膜５３の上方に形成されたソース電極５４及びドレイン電極５５とを含む積層構造を有している。ゲート電極５１はゲート線４２（図３参照）に、ソース電極５４はソース線４４（図３参照）にそれぞれ接続しており配線部を形成している。
　さらに、ＴＦＴ５０は、図２に示すように、絶縁材料からなる層間絶縁膜（層間絶縁層）５６によって覆われている。該層間絶縁膜５６には、コンタクトホール４１が形成されており、コンタクトホール４１を介してＴＦＴ５０のドレイン電極５５と画素電極４０とが電気的に接続している。画素電極４０は、典型的には透明な導電材料であるＩＴＯ（インジウム酸化スズ）から形成されている。画素電極４０の表面には該画素電極４０を覆うようにポリイミド等からなる配向膜５７が形成されている。この配向膜５７の表面（即ち液晶層１２に接する面）には、電圧を印加していないときの液晶分子の配向を決定するために配向処理（例えばラビング処理、光配向処理等）が施されている。これらの画素電極４０には、画像に応じた電圧が上記ゲート線４２、ソース線４４及びＴＦＴ５０を介して所定のタイミングで供給される。
　また、各格子領域には、図２に示すように、補助容量電極（蓄積容量電極、Ｃｓ電極ともいう。）４７が形成されている。該補助容量電極４７は、補助容量線４６と電気的に接続している。画素電極４０の一部と補助容量電極４７とは、画素４０に印加された電圧を維持する補助容量を構成している。
　上記ゲート線４２及びソース線４４は、図１に示されるように、典型的には液晶表示パネル１０の周辺に設けられたドライバＩＣを含む外部駆動回路９５あって、画像信号等を供給可能な外部駆動回路９５に接続されている。
　一方、図２に示すように、ＣＦ基板３０の基板本体（ガラス基板）３１の表側のパネル表面（液晶層１２に臨む側）３２には、上記表示領域１０Ａ内において、上記アレイ基板２０の画素領域（画素電極４０）に対向する位置に、サブ画素であるＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）のいずれか１つのカラーフィルタ３４が形成されており、これらのカラーフィルタ３４を区画して、サブ画素間からの光漏れを防いでコントラストの向上と各色の混色防止を目的としたブラックマトリクス（遮光膜）３３が形成されている。ブラックマトリクス３３及びカラーフィルタ３４は、例えば絶縁性の樹脂材料からなる絶縁膜（平坦化膜）３６によって覆われており、該絶縁膜３６の表面にはＩＴＯから成る対向電極（共通電極）３７が形成されている。また、対向電極３７のさらに表面（液晶層１２側）には配向膜３８が形成されている。この配向膜３８の表面にも上記配向膜５７と同様に配向処理が施されている。
　上記液晶表示パネル１０の表側には、図１に示すように、ベゼル９０が装着されている。また、液晶表示パネル１０の裏側には、フレーム９２が装着されている。そして、ベゼル９０及びフレーム９２は、液晶表示パネル１０を挟んだ状態で互いに固定される。さらに、フレーム９２は、液晶表示パネル１０の中央部分における表示領域１０Ａに相当する部分が開口している。液晶表示パネル１０の裏側（ベゼル９０の裏側）には、バックライト装置８０が装着されている。
　バックライト装置８０は、図１に示すように、例えば複数の点状光源（典型的にはＬＥＤ）８２と、該光源８２からの光を平面光に変換する導光板８６と、これらを収容するシャーシ８８とを備えている。光源８２は、配線基板８４上に配置されており、該光源８２からの光が効率良く導光板８６に入射するように図示しないリフレクタ（反射フィルム）に覆われている。シャーシ８８は、表側に向けて開口した箱型形状を有しており、導光板８６とシャーシ８８との間には、光源８２の光を効率的に観視者側に反射させるための反射シート８９が配置されている。
　また、導光板８６の表側には、複数のシート状の光学シート８７が積層されて該導光板８６を覆うように配置されている。光学シート７８の構成としては、例えば、バックライト装置８０側から順に、拡散板、拡散シート、レンズシート、および輝度上昇シートから構成されているが、この組合せおよび順序に限定されない。さらに、光学シート８７は、シャーシ８８及びフレーム９２によって挟んで保持されている。また、上記シャーシ７４の裏側には、インバータ回路を搭載するための図示しないインバータ回路基板と、各光源８２に電力を供給する昇圧回路としての図示しないインバータトランスが設けられているが、本発明を特徴付けるものではないため説明は省略する。
　次に、図５Ａから図５Ｄを参照しつつ、本実施形態に係る液晶表示パネル用アレイ基板２０の製造方法の好適な一例について説明する。
　まず、マザーガラスから切り出されたガラス製のアレイ基板本体２１を用意する。そして、アレイ基板本体２１の表側のパネル表面２２上に紫外線感光樹脂から成るレジスト膜７０を塗布する（レジスト塗布工程）。プリベーク（予備乾燥）により該レジスト膜（例えばポジレジスト膜７０）を硬化させる（プリベーク工程）。次いで、アレイ基板本体２１の裏側のパネル表面２３上にレジスト膜７２を塗布して上記と同様にして該レジスト膜７２を硬化させる。かかる硬化したレジスト膜７２上にパターニングされたマスクを載せて、該マスクの上から所定波長の紫外線（例えば波長３６５ｎｍのｉ線）を照射して露光する（露光工程）。かかる露光後のアレイ基板本体２１を現像液に浸漬し、その後純水リンスを行うことにより、レジスト膜７２の露光部分を溶解除去する（現像工程）。この後、ポストベークを実施する（ポストベーク工程）。これにより、図５Ａに示されるように、上記アレイ基板本体２１の上に上記マスクのパターンが転写されたレジスト膜７２（ポジレジスト膜の未露光部分）が形成される。
　次に、図５Ｂに示すように、エッチング処理を実施して、上記アレイ基板本体２１における上記レジスト膜７２が形成されていない所定の部分に所定の深さの凹部２５を形成する（エッチング工程）。かかるエッチング処理としては、ドライエッチング及びウェットエッチングが挙げられる。例えば、プラズマにより生じるガスラジカルを利用したドライエッチング等を好ましく用いることができる。ここで、凹部２５の深さは、上記エッチング処理条件（例えばエッチングレート）を適宜調整することにより設定される。凹部２５の深さとしては４００ｎｍ～１μｍが適当である。最後に、例えば、酸素ガスプラズマ等によって上記レジスト膜７２及びレジスト膜７０をアレイ基板本体２１から剥離する（レジスト剥離工程）。
　以上により、図５Ｃに示されるように、アレイ基板本体２１の裏側のパネル表面２３に凹部２５が複数形成される。
　次に、図５Ｄに示すように、アレイ基板本体２１上に、ゲート電極５１（ゲート線４２）及び補助容量電極４７（補助容量線４６）を構成するチタン（Ｔｉ）及びアルミニウム（Ａｌ）からなる多層の導体膜をスパッタリングにより堆積（蒸着）させる（膜形成工程）。そして、該積層された多層の導体膜上にレジスト塗布工程でレジストを塗布して、プリベーク、露光、現像、ポストベーク、エッチング、及びレジスト剥離の一連の工程を経てパターニングして、アレイ基板本体２１上に所定のパターンのゲート電極５１（ゲート線４２）及び補助容量電極４７（補助容量線４６）を形成する。
　上記ゲート電極５１及び補助容量電極４７の上に、ゲート絶縁膜（絶縁層）５２を形成する。ゲート絶縁膜５２は、例えばＳｉＮｘ、ＳｉＯｘ等からプラズマＣＶＤ法によって形成される。さらに、ゲート電極５１の上方であって該ゲート絶縁膜５２上に半導体膜（半導体層）５３を形成する。ここで、ＳｉＮｘ等から成るゲート絶縁膜５２と、α－Ｓｉ層及びｎ＋α－Ｓｉ層の二層構造の半導体膜５３と、該二層構造の半導体膜５３の各層の間に介在し得るチャネル保護膜層とは、プラズマＣＶＤにて四層続けて積層することができる。そして、該積層された半導体膜５３上に、レジスト塗布工程でレジストを塗布して、プリベーク、露光、現像、ポストベーク、エッチング、及びレジスト剥離の一連の工程を経てパターニングされた半導体膜５３を形成する。
　次いで、上記ゲート電極５１（ゲート線４２）と同様にして、ソース線４４と、上記半導体膜５３上にソース電極５４及びドレイン電極５５となる二層構造（下層はチタンであり、上層はアルミニウムである。）の導体膜を形成する。なお、エッチング工程において、上記ソース電極５４及びドレイン電極５５の間に挟まれる部位（チャネル）を上記半導体膜５３（厳密にはα－Ｓｉ層とｎ＋α－Ｓｉ層との間に形成されるチャネル保護膜の表層）が露出する程度までエッチングすることが好ましい。
　上記のようにして形成されたソース電極５４、ドレイン電極５５、さらには該電極５４，５５の間のチャネルにおいて現われている半導体膜５３に対して、プラズマＣＶＤでＳｉＮｘから成る層間絶縁膜（層間絶縁層）５６を形成してＴＦＴ５０を形成する。層間絶縁膜５６にコンタクトホール４１を形成する。さらに、該層間絶縁膜５６の上にＩＴＯから成る透明な導電膜をスパッタリングで形成し、画素電極４０として機能するようにパターニングし、所定のパターンの画素領域を形成する。このとき画素電極４０は、コンタクトホール４１を介してドレイン電極５５と電気的に接続するように形成される。
　次いで、例えばインクジェット方式により上記層間絶縁膜５６及び画素電極４０上に配向膜構成材料を塗布し、その後、液晶分子の配向を制御するための配向処理（例えばラビング処理、光配向処理等）を行って、配向膜５７を形成する。
　以上のようにして、アレイ基板２０を製造する。
　図４及び図５Ｄに示すように、本実施形態に係るアレイ基板２０においてアレイ基板本体２１の裏側のパネル表面２３には、該アレイ基板本体２１の表面よりも凹んだ凹部２５がＴＦＴ５０の下方及びゲート線４２に沿って規則的に（本実施形態では連続的に）形成されており、凹部２７がソース線４４に沿って規則的に（本実施形態では連続的に）形成されている。このため、アレイ基板本体２１の裏側のパネル表面２３の表面粗度が向上する。従って、液晶表示パネルの製造工程において所定の処理を施した後に本実施形態に係るアレイ基板２０をステージから持ち上げて搬送するとき、ステージとアレイ基板２０との間での剥離帯電の発生を効果的に防止することができるため、アレイ基板２０に形成されたＴＦＴ５０において剥離帯電（静電気）に基づく不具合の発生を防止することができる。
　次に、図６を参照しつつ第２の実施形態について説明する。図６は、本実施形態に係るアレイ基板１２０の構造を模式的に示す断面図である。
　図６に示すように、ソース線１４４が形成されているアレイ基板本体１２１の裏側のパネル表面１２３には、該アレイ基板本体１２１の裏側のパネル表面１２３よりも凹んだ凹部１２７がソース線１４４の下方に複数形成されている。さらに該凹部１２７内には、帯電防止剤を含む樹脂材料１３０がアレイ基板本体の裏側のパネル表面１２３から僅かに後退する位置（裏側のパネル表面１２３と、凹部１２７に充填された帯電防止剤を含む樹脂材料の表面とが面一とならない程度）まで充填されている。本実施形態に係る帯電防止剤としては、特に制限はなく、例えば、アルキル硫酸塩等のアニオン系帯電防止剤、第四アンモニウム塩等のカチオン系帯電防止剤、エタノールアミド類等のノニオン系帯電防止剤、ポリアクリル酸等の高分子系帯電防止剤、導電性を有する金属粉末、カーボンナノチューブ等が挙げられる。また、樹脂材料１３０としては、透光性の樹脂材料であれば特に制限されず、例えば、ポリエステル樹脂、アクリル樹脂、ウレタン樹脂等からなるものが挙げられる。
　かかる構成のアレイ基板１２０は、上記第１実施形態の場合と同様の効果に加えて、帯電防止剤を含んでいるためアレイ基板１２０における帯電防止性が向上される。
　なお、上記凹部は、アレイ基板本体１２１の裏側のパネル表面１２３であってゲート線及びゲート電極の下方に規則的に（例えば連続的又は断続的に）形成してもよい。また、裏側のパネル表面１２３と凹部１２７に充填された帯電防止剤を含む樹脂材料１３０の表面とが面一となるように該樹脂材料１３０を凹部１２７内に充填してもよい。
　次に、図７を参照しつつ第３の実施形態について説明する。図７は、本実施形態に係るアレイ基板２２０の構造を模式的に示す断面図である。
　図７に示すように、本実施形態に係るアレイ基板２２０には、ＴＦＴ５０が形成されているアレイ基板本体２２１の裏側のパネル表面２２３に、該アレイ基板本体２２１の裏側のパネル表面２２３よりも凹んだ凹部２３０が補助容量電極４７（補助容量線４６）の下方に規則的に複数形成されている。このため、アレイ基板本体２２１の裏側のパネル表面２２３の表面粗度がさらに向上する。なお、凹部２３０は、補助容量電極４７（補助容量電極４６）の下方に形成されているため、凹部２３０の形成によって生じ得る光学特性の変化に基づく画像表示の不具合（例えば、表示ムラ等）の発生を抑制することができる。
　以上、本発明の具体例を図面を参照しつつ詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
　例えば、アレイ基板本体はガラス製に限定されず他の材料（合成樹脂等）からなる基板であってもよい。
　本発明によると、アレイ基板の裏面側の表面に凹部が複数形成されているため、液晶表示パネルの構築工程において、アレイ基板をステージから搬送する際に剥離帯電の発生を防止することができる。
１０　液晶表示パネル
１０Ａ　表示領域
１２　液晶層
２０　アレイ基板
２１　アレイ基板本体
２２　表側のパネル表面
２３　裏側のパネル表面
２５　凹部
２７　凹部
２９　偏光板
３０　カラーフィルタ基板（ＣＦ基板）
３１　カラーフィルタ基板本体
３２　表側のパネル表面
３３　ブラックマトリクス
３４　カラーフィルタ
３６　絶縁膜
３７　対向電極
３８　配向膜
３９　偏光板
４０　画素電極
４１　コンタクトホール
４２　ゲート線（配線部）
４４　ソース線（配線部）
４６　補助容量線（配線部）
４７　補助容量電極
５０　薄膜トランジスタ（ＴＦＴ）
５１　ゲート電極（配線部）
５２　ゲート絶縁膜（絶縁層）
５３　半導体膜（半導体層）
５４　ソース電極（配線部）
５５　ドレイン電極
５６　層間絶縁膜（層間絶縁層）
５７　配向膜
７０，７２　レジスト膜
８０　バックライト装置
８２　点状光源
８４　配線基板
８６　導光板
８７　光学シート
８８　シャーシ
８９　反射シート
９０　ベゼル
９２　フレーム
９５　外部駆動回路
１００　液晶表示装置
１２０　アレイ基板
１２１　アレイ基板本体
１２３　裏側のパネル表面
１２７　凹部
１３０　樹脂材料
１４４　ソース線
２２０　アレイ基板
２２１　アレイ基板本体
２２３　裏側のパネル表面
２３０　凹部

Claims (6)

  1. 　液晶表示パネルを構成するためのアレイ基板であって、
    　アレイ基板本体と、
    　前記アレイ基板本体の一方のパネル表面に形成された薄膜トランジスタを含む配線部と、を備えており、
    　前記アレイ基板本体において前記配線部が形成されているパネル表面の反対側の表面には、該アレイ基板本体の表面よりも凹んだ凹部が複数形成されていることを特徴とする、液晶表示パネル用アレイ基板。
  2. 　前記複数の凹部は、前記薄膜トランジスタが形成された部分に対応する位置に形成されていることを特徴とする、請求項１に記載の液晶表示パネル用アレイ基板。
  3. 　前記配線部は、複数のゲート線と該ゲート線に交差する複数のソース線とを含んでおり、
    　前記複数の凹部は、前記ゲート線及び前記ソース線が形成された部分に対応する位置に、該ゲート線及び該ソース線に沿って規則的に形成されていることを特徴とする、請求項１又は２に記載の液晶表示パネル用アレイ基板。
  4. 　前記複数の凹部には、帯電防止剤が充填されていることを特徴とする、請求項１から３のいずれか一項に記載の液晶表示パネル用アレイ基板。
  5. 　請求項１から４のいずれか一項に記載の液晶パネル用アレイ基板を備える液晶表示パネル。
  6. 　請求項５に記載の液晶表示パネルを備える液晶表示装置。
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