JP2009158871A - 表示装置 - Google Patents

Abstract

【課題】経時変化によるトランジスタ特性の劣化を生ずることなく、製造コストの低減が可能な表示装置を提供することを目的とする。
【解決手段】 複数の画素によって構成されたアクティブエリアを備えた表示装置であって、
アクティブエリアにおいて、各画素に配置された表示電極２３０と、
絶縁層を介して互いに交差するように配置されたゲート線Ｇ及びソース線Ｓと、
各画素に配置されアモルファスシリコンによって形成された半導体層と、ゲート線に接続されたゲート電極と、ソース線とに接続されたソース電極と、表示電極に接続されたドレイン電極と、を有するスイッチング素子２２０と、を備え、
半導体層２２１において、ソース電極２２５及びドレイン電極２２７から露出した表面は、アモルファスシリコンを改質することによって形成された酸化シリコン及び窒化シリコンの混合膜ＭＦであることを特徴とする。
【選択図】 図３

Description

この発明は、表示装置に係り、特に、液晶表示装置や有機エレクトロルミネッセンス（ＥＬ）表示装置などの表示装置に適用可能なアレイ基板に関する。

液晶表示装置などの表示装置は、マトリクス状の画素によって構成されたアクティブエリアを備えている。例えば、液晶表示装置においては、アレイ基板は、アクティブエリアにおいて、画素の行方向に沿って配置された複数のゲート線、画素の列方向に沿って配置された複数のソース線、各画素のゲート線とソース線との交差部に配置されたスイッチング素子、各画素のスイッチング素子に接続された表示電極などを備えている。

スイッチング素子としては、例えば、アモルファスシリコンからなる半導体層を備えた薄膜トランジスタ（ＴＦＴ）が適用可能である。このようなスイッチング素子は、保護膜として機能するパッシベーション膜によって覆われている。パッシベーション膜は、例えば、プラズマＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｔｉｏｎ）法などによって形成される（例えば、特許文献１参照）。

特に、逆スタガ型の薄膜トランジスタにおいては、真性アモルファスシリコン及びｎ＋シリコンを積層したシリコン層を島型にパターニングした後、導電層を付着させ、この導電層をパターニングしてソース電極及びドレイン電極を形成する一方で、島型シリコン層の頂表面の導電層を除去するのに加えてｎ＋シリコン及び真性アモルファスシリコンの一部を除去してバック・チャネル領域を形成する技術が開示されている（例えば、特許文献２参照）。このようなバック・チャネル領域を有する薄膜トランジスタは、保護膜として機能する誘電不動態化層によって覆われている。
特開２００４−３１８０６３号公報 特開２００２−３３４９８７号公報

この発明の目的は、経時変化によるトランジスタ特性の劣化を生ずることなく、製造コストの低減が可能な表示装置を提供することにある。

この発明の態様による表示装置は、
複数の画素によって構成されたアクティブエリアを備えた表示装置であって、
前記アクティブエリアにおいて、各画素に配置された表示電極と、
絶縁層を介して互いに交差するように配置されたゲート線及びソース線と、
前記ゲート線に接続されたゲート電極と、各画素に配置されゲート絶縁膜を介して前記ゲート電極と対向するように配置されているアモルファスシリコンによって形成された半導体層と、前記ソース線とに接続されたソース電極と、前記表示電極に接続されたドレイン電極と、を有するスイッチング素子と、を備え、
前記半導体層において、前記ソース電極及び前記ドレイン電極から露出した表面は、アモルファスシリコンを改質することによって形成された酸化シリコン及び窒化シリコンの混合膜であることを特徴とする。

この発明によれば、経時変化によるトランジスタ特性の劣化を生ずることなく、製造コストの低減が可能な表示装置を提供することができる。

以下、この発明の一実施の形態に係る表示装置について図面を参照して説明する。ここでは、特に、表示装置の一例として液晶表示装置について説明する。

図１に示すように、液晶表示装置は、略矩形平板状の液晶表示パネル１００を備えている。すなわち、液晶表示パネル１００は、一対の基板すなわちアレイ基板（第１基板）２００及び対向基板（第２基板）３００と、アレイ基板２００と対向基板３００との間に光変調層として保持された液晶層４００と、によって構成されている。これらのアレイ基板２００と対向基板３００とは、シール材１１０によって貼り合わせられ、これらの間に配置されたスペーサにより液晶層４００を保持するための所定のギャップを形成する。

液晶表示パネル１００は、シール材１１０によって囲まれた内側に画像を表示する略矩形状のアクティブエリア１２０を備えている。このアクティブエリア１２０は、マトリクス状に配置された複数の画素ＰＸによって構成されている。

アレイ基板２００は、アクティブエリア１２０において、絶縁層を介して互いに交差するように配置されたゲート線Ｇ（１、２、３、…、ｍ）及びソース線Ｓ（１、２、３、…、ｎ）と、各画素ＰＸにおけるソース線Ｓとゲート線Ｇとの交差部近傍に配置されたスイッチング素子２２０と、各画素ＰＸのスイッチング素子２２０に接続された表示電極２３０と、を備えている。

対向基板３００は、アクティブエリア１２０において、複数の画素ＰＸに共通の対向電極３３０を備えている。この対向電極３３０は、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されている。

これらのアレイ基板２００及び対向基板３００の液晶層４００に対向する面は、液晶層４００に含まれる液晶分子の配向を制御するための配向膜によって覆われている。また、アレイ基板２００及び対向基板３００の外面には、それぞれ液晶層４００の特性に合わせて偏光方向を設定した偏光板を含む光学素子が設けられている。

また、液晶表示パネル１００は、アクティブエリア１２０の外側に位置する外周部１３０に配置された接続部１３１を備えている。この接続部１３１は、信号供給源として機能する駆動ＩＣチップやフレキシブル配線基板と接続可能である。図１に示した例では、接続部１３１は、対向基板３００の端部３００Ａより外方に延在したアレイ基板２００の延在部２００Ａ上に配置されている。

アクティブエリア１２０に配置されたゲート線Ｇ（１、２、３、…、ｍ）のそれぞれは、画素ＰＸの行方向に沿って配置され、外周部１３０を経由して接続部１３１に接続されている。また、ソース線Ｓ（１、２、３、…、ｎ）のそれぞれも同様に、画素ＰＸの列方向に沿って配置され、外周部１３０を経由して接続部１３１に接続されている。

次に、アレイ基板２００の構造をより詳細に説明する。

図２及び図３に示すように、アレイ基板２００は、ガラスなどの光透過性を有する絶縁基板２１０を用いて形成される。スイッチング素子２２０は、アモルファスシリコン膜を用いて形成された半導体層２２１を有する薄膜トランジスタ（ＴＦＴ）によって構成されている。

スイッチング素子２２０のゲート電極２２２は、絶縁基板２１０の一方の主面（すなわち液晶層４００に対向する面）上に配置され、ゲート絶縁膜２２３によって覆われている。このゲート電極２２２は、ゲート線Ｇに接続されている（あるいは、ゲート線Ｇと一体的に形成されている）。これらのゲート電極２２２及びゲート線Ｇは、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）などの導電材料によって形成されている。ゲート絶縁膜２２３は、例えば酸化シリコン膜（ＳｉＯ_２）や、窒化シリコン膜（ＳｉＮ_Ｘ）によって形成されている。

半導体層２２１は、ゲート絶縁膜２２３を介してゲート電極２２２と対向するように配置されている。この半導体層２２１は、ゲート絶縁膜２２３の上に配置されソース領域２２１Ｓ及びドレイン領域２２１Ｄの間にチャネル部２２１Ｃを有する第１半導体層２２１Ａと、この第１半導体層２２１Ａのソース領域２２１Ｓ及びドレイン領域２２１Ｄの上にそれぞれ積層された第２半導体層２２１Ｂとを有している。第１半導体層２２１Ａは、アモルファスシリコン（ａ−Ｓｉ）によって形成されている。また、第２半導体層２２１Ｂは、ｎ＋アモルファスシリコンによって形成され、低抵抗層として機能する。

スイッチング素子２２０のソース電極２２５は、第２半導体層２２１Ｂを介して半導体層２２１のソース領域２２１Ｓにコンタクトしている（あるいは、ソース線Ｓと一体的に形成されている）。スイッチング素子２２０のドレイン電極２２７は、第２半導体層２２１Ｂを介して半導体層２２１のドレイン領域２２１Ｄにコンタクトしている。これらのソース電極２２５、ドレイン電極２２７、及び、ソース線Ｓは、例えば、アルミニウム、モリブデン、タングステン、チタンなどの導電材料によって形成されている。

表示電極２３０は、ゲート絶縁膜２２３の上に配置され、ドレイン電極２２７と電気的に接続されている。バックライト光を選択的に透過して画像を表示する透過型液晶表示パネルにおいては、表示電極２３０は、例えば、ＩＴＯやＩＺＯなどの光透過性を有する導電材料によって形成されている。また、外光を選択的に反射して画像を表示する反射型液晶表示パネルにおいては、表示電極２３０は、例えば、アルミニウム（Ａｌ）やモリブデン（Ｍｏ）などの光反射性を有する導電材料によって形成されている。

また、アレイ基板２００は、絶縁基板２１０上に配置された補助容量線２５０を備えている。この補助容量線２５０は、ゲート線Ｇと略平行に配置され、ゲート電極２２２と同一材料を用いて同一工程にて形成可能である。この補助容量線２５０は、ゲート絶縁膜２２３によって覆われている。

すなわち、この補助容量線２５０は、ゲート絶縁膜２２３のみを介して表示電極２３０と対向するとともに複数の表示電極２３０を横切るように配置されている。これにより、表示電極２３０と対向電極３３０との間の液晶容量ＣＬＣと並列な蓄積容量部ＣＳが構成される。

ところで、上述したような構成の逆スタガ型の薄膜トランジスタからなるスイッチング素子２２０においては、アモルファスシリコン膜を保護することが重要である。アモルファスシリコン膜の水分による劣化や不純物による汚染（contamination）が生ずると、チャネル部におけるアモルファスシリコン中のダングリングボンド（dangling bond）が増加し、時間の経過とともにＶｔシフトなどのトランジスタ特性の劣化を招くおそれがある。

そこで、この実施の形態においては、スイッチング素子２２０を構成する半導体層２２１において、ソース電極２２５及びドレイン電極２２７から露出した表面は、アモルファスシリコンを改質することによって形成された酸化シリコン及び窒化シリコンの混合膜であることを特徴としている。

すなわち、図３に示すように、半導体層２２１の第１半導体層２２１Ａ及び第２半導体層２２１Ｂにおける側部２２１−Ｓの表面は、酸化シリコン及び窒化シリコンの混合膜ＭＦからなる。また、半導体層２２１のチャネル部２２１Ｃにおける表面も同様に、酸化シリコン及び窒化シリコンの混合膜ＭＦからなる。

このような混合膜ＭＦのうち、主に窒化シリコンは、防水性に優れているため、アモルファスシリコンの水分による劣化を抑制することが可能となるとともに、アモルファスシリコンが露出しないため、コンタミネーションを抑制することが可能となる。このため、チャネル部２２１Ｃにおけるアモルファスシリコン中のダングリングボンドの増加を抑制し、時間の経過に伴うトランジスタ特性の劣化を抑制することが可能となる。

また、このような混合膜ＭＦは、スイッチング素子２２０の半導体層２２１として形成したアモルファスシリコンを改質することによって形成されるため、アモルファスシリコンの保護膜として別途に窒化シリコン膜を成膜する構成と比較して、材料の消費が抑制され、また、製造工程の簡素化も可能となり、製造コストの低減が可能となる。

より詳細には、スイッチング素子２２０を構成する半導体層２２１において、アモルファスシリコンによって形成されたチャネル部２２１Ｃと混合膜ＭＦとの間に酸化シリコン膜ＡＦが介在している。同様に、半導体層２２１の第１半導体層２２１Ａ及び第２半導体層２２１Ｂにおける側部２２１−Ｓにおいて、混合膜ＭＦとの間に酸化シリコン膜ＡＦが介在している。

すなわち、このようなバック・チャネル構造は、以下のようなプロセスによって形成される。

まず、図４に示すように、絶縁基板２１０の上に、ゲート電極２２２やゲート線Ｇなどのパターン化を行った後、ゲート絶縁膜２２３、アモルファスシリコン、ｎ＋アモルファスシリコンを連続して成膜する。そして、アモルファスシリコン及びｎ＋アモルファスシリコンをパターニングすることにより、第１半導体層２２１Ａ及び第２半導体層２２１Ｂを積層した半導体層２２１を形成する。

続いて、図５に示すように、ゲート絶縁膜２２３及び第２半導体層２２１Ｂを覆うように全面に導電層を成膜する。そして、この導電層をエッチングしてパターニングすることにより、ソース電極２２５やドレイン電極２２７などを形成する。また、このエッチング工程において、ソース電極２２５及びドレイン電極２２７から露出した半導体層２２１の第２半導体層２２１Ｂを除去するとともに、さらに、第１半導体層２２１Ａのチャネル部２２１Ｃを残すようにその表層をわずかに除去する。

続いて、図６に示すように、ソース電極２２５及びドレイン電極２２７から露出した半導体層２２１の表面の酸化処理を行う。このような酸化処理としては、自然酸化、ソース電極２２５及びドレイン電極２２７を形成した後のレジストアッシング、ＣＦ_４及びＯ_２の混合ガスによるプラズマ処理、２００℃から３５０℃の熱処理（アニール）、オゾン水などの機能水処理などが挙げられる。このような酸化処理により、アモルファスシリコンを酸化し、半導体層２２１の表面に、酸化シリコン膜ＡＦを形成する。ここでは、例えば、２０ｎｍ〜１５０ｎｍの厚みの酸化シリコン膜ＡＦが形成される。

続いて、図７に示すように、半導体層２２１の表面に形成した酸化シリコン膜ＡＦの表面の窒化処理を行う。このような窒化処理としては、例えば、ＮＨ_３及びＮ_２の混合ガスを用いたプラズマ処理が挙げられる。このような窒化処理により、酸化シリコン（ＳｉＯ_２）の一部を窒化し、酸化シリコン膜ＡＦの表面に、酸化シリコンと窒化シリコン（ＳｉＮｘ）との混合物からなる混合膜ＭＦを形成する。ここでは、例えば、１０ｎｍ〜１００ｎｍの厚みの混合膜ＭＦが形成される。つまり、酸化シリコン膜ＡＦの深部は、窒化されず、酸化シリコンの状態が維持される。このため、アモルファスシリコンと混合膜ＭＦとの間に酸化シリコン膜ＡＦが介在する。

このような混合膜ＭＦは、防水性を確保する上で、少なくとも４ｎｍ〜１０ｎｍの膜厚を有していることが望ましい。

また、この混合膜ＭＦにおいて、窒素の元素比は１０％〜３０％であり、酸素の元素比は３０％〜５０％であり、且つ、酸素（Ｏ）の元素比が窒素（Ｎ）の元素比より高いことが望ましい。なお、ここで示した元素比は、混合膜ＭＦの元素分析を行って得られた値であり、残りの元素比はシリコン（Ｓｉ）の元素比に相当する。このような元素比の混合膜ＭＦを適用することにより、十分な防水性を得ることが可能となる。

一方で、図３に示すように、アレイ基板２００は、アクティブエリア１２０の外において、導電層の変換部ＴＬを備えている。この変換部ＴＬは、例えばアレイ基板２００において、下層（あるいは絶縁基板２１０側）の導電層に対して信号を供給するために、上層（あるいは液晶層４００側）の導電層と導通するものである。

このような変換部ＴＬは、ゲート線Ｇやゲート電極２２２などと同一層の第１導電層ＴＬ１と、ソース線Ｓやソース電極２２５及びドレイン電極２２７などと同一層であってゲート絶縁膜２２３に形成したコンタクトホールＣＨを介して第１導電層ＴＬ１と電気的に接続される第２導電層ＴＬ２と、表示電極２３０などと同一層であって第２導電層ＴＬ２を覆う第３導電層ＴＬ３と、によって構成されている。

このような構成の変換部ＴＬによれば、導電層間に介在する絶縁層は、ゲート絶縁膜２２３のみであり、ゲート絶縁膜２２３以外に窒化膜からなるパッシベーション膜が介在する場合と比較して変換部ＴＬの面積を縮小することが可能となるとともに抵抗を低減することが可能となる。

次に、本実施形態で説明した構造のスイッチング素子（逆スタガ型薄膜トランジスタ）の動作試験を行った。この動作試験では、温度が６０℃であり、湿度が９０％の環境下で、ゲート電圧Ｖｇ（Ｖ）に対する信号線・ドレイン電極間電流Ｉｓｄ（Ａ）の関係（Ｉ−Ｖ特性）を測定した。

アモルファスシリコンの保護膜として別途に窒化シリコン膜を成膜する構成（ｉ）をリファレンスとし、本実施形態の構成（ｉｉ）、及び、比較例として酸化シリコン膜ＡＦを窒化処理しなかった構成（ｉｉｉ）について、それぞれ初期Ｉ−Ｖ特性から５００時間経過後のＩ−Ｖ特性のシフト量を比較した。

図８に示すように、初期のＩ−Ｖ特性はいずれの場合も（ｉ０）で示すように揃えたスイッチング素子において、本実施形態の構成では、リファレンスと略同等のＩ−Ｖ特性が得られたのに対して、比較例の構成では、リファレンスよりも大きくＩ−Ｖ特性がシフトした。

この結果から、本実施形態の構成によれば、アモルファスシリコンの保護膜として別途に窒化シリコン膜を成膜した構成と同様のトランジスタ特性を得られることが確認できた。

なお、この発明は、上記実施形態そのままに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。

上述した実施の形態において、表示装置として液晶表示装置を例に説明したが、この液晶表示装置については液晶モードについて特に制限はなく、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ）モードなどが適用可能である。また、これらのアレイ基板２００と対向基板３００との間での縦電界を主に利用して液晶分子の配向を制御する液晶モードのほかに、アレイ基板２００と対向基板３００との間での横電界を主に利用して液晶分子の配向を制御する液晶モードなどにも適用可能である。

また、カラー表示タイプの液晶表示装置においては、アレイ基板２００または対向基板３００が、アクティブエリア１２０においてカラーフィルタを備えて構成され、例えば、赤色画素、緑色画素、青色画素を構成する。

また、この発明の表示装置は、上述した液晶表示装置に限定されるものではなく、自己発光素子を表示素子とする有機エレクトロルミネッセンス表示装置などであっても良い。有機エレクトロルミネッセンス表示装置の場合、スイッチング素子のドレイン電極に接続される表示電極は、例えば有機ＥＬ素子を構成するアノードに相当する。

図１は、この発明の一実施の形態に係る液晶表示装置の液晶表示パネルの構成を概略的に示す図である。 図２は、図１に示した液晶表示パネルにおける表示画素の構成を概略的に示す平面図である。 図３は、図２に示した液晶表示パネルを構成するアレイ基板をＡ−Ａ線で切断した構造を示す断面図である。 図４は、図３に示したスイッチング素子を形成するための製造プロセスを示す図であり、半導体層を形成する工程を説明するための図である。 図５は、図３に示したスイッチング素子を形成するための製造プロセスを示す図であり、ソース電極及びドレイン電極を形成する工程を説明するための図である。 図６は、図３に示したスイッチング素子を形成するための製造プロセスを示す図であり、半導体層を酸化処理する工程を説明するための図である。 図７は、図３に示したスイッチング素子を形成するための製造プロセスを示す図であり、半導体層を窒化処理する工程を説明するための図である。 図８は、図３に示したスイッチング素子におけるＩ−Ｖ特性の経時変化の測定結果を示す図である。

符号の説明

ＰＸ…画素 Ｇ…ゲート線 Ｓ…ソース線 ＣＳ…蓄積容量部
ＭＦ…混合膜 ＡＦ…酸化シリコン膜
ＴＬ…変換部 ＴＬ１…第１導電層 ＴＬ２…第２導電層 ＴＬ３…第３導電層
１００…液晶表示パネル １２０…アクティブエリア
２００…アレイ基板
２２０…スイッチング素子
２２１…半導体層 ２２１Ａ…第１半導体層 ２２１Ｂ…第２半導体層
２２１Ｓ…ソース領域 ２２１Ｄ…ドレイン領域 ２２１Ｃ…チャネル部
２２２…ゲート電極 ２２５…ソース電極 ２２７…ドレイン電極
２３０…表示電極 ２５０…補助容量線
３００…対向基板 ３３０…対向電極 ４００…液晶層

Claims (5)

1. 複数の画素によって構成されたアクティブエリアを備えた表示装置であって、
   前記アクティブエリアにおいて、各画素に配置された表示電極と、
   絶縁層を介して互いに交差するように配置されたゲート線及びソース線と、
   前記ゲート線に接続されたゲート電極と、各画素に配置されゲート絶縁膜を介して前記ゲート電極と対向するように配置されているアモルファスシリコンによって形成された半導体層と、前記ソース線とに接続されたソース電極と、前記表示電極に接続されたドレイン電極と、を有するスイッチング素子と、を備え、
   前記半導体層において、前記ソース電極及び前記ドレイン電極から露出した表面は、アモルファスシリコンを改質することによって形成された酸化シリコン及び窒化シリコンの混合膜であることを特徴とする表示装置。
2. 前記半導体層において、アモルファスシリコンによって形成されたチャネル部と前記混合膜との間に酸化シリコン膜が介在することを特徴とする請求項１に記載の表示装置。
3. 前記混合膜は、４ｎｍ〜１０ｎｍの膜厚を有することを特徴とする請求項１に記載の表示装置。
4. 前記混合膜において、窒素（Ｎ）の元素比は１０％〜３０％であり、酸素（Ｏ）の元素比は３０％〜５０％であり、且つ、酸素の元素比が窒素の元素比より高いことを特徴とする請求項１に記載の表示装置。
5. さらに、前記アクティブエリアの外において、前記ゲート線と同一層の第１導電層と、前記ソース線と同一層であって前記絶縁層に形成したコンタクトホールを介して前記第１導電層と電気的に接続される第２導電層と、前記表示電極と同一層であって前記第２導電層を覆う第３導電層と、からなる変換部を備えたことを特徴とする請求項１に記載の表示装置。

Images