JP7403544B2 - 受光センサ、アレイ基板及び電子機器 - Google Patents

受光センサ、アレイ基板及び電子機器 Download PDF

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Description

本発明は、表示技術分野に関し、具体的に受光センサ、アレイ基板及び電子機器に関する。
光学指紋技術と表示パネルとの組み合わせは、現在の主な方向の１つであり、その原理は、指紋の谷とリッジとが表示パネルのセンシング領域に反射された光の強度の違いを利用することにより、異なる光信号を電気信号に変換し、チップによって抽出し、重要な指紋パターンを形成して、指紋認識の目的を達成する。
現在表示パネルに使用されている受光センサは、ノイズ耐性及び感度が低いため、指紋認識の精度が低下してしまう。
本発明の実施例は、受光センサのノイズ耐性及び感度を強化させることで、指紋認識の精度を向上させることができる受光センサ、アレイ基板及び電子機器を提供している。
本発明の実施例は、
第２ゲートを含む第３金属層と、
前記第３金属層に設けられる第２絶縁層と、
前記第２絶縁層に設けられる第２半導体層であって、前記第２半導体層の両端に位置する導電部を含み、前記第２半導体層の所定平面における正射影が、前記第２ゲートの前記所定平面における正射影と部分的に重なる第２半導体層と、
前記第２半導体層に設けられ、第２ソース及び第２ドレインを含む第４金属層と、を含む受光センサを提供している。
本発明の実施例は、
制御素子を含む基板と、
第２ドレインが前記制御素子に接続される前記受光センサと、を含むアレイ基板を提供している。
本発明の実施例は、前記アレイ基板を含む電子機器をさらに提供している。
本発明の実施例の受光センサ、アレイ基板及び電子機器は、第２ゲートを含む第３金属層と、前記第３金属層に設けられる第２絶縁層と、前記第２絶縁層に設けられる第２半導体層であって、前記第２半導体層の両端に位置する導電部を含み、前記第２ゲートが、前記第２半導体層を部分的に被覆する第２半導体層と、前記第２半導体層に設けられ、第２ソース及び第２ドレインを含む第４金属層と、を含み、第２ゲートと第２ソース及び／又は第２ドレインとの間には、ゲートで調整されていない間隙領域が存在することにより、受光センサの暗電流を低減させ、デバイスのノイズ耐性及び感度を強化させて、指紋認識の精度を向上させる。
本発明の実施例の技術的手段をより明確に説明するために、以下の実施例の説明で必要となる添付図面を簡単に紹介し、以下の説明における図面は、本発明の幾つかの実施例に過ぎなく、当業者にとっては創造的努力なしにこれらの図面から他の図面を導き出すこともできることは明らかである。
図１は本発明の一実施例に係るアレイ基板の構造概略図である。 図２は本発明の一実施例に係る受光センサの平面図である。 図３は本発明の他の実施例に係る受光センサの平面図である。 図４は本発明の別の実施例に係る受光センサの平面図である。 図５は図１に示すアレイ基板の製造工程のフローチャートである。 図６は本発明の他の実施例に係るアレイ基板の構造概略図である。 図７は本発明の別の実施例に係るアレイ基板の構造概略図である。 図８は本発明の一実施例に係る表示パネルの構造概略図である。 図９は本発明の一実施例に係る電子機器の構造概略図である。
以下、本発明の実施例における図面を参照しながら、本発明の実施例における技術的手段を、明確かつ完全に説明する。説明した実施例はすべての実施例ではなく、本発明の一部の実施例であることは明らかである。本発明における実施例に基づいて、当業者が創造的努力なしに取得したすべての他の実施例は、いずれも本発明の保護範囲に属している。
本発明の説明において、「中心」、「縦方向」、「横方向」、「長さ」、「幅」、「厚さ」、「上」、「下」、「前」、「後」、「左」、「右」、「垂直」、「水平」、「頂」、「底」、「内」、「外」、「時計回り」、「反時計回り」などの用語で示される方位又は位置関係は、図面に基づいて示される方位又は位置関係である。これらの用語は、本発明の説明を容易にするため、及び説明を簡略化するためのものに過ぎず、言及される装置又は要素が特定の方位を有し、特定の方位で構成及び動作しなければならないと指示又は暗示するためではなく、したがって、本発明を限定するものとして理解されるべきではない。また、「第１」、「第２」という用語は、単に説明するためのものであり、相対的な重要性を指示又は示唆するか、又は示される技術的特徴の数を暗示すると理解されるべきではない。したがって、「第一」、「第二」によって限定されている特徴は、１つ又は複数の前記特徴を含むことを明示又は暗示することができる。本発明の説明において、別途明確で具体的な説明がない限り、「複数」とは２つ以上を意味する。
本発明の説明には、別途明確な規定及び限定がない限り、「取付」、「接続」、「連結」などの用語は、広義に理解されるべきである。例えば、固定的に接続してもよく、取外可能に接続してもよく、又は一体的に接続してもよい。また、機械的に接続してもよく、電気的に接続してもよく、又は通信可能に接続してもよい。また、直接的に接続してもよく、中間部材を介して間接的に接続してもよく、二つの要素の内部での連通又は二つの要素の相互の作用関係であってもよい。当業者であれば、上記用語の本発明における具体的な意味を、具体的な状況によって理解することができる。
本発明において、別途明確な規定及び限定がない限り、第１特徴が第２特徴の「上」又は「下」にあることは、第１特徴と第２特徴とが直接接触することを含んでもよく、第１特徴と第２特徴とが直接接触しておらず、それらの間の別の特徴を介して接触することを含んでもよい。さらに、第１特徴が第２特徴の「上」、「上方」及び「上面」にあることは、第１特徴が第２特徴の真上及び斜め上方にあることと、又は単に第１特徴の高さが第２特徴よりも高いことを示すことを含む。第１特徴が第２特徴の「下」、「下方」及び「下面」にあることは、第１特徴が第２特徴の真下及び斜め下方にあることと、又は単に第１特徴の高さが第２特徴よりも低いことを示すことを含む。
以下の説明は、本発明の異なる構造を実現するための多くの異なる実施形態又は実施例を提供する。本発明の説明を簡略化するために、特定の例の構成要素及び設定を以下で説明する。勿論、これらは単なる例であり、本発明を限定することを意図していない。さらに、本発明は、簡潔さ及び明確さのために、異なる例において参照番号及び／又は参照アルファベットを繰り返してもよく、それ自体で、論じられる様々な実施形態及び／又は構成の間の関係を示すものではない。さらに、本明細書では、様々な特定のプロセス及び材料の例を提供するが、当業者は、他のプロセスの適用及び／又は他の材料の使用を認識することができる。
図１を参照すると、図１は本発明の一実施例に係るアレイ基板の構造概略図である。
図１に示すように、本実施例のアレイ基板１００は、基板１０、第３金属層２１、第２絶縁層２２、第２半導体層２３及び第４金属層２４を含む。
基板１０が制御素子Ｔ１を含み、該制御素子Ｔ１が薄膜トランジスタである。一実施形態において、基板１０がベース基板１１、第１半導体層１４、第１絶縁層１５、第１金属層１６及び第２金属層１８を含むことができる。また、該基板１０が遮光層１２、バッファ層１３、ゲート絶縁層１７及び平坦化層１９の少なくとも１つを含むことができる。
ベース基板１１はガラス基板又はフレキシブル基板であってもよい。ベース基板１１の材質はガラス、シリカ、ポリエチレン、ポリプロピレン、ポリスチレン、ポリ乳酸、ポリエチレンテレフタレート、ポリイミド又はポリウレタンの１種又は複数種を含む。
遮光層１２はベース基板１１に設けられ、遮光層１２の材料が金属材料であってもよい。
バッファ層１３は遮光層１２に設けられ、前記バッファ層１３の材料が窒化ケイ素又は酸化ケイ素を含むが、これらに限定されない。
第１半導体層１４は前記バッファ層１３に設けられ、好ましい実施形態において、第１半導体層１４が第１半導体部１４１を含むことができる。
第１絶縁層１５は前記第１半導体層１４に設けられ、第１絶縁層１５の材料が窒化ケイ素、酸化ケイ素及び有機フォトレジストの少なくとも１種を含むことができる。
第１金属層１６は前記第１絶縁層１５に設けられ、前記第１金属層１６が第１ゲート１６１を含む。第１金属層１６の材料が銅、アルミニウム及びチタンの少なくとも１種を含むことができる。
ゲート絶縁層１７は前記第１金属層１６に設けられ、ゲート絶縁層１７の材料が窒化ケイ素、酸化ケイ素及び有機フォトレジストの少なくとも１種を含むことができる。
第２金属層１８は前記ゲート絶縁層１７に設けられ、前記第２金属層１８が第１ソース１８１及び第１ドレイン１８２を含み、前記第２金属層１８の材料が第１金属層１６の材料と同じであってもよい。
平坦化層１９は第２金属層１８に設けられ、平坦化層１９の材料がゲート絶縁層１７の材料と同じであってもよい。
また、アレイ基板は受光センサＳをさらに含み、受光センサＳは第２ゲート２１１、第２半導体層２３及び第２ソース２４１、第２ドレイン２４２を含む。
一実施形態において、本実施例はさらに、
前記平坦化層１９に設けられ、第２ゲート２１１及び第１金属部２１２を含む第３金属層２１であって、前記第３金属層２１の材料が第２金属層１８の材料と同じであってもよい第３金属層２１と、
前記第３金属層２１に設けられ、材料が窒化ケイ素、酸化ケイ素及び有機フォトレジストの少なくとも１種を含むことができる第２絶縁層２２と、
前記第２絶縁層２２に設けられる第２半導体層２３であって、前記第２半導体層２３の両端に位置する導電部２３１を含み、図１及び図２に示すように、前記第２半導体層２３の所定平面における正射影が、前記第２ゲート２１１の前記所定平面における正射影と部分的に重なり、所定平面が水平面であり、つまり、下から上へ第２ゲート２１１が前記第２半導体層２３の一部を被覆し、好ましい実施形態において、前記第２半導体層２３の材料がアモルファスシリコンであってもよく、第１半導体層１４の材料が多結晶シリコンであり、アモルファスシリコンが厚く作製することができるので、光の吸収に有利であり、高性能の受光センサを容易に形成するので、指紋認識の精度を向上させ、開口率をさらに向上させるために、一実施形態において、前記第２半導体層２３が前記第１半導体部１４１を被覆することができる第２半導体層２３と、
前記第２半導体層２３に設けられ、第２ソース２４１及び第２ドレイン２４２を含み、前記第２ドレイン２４２が前記制御素子Ｔ１に接続され、具体的に制御素子Ｔ１のドレイン（即ち第１ドレイン１８２）に接続され、一実施形態において、インピーダンスを低下させるために、前記第２ドレイン２４２が前記第１金属部２１２を介して前記第１ドレイン１８２に接続されてもよく、好ましい実施形態において、前記第２ソース２４１が前記第２ゲート２１１の一部を被覆することができる第４金属層２４と、を含む受光センサＳを提供している。
図２に示すように、受光センサ（アモルファスシリコン薄膜トランジスタ）のゲートが全部被覆されていないため、第２ゲート２１１と第２ソース２４１との間には、ゲートで調整されていない間隙領域１０１が存在し、該間隙領域１０１が受光センサの暗電流を低減させ、デバイスのノイズ耐性を強化させるとともに、ゲート電圧を調整することにより、デバイスの感度を強化させることができる。該間隙領域１０１の位置に具体的に限定されるものではない。
一好ましい実施形態において、受光センサの感度をさらに向上させるために、図３に示すように、前記第２ソース２４１が第１サブ接続部５１及び第２サブ接続部５２を含み、前記第２サブ接続部５２の形状が弧状となり、前記第１サブ接続部５１の一端が前記第２サブ接続部５２に接続され、
前記第２ドレイン２４２の設定端部５３の形状が弧状となり、前記第２サブ接続部５２の形状が前記第２ドレイン２４２の設定端部の形状とマッチングし、前記設定端部が前記第２ソース２４１に近い側の端部である。
前記第２ゲート２１１の設定端部５４の形状も弧状となり、前記第２ゲート２１１の基板１０における正射影の面積が、前記第２ドレイン２４２の前記基板１０における正射影の面積よりも大きく、前記第２サブ接続部５２が前記第２ゲート２１１の設定端部５４の外に覆われ、つまり前記第２サブ接続部５２が前記第２ゲート２１１の設定端部５４の外に設けられる。
他の実施形態において、受光センサの感度をさらに向上させるために、図４に示すように、前記第２ソース２４１が第１共通端子６１、第１幹部６２及び複数の第１枝部６３を含み、前記第１幹部６２が前記第１枝部６３の一端及び前記第１共通端子６１にそれぞれ接続され、前記第１共通端子６１及び前記第１枝部６３がいずれも第１方向に沿って配列され、前記第１幹部６２が第２方向に沿って配列され、第１方向が前記第２方向と交わり、
前記第２ドレイン２４２が第２共通端子６４、第２幹部６５及び複数の第２枝部６６を含み、前記第２幹部６５が前記第２共通端子６４及び前記第２枝部６６の一端にそれぞれ接続され、前記第２共通端子６４及び前記第２枝部６６がいずれも第１方向に沿って配列され、前記第２幹部６５が第２方向に沿って配列され、前記第１枝部６３と前記第２枝部６６とが交互に設けられ、
前記第２ゲート２１１が前記第２幹部６５、前記第２枝部６６及び前記第２共通端子６４の一部を覆う。一実施形態において、第２ゲート２１１の形状と第２ドレイン２４２の形状とがマッチングし、第２ゲート２１１が第３幹部及び複数の第３枝部を含むことができ、第３枝部の一端が前記第３幹部に接続される。
一実施形態において、図１に戻り、アレイ基板の集積度をさらに向上させ、全体の厚さを低減させるために、前記第３金属層２１が第１タッチ電極２１３をさらに含む。
一実施形態において、アレイ基板の集積度をさらに向上させ、全体の厚さを低減させるために、前記アレイ基板１００はさらに、
前記第２絶縁層２２に設けられ、第２タッチ電極３１を含み、前記第１タッチ電極２１３の位置が前記第２タッチ電極３１の位置に対応する第１導電層３０を含むことができる。一実施形態において、前記第１タッチ電極２１３と前記第２タッチ電極３１とがいずれもメッシュ状であり、前記第２タッチ電極３１が前記第１タッチ電極２１３と接続される。なお、第１タッチ電極２１３と第２タッチ電極３１との構造はこれに限定されるものではない。一実施形態において、第１導電層３０の材料が酸化インジウムスズを含むが、これに限定されない。
一実施形態において、製造工程を簡略化させ、製造コストを低減させるために、前記基板１０は、第３ドレイン１８３を含むスイッチング素子Ｔ２をさらに含む。
一実施形態において、製造工程を簡略化させ、製造コストを低減させるために、前記アレイ基板１００は、前記第１導電層３０に設けられる第２導電層４０をさらに含み、前記第２導電層４０が画素電極４１を含み、前記画素電極４１が前記スイッチング素子Ｔ２の第３ドレイン１８３に接続される。第２導電層４０の材料が第１導電層３０の材料と同じであってもよい。
一実施形態において、製造工程を簡略化させ、製造コストを低減させるために、第１導電層３０はさらに第１電極板３２を含み、第２導電層４０が第２電極板４２をさらに含み、第２電極板４２と第１電極板３２との位置が対応して、画素容量を形成する。
一好ましい実施形態において、第３ドレイン１８３が第２金属層１８に位置する。つまり、スイッチング素子Ｔ２のドレイン及びソースがそれぞれ制御素子Ｔ１のソース及びドレインと同一層で作製され、また、スイッチング素子Ｔ２のゲートが制御素子Ｔ１のゲートと同一層で作製され、スイッチング素子Ｔ２の半導体層も制御素子Ｔ１の半導体層と同一層で作製される。
図５に示すように、一実施形態において、本実施例のアレイ基板の製造方法は、Ｓ１０１～Ｓ１１２を含む。
Ｓ１０１：ベース基板１１に遮光層１２を製造する。
例えば、露光エッチング等の方法により、遮光層１２が第１半導体部１４１を遮蔽するように、遮光層１２をパターニングする。
Ｓ１０２：遮光層１２にバッファ層１３及び第１半導体層１４を順次製造する。
例えば、第１半導体層１４の材料が多結晶シリコンであり、第１半導体層１４を露光し、エッチングして、第１半導体部１４１及び第２半導体部１４２をそれぞれ形成するとともに、第１半導体部１４１及び第２半導体部１４２をＰイオンでドープされてＮ＋を形成して、第１半導体部１４１及び第２半導体部１４２を容易にオーミック接触させる。
Ｓ１０３：第１半導体部及び第２半導体部に第１絶縁層１５及び第１金属層１６を順次堆積する。
例えば、第１金属層１６をパターニングして第１ゲート１６１及び第３ゲート１６２を形成する。その後セルフアラインプロセスを用いて第１半導体部１４１及び第２半導体部１４２にＮ－イオン注入を行う。
Ｓ１０４：第１金属層１６にゲート絶縁層１７を堆積する。
例えば、一実施形態において、ゲート絶縁層１７がＳｉＮｘ／ＳｉＯｘの積層構造であってもよく、一実施形態において、ラピッドサーマルアニールを用いて水素化及び活性化を行い、その後該ゲート絶縁層１７を露光しエッチングして、ソース及びドレインの接続孔を形成し、該接続孔が第１半導体部１４１又は第２半導体部１４２に接続される。
Ｓ１０５：接続孔内及びゲート絶縁層１７に第２金属層を堆積する。
例えば、第２金属層１８をパターニングして第１ソース１８１及び第１ドレイン１８２、第３ドレイン１８３及び第３ソース１８４を形成する。
Ｓ１０６：第２金属層に平坦化層１９を製造する。
例えば、平坦化層に接続孔が設けられ、第１金属部２１２が該接続孔を介して第１ドレイン１８２に接続される。
Ｓ１０７：平坦化層１９に第３金属層２１を堆積する。
例えば、前記第３金属層２１をパターニングして第２ゲート２１１、第１金属部２１２及び第１タッチ電極２１３を形成する。
Ｓ１０８：第３金属層２１に第２絶縁層２２を堆積するとともに、第２絶縁層２２に金属部２１２と第２ドレイン２４２との間の接続孔、及び第１タッチ電極２１３との間の接続孔、第２タッチ電極３１との間の接続孔を製造する。
Ｓ１０９：第２絶縁層２２に第２半導体層２３を堆積する。
第２半導体層２３の材料がａ－Ｓｉであり、表面処理してＮ＋－ａ－Ｓｉを形成し、その後パターン加工する。
Ｓ１１０：第２半導体層２３に第４金属層２４を製造し、第４金属層２４をパターニングして第２ソース２４１及び第２ドレイン２４２を形成する。
Ｓ１１１：第２絶縁層２２に第１導電層３０を堆積し、パターニングして第２タッチ電極３１及び第１電極板３２を形成する。
Ｓ１１２：第１導電層３０に第３絶縁層２５及び第２導電層４０を順次堆積する。
例えば、第３絶縁層２５に接続孔が設けられ、該接続孔が画素電極４１及び第３ドレイン１８３を接続する。
第２導電層４０をパターニングして画素電極４１及び第２電極板４２を形成する。
制御素子Ｔ１に受光センサＳを製造するため、受光センサに接続される関連金属配線を減らすことができ、開口率を向上させることができ、また、アモルファスシリコンの受光層は、多結晶シリコンに比べて光吸収係数が格段に優れているので、受光センサの感度を向上させる。
図６を参照すると、図６は本発明の他の実施例に係るアレイ基板の構造概略図である。
図６に示すように、本実施例の受光センサと前の実施例の受光センサとの相違は、本実施例の第２ゲート２１１が前記第２ソース２４１に接続されることにある。
前記第２ゲート２１１が前記第２ソース２４１に接続されるため、さらにインピーダンスを低下させ、さらに受光センサの感度を向上させる。
本発明の実施例は、前記受光センサを含むアレイ基板をさらに提供している。
図７を参照すると、図７は本発明の別の実施例に係るアレイ基板の構造概略図である。
本実施例の受光センサが第１実施例の受光センサとの相違は、本実施例における第２ゲート２１１の面積が大きいことにある。
図７に示すように、製造工程を簡略化させ、製造コストを削減するために、前記第２ドレイン２４２が前記第２ゲート２１１の一部を覆う。つまり、第２ゲート２１１のベース基板１１における正射影の面積が、前記第２ドレイン２４２のベース基板１１における正射影の面積よりも大きく、また、第２ゲート２１１のベース基板１１における正射影がさらに第２半導体層２３のベース基板１１における正射影と部分的に重なる。また、前記第２ゲート２１１がさらに前記第１ドレイン１８２の一部を覆い、つまり第２ゲートがさらに第１金属部として用いられる。
本発明の実施例は、前記受光センサを含むアレイ基板をさらに提供している。
図２～図７は、一実施形態の構造概略図のみが示されることに過ぎず、本発明を限定するものではないことが理解される。前記実施例におけるアレイ基板は、前記受光センサの全ての技術的手段を含むため、前記全ての技術的効果を実現できるため、ここでの説明は省略する。
図８に示すように、本実施例は、前記いずれかのアレイ基板１００を含む表示パネル２００をさらに提供し、また、該表示パネル２００がさらに、アレイ基板１００と対向して設けられる第２基板２０１を含むことができる。該表示パネル２００が液晶表示パネルであってもよい。アレイ基板１００と第２基板２０１との間に液晶層（図示せず）がさらに設けられる。また、アレイ基板１００と第２基板２０１との間に額縁シーラントがさらに設けられ、アレイ基板１００と第２基板２０１とを貼り合わせる。一実施形態において、第２基板２０１が第２ベース基板７１及び第２電極７２を含むことができる。他の実施形態において、第２基板２０１がカラーフィルタ基板であってもよく、つまり第２基板２０１がカラーフィルタ層をさらに含むことができる。なお、第２基板２０１の構造はこれに限定されるものではない。
図９を参照すると、図９は本発明の実施例に係る電子機器の構造概略図である。
該電子機器３００は、表示パネル２００、制御回路８０及び筐体９０を含むことができる。なお、図９に示す電子機器３００が上記の内容に限定されるものではなく、ウェブカメラ、アンテナ構造、指紋照合モジュールなどの他のデバイスをさらに含むことができる。
なお、表示パネル２００は筐体９０に設けられる。
いくつかの実施例において、表示パネル２００が筐体９０に固定されてもよく、表示パネル２００と筐体９０とが密閉空間を形成して、制御回路８０などのデバイスを収容する。
いくつかの実施例において、筐体９０がプラスチックゴム筐体又はシリカゲル筐体などの可撓性材料で製造される。
該制御回路８０が筐体９０に実装され、該制御回路８０が電子機器３００のマザーボードであってもよく、制御回路８０には、バッテリ、アンテナ構造、マイクロフォン、スピーカ、イヤホンインターフェース、ユニバーサルシリアルバスインターフェース、カメラ、距離センサ、外光センサ、受話器、及びプロセッサなどの機能コンポーネントのうち１つ、２つ、又はそれら以上が集積されてもよい。
該表示パネル２００は、筐体９０に実装されるとともに、制御回路８０と電気的に接続されて電子機器３００の表示面を形成する。表示パネル２００は、表示領域及び非表示領域を含むことができる。該表示領域は、電子機器３００の画面を表示したり、ユーザがタッチ操作等を行ったりするために用いられる。該非表示領域は、各種の機能アセンブリを設けるために用いられる。
前記電子機器は、携帯電話、タブレット型パソコン、コンピュータディスプレイ、ゲーム機、テレビ、表示スクリーン、ウェアラブル装置、及び他の表示機能を有する生活用電気器具又は家庭用電気器具等を含むが、これらに限定されない。
本発明の実施例の受光センサ、アレイ基板及び電子機器は、第２ゲートを含む第３金属層と、前記第３金属層に設けられる第２絶縁層と、前記第２絶縁層に設けられる第２半導体層であって、前記第２半導体層の両端に位置する導電部を含み、前記第２ゲートが、前記第２半導体層を部分的に被覆する第２半導体層と、前記第２半導体層に設けられ、第２ソース及び第２ドレインを含む第４金属層と、を含み、第２ゲートと第２ソース及び／又は第２ドレインとの間には、ゲートで調整されていない間隙領域が存在することにより、受光センサの暗電流を低減させ、デバイスのノイズ耐性及びデバイスの感度を強化させて、指紋認識の精度を向上させる。
以上本発明の実施例に係る受光センサ、アレイ基板及び電子機器について詳細に説明したが、本明細書では具体的な実施例を用いて本発明の原理及び実施形態について説明し、以上の実施例の説明は本発明を理解するためのものに過ぎず、一方、当業者であれば、本発明の構想に基づき、具体的な実施形態及び適用範囲に変更を加えることがあり、要約すると、本明細書の内容は本発明を限定するものとして理解されるべきではない。

Claims (13)

  1. 第２ゲートを含む第３金属層と、
    前記第３金属層に設けられる第２絶縁層と、
    前記第２絶縁層に設けられる第２半導体層であって、前記第２半導体層の両端に位置する導電部を含み、前記第２半導体層の所定平面における正射影が、前記第２ゲートの前記所定平面における正射影と部分的に重なる第２半導体層と、
    前記第２半導体層に設けられ、第２ソース及び第２ドレインを含む第４金属層と、を含み、
    前記第２ドレインの前記所定平面における正射影が、前記第２ゲートの前記所定平面における正射影と重ならない場合、前記第２ソースが前記第２ゲートの一部を覆い、又は、前記第２ソースの前記所定平面における正射影が、前記第２ゲートの前記所定平面における正射影と重ならない場合、前記第２ドレインが前記第２ゲートの一部を覆う、
    受光センサ。
  2. 前記第２ゲートが前記第２ソースに接続される、
    請求項１に記載の受光センサ。
  3. 第２ゲートを含む第３金属層と、
    前記第３金属層に設けられる第２絶縁層と、
    前記第２絶縁層に設けられる第２半導体層であって、前記第２半導体層の両端に位置する導電部を含み、前記第２半導体層の所定平面における正射影が、前記第２ゲートの前記所定平面における正射影と部分的に重なる第２半導体層と、
    前記第２半導体層に設けられ、第２ソース及び第２ドレインを含む第４金属層と、を含み、
    前記第２ソースが第１サブ接続部及び第２サブ接続部を含み、前記第２サブ接続部の形状が弧状であり、前記第１サブ接続部の一端が前記第２サブ接続部に接続され、
    前記第２ドレインの設定端部の形状が弧状となり、前記第２サブ接続部の形状が前記第２ドレインの設定端部の形状とマッチングし、前記設定端部が前記第２ソースに近い側の端部であり、
    前記第２ゲートの設定端部の形状も弧状となり、前記第２ゲートの基板における正射影の面積が、前記第２ドレインの前記基板における正射影の面積よりも大きく、前記第２サブ接続部が前記第２ゲートの設定端部の外に覆われる、
    受光センサ。
  4. 第２ゲートを含む第３金属層と、
    前記第３金属層に設けられる第２絶縁層と、
    前記第２絶縁層に設けられる第２半導体層であって、前記第２半導体層の両端に位置する導電部を含み、前記第２半導体層の所定平面における正射影が、前記第２ゲートの前記所定平面における正射影と部分的に重なる第２半導体層と、
    前記第２半導体層に設けられ、第２ソース及び第２ドレインを含む第４金属層と、を含み、
    前記第２ソースが第１共通端子、第１幹部及び複数の第１枝部を含み、前記第１幹部が前記第１共通端子及び前記第１枝部の一端にそれぞれ接続され、前記第１共通端子及び前記第１枝部がいずれも第１方向に沿って配列され、前記第１幹部が第２方向に沿って配列され、
    前記第２ドレインが第２共通端子、第２幹部及び複数の第２枝部を含み、前記第２幹部が前記第２共通端子及び前記第２枝部の一端にそれぞれ接続され、前記第２共通端子及び前記第２枝部がいずれも前記第１方向に沿って配列され、前記第２幹部が前記第２方向に沿って配列され、前記第１枝部と前記第２枝部とが交互に設けられ、
    前記第２ゲートが前記第２幹部、前記第２枝部及び前記第２共通端子の一部を覆い、前記第１方向が前記第２方向と交差する、
    受光センサ。
  5. 制御素子を含む基板と、
    受光センサであって、
    第２ゲートを含む第３金属層と、
    前記第３金属層に設けられる第２絶縁層と、
    前記第２絶縁層に設けられる第２半導体層であって、前記第２半導体層の両端に位置する導電部を含み、前記第２半導体層の所定平面における正射影が、前記第２ゲートの前記所定平面における正射影と部分的に重なる第２半導体層と、
    前記第２半導体層に設けられ、第２ソース及び第２ドレインを含む第４金属層と、を含む受光センサと、を含み、
    前記受光センサの第２ドレインが前記制御素子に接続され、
    前記第２ドレインの前記所定平面における正射影が、前記第２ゲートの前記所定平面における正射影と重ならない場合、前記第２ソースが前記第２ゲートの一部を覆い、又は、前記第２ソースの前記所定平面における正射影が、前記第２ゲートの前記所定平面における正射影と重ならない場合、前記第２ドレインが前記第２ゲートの一部を覆う、
    アレイ基板。
  6. 前記制御素子が第１ドレインを含み、
    前記第３金属層が第１金属部をさらに含み、前記第２ドレインが前記第１金属部を介して前記第１ドレインに接続される、
    請求項５に記載のアレイ基板。
  7. 前記第２半導体層が前記制御素子の半導体層を覆う、
    請求項５に記載のアレイ基板。
  8. 前記制御素子の半導体層の材料が多結晶シリコンであり、前記第２半導体層の材料がアモルファスシリコンである、
    請求項５に記載のアレイ基板。
  9. 制御素子を含む基板と、
    受光センサであって、
    第２ゲートを含む第３金属層と、
    前記第３金属層に設けられる第２絶縁層と、
    前記第２絶縁層に設けられる第２半導体層であって、前記第２半導体層の両端に位置する導電部を含み、前記第２半導体層の所定平面における正射影が、前記第２ゲートの前記所定平面における正射影と部分的に重なる第２半導体層と、
    前記第２半導体層に設けられ、第２ソース及び第２ドレインを含む第４金属層と、を含む受光センサと、を含むアレイ基板であって、
    前記受光センサの第２ドレインが前記制御素子に接続され、
    前記第３金属層が第１タッチ電極をさらに含み、
    前記アレイ基板は、
    前記第２絶縁層に設けられ、第２タッチ電極を含み、前記第２タッチ電極の位置が前記第１タッチ電極の位置に対応する第１導電層をさらに含む、
    アレイ基板。
  10. 前記基板はスイッチング素子をさらに含み、
    前記アレイ基板は、
    前記第１導電層に設けられ、画素電極を含み、前記画素電極が前記スイッチング素子のドレインに接続される第２導電層をさらに含む、
    請求項９に記載のアレイ基板。
  11. 前記第１導電層は第１電極板をさらに含み、
    前記第２導電層は第２電極板をさらに含み、前記第１電極板の位置が前記第２電極板の位置に対応する、
    請求項１０に記載のアレイ基板。
  12. 前記第２ドレインの前記所定平面における正射影が、前記第２ゲートの前記所定平面における正射影と重ならない場合、前記第２ゲートが前記第２ソースに接続される、
    請求項５に記載のアレイ基板。
  13. 請求項５～１２のいずれか１項に記載のアレイ基板を含む電子機器。
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