KR102640599B1 - 감광 센서, 어레이 기판 및 전자 기기 - Google Patents

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Abstract

본 출원의 실시예는 감광 센서, 어레이 기판 및 전자 기기를 개시한다. 상기 감광 센서는 제3 금속층을 포함하고; 상기 제3 금속층은 제2 게이트 전극을 포함하고; 상기 제2 반도체층은 도전부를 포함하고, 상기 도전부는 상기 제2 반도체층의 양단에 위치하며; 제4 금속층은 상기 제2 반도체층 상에 설치되고, 상기 제4 금속층은 제2 소스 전극 및 제2 드레인 전극을 포함한다.

Description

감광 센서, 어레이 기판 및 전자 기기
본 출원은 디스플레이 기술 분야, 특히 감광 센서, 어레이 기판 및 전자 기기에 관한 것이다.
광학 지문 기술과 디스플레이 패널의 결합은 현재 주요한 기술방향 중의 하나이다. 그 원리는 지문의 계곡과 융기에서 디스플레이 패널의 감지 영역 내로 반사된 빛의 강도 차이를 이용하는 것으로서, 서로 다른 빛 신호를 전기 신호로 변환하여, 칩에 의해 추출되어, 관건적인 지문 패턴을 형성함으로써, 지문 식별 목적을 달성한다.
현재 디스플레이 패널에 사용되는 감광 센서는 노이즈 내성과 감도가 좋지 않아 지문 인식의 정확도가 떨어진다.
본 출원의 실시예들은 감광 센서의 노이즈 내성 및 감도를 향상시켜, 지문 인식의 정확도를 향상시킬 수 있는 감광 센서, 어레이 기판 및 전자 기기를 제공한다.
본 출원의 일 실시예는 감광 센서로서,
제2 게이트 전극을 포함하는 제3 금속층;
상기 제3 금속층 상에 설치되는 제2 절연층;
상기 제2 절연층 상에 설치되는 상기 제2 반도체층 －상기 제2 반도체층은 상기 제2 반도체층의 양단에 위치하는 도전부를 포함하며, 상기 제2 반도체층이 설정된 평면 상에서의 정투영은 상기 제2 게이트 전극이 상기 설정된 평면 상에서의 정투영과 부분적으로 중첩됨－ ;
상기 제2 반도체층 상에 설치되고, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제4 금속층을 포함하는, 감광 센서를 제공한다.
본 출원의 다른 일 실시예는 어레이 기판으로서,
제어 소자를 포함하는 베이스;
상기 감광 센서를 포함하고;
상기 감광 센서의 제2 드레인 전극은 상기 제어 소자와 연결되는, 어레이 기판을 제공한다.
본 출원의 또 다른 일 실시예는 전술 한 어레이 기판을 포함하는 전자 기기를 제공한다.
본 출원의 실시예들의 감광 센서, 어레이 기판 및 전자 기기는 제2 게이트 전극을 포함하는 제3 금속층; 상기 제3 금속층 상에 설치되는 제2 절연층; 상기 제2 절연층 상에 설치되는 상기 제2 반도체층 －상기 제2 반도체층은 상기 제2 반도체층의 양단에 위치하는 도전부를 포함하며, 상기 제2 게이트 전극은 상기 제2 반도체층의 일부를 덮음 － ; 상기 제2 반도체층 상에 설치되고, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제4 금속층을 포함하고; 제2 게이트 전극과 제2 소스 전극 및/혹은 제2 드레인 전극 사이에는 게이트 전극에 의해 제어되지 않는 갭 영역을 포함하고 있기에, 감광 센서의 암전류를 줄이고, 디바이스의 노이즈 내성 및 감도를 향상시켜, 지문 인식의 정확도를 향상시킬 수 있다.
이하에서는 본 출원의 실시예 중의 기술 방안을 보다 명확하게 설명하기 위해, 실시예의 설명에 필요한 도면을 간략히 소개할 것이며, 이하 설명되는 도면은 본 출원의 일부 실시예일 뿐이며, 통상의 기술자라면 창의적인 노동없이 이러한 도면에 기초하여 다른 도면을 얻을 수 있다.
도 1은 본 출원의 일 실시예에 의해 제공되는 어레이 기판의 개략적인 구조도이다.
도 2는 본 출원의 일 실시예에 의해 제공되는 감광 센서의 평면도이다.
도 3은 본 출원의 다른 실시예에 의해 제공되는 감광 센서의 평면도이다.
도 4는 본 출원의 또 다른 실시예에 의해 제공되는 감광 센서의 평면도이다.
도 5는 도 1에 도시된 어레이 기판의 제조 공정의 흐름도이다.
도 6은 본 출원의 다른 실시예에 의해 제공되는 어레이 기판의 개략적인 구조도이다.
도 7은 본 출원의 또 다른 실시예에 의해 제공되는 어레이 기판의 개략적인 구조도이다.
도 8은 본 출원의 일 실시예에 의해 제공되는 디스플레이 패널의 개략적인 구조도이다.
도 9는 본 출원의 일 실시예에 의해 제공되는 전자 기기의 개략적인 구조도이다.
본 출원의 실시예의 기술 방안은 본 출원의 실시예의 도면과 함께 이하에서 명확하고 완전하게 설명될 것이다. 밝혀둘 것은, 설명되는 실시예는 모든 실시예가 아니라 본 출원의 실시예의 일부일 뿐이다. 본 출원의 실시예에 기초하여, 창의적인 노동없이 통상의 기술자에 의해 획득되는 다른 모든 실시예는 본 출원의 보호 범위 내에 속할 것이다.
본 출원의 설명에서, '중심', ‘세로', '가로', '길이', '폭', '두께', '상', '하', '앞', '뒤', '왼쪽', '오른쪽', '수직', '수평', '위', '밑', '내', '외', '시계 방향', '시계 반대 방향' 등이 지시하는 방향 혹은 위치관계는 도면에 표시된 위치 또는 위치 관계를 기반으로 하며, 본 출원의 설명을 편리하게 간략하게 하기 위한 것일 뿐이며, 제공되는 장치 또는 요소가 특정된 방향을 가져야 하고 특정된 방향으로 구성 및 작동함을 나타내거나 암시하지 않으므로, 본 출원에 대한 한정으로 이해해서는 안된다. 그 외에 '첫 번째' 및 '두 번째' 라는 용어는 설명의 목적으로만 사용되며, 상대적인 중요성을 나타내거나 암시하거나 혹은 지정된 기술 특징의 수를 암시적으로 나타내는 것으로 이해해서는 안된다. 따라서 '첫 번째' 및 '두 번째'로 정의된 특징은 하나 혹은 그 이상의 특징을 명시적으로 또는 암시적으로 포함할 수 있다. 본 출원의 설명에서 '복수개'는 특별히 한정되지 않는 한 둘 혹은 둘 이상을 의미한다.
본 출원의 설명에서, 특별히 명확하게 규정되고 한정되지 않는 한 '설치', '서로 연결'및 '연결'이라는 용어는 넓은 의미로 이해되어야 한다. 예를 들어 고정 연결 또는 분리 가능한 연결 또는 일체적 연결일 수 있고; 기계적으로 연결되거나 전기적으로 연결되거나 또는 서로 통신할 수 있으며; 직접 연결되거나 중간 매체를 통해 간접적인 연결일 수 있으며, 두 구성 요소의 내부 연결 혹은 두 구성 요소의 상호 작용 관계일 수 있다. 본 출원에서 상기 언급된 용어의 구체적인 의미는 통상의 기술자가 구체적인 상황에 따라 이해할 수 있다.
본 출원에서, 명시적으로 규정되고 달리 정의되지 않는 한, 제1 특징이 제2 특징의 '위' 또는 '아래'란 제1 및 제2 특징 간의 직접적인 접촉을 포함할 수 있고, 또는 제1 및 제2 특징이 직접적인 접촉이 아니라 그들 사이의 다른 특징을 통한 접촉을 포함 할 수도 있다. 또한, 제1 특징이 제2 특징의 '위', '상방' 및 '상면'이란 제1 특징이 제2 특징의 바로 위와 비스듬히 위에 있음을 포함하고, 또는 단순히 제1 특징의 수평 높이가 제2 특징보다 높음을 나타낸다. 제1 특징이 제2 특징의 '아래', '하방' 및 '하면'이란 제1 특징이 제2 특징의 바로 아래 혹은 비스듬히 아래에 있음을 포함하고, 또는 단순히 제1 특징의 수평 높이가 제2 특징보다 낮음을 나타낸다 .
아래의 개시는 본 출원의 상이한 구조를 실현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 출원의 개시를 단순화하기 위해, 아래서는 특정 실시예의 부품 및 설치에 대해 설명한다. 물론 이들은 단지 일 실시예일 따름이며, 본 출원을 한정하려는 것이 아니다. 또한, 본 출원은 서로 다른 예에서 참조 번호 및 / 또는 참조 문자를 반복할 수 있으며, 이러한 반복은 단순화 및 명확성을 목적으로 하며, 논의된 다양한 실시예 및 / 또는 설치 간의 관계를 나타내지 않는다. 또한, 본 출원은 특정 공정 및 재료의 다양한 실시예를 제공하지만, 당업자는 기타 공정의 적용 및 / 또는 기타 재료의 사용을 알고 있을 수 있다.
도 1을 참조하면, 도 1은 본 출원의 실시예에 의해 제공되는 어레이 기판의 개략적인 구조도이다.
도 1에 도시된 바와 같이, 본 실시예의 어레이 기판 (100)은 베이스 (10), 제3 금속층 (21), 제2 절연층 (22), 제2 반도체층 (23) 및 제4 금속층 (24)을 포함한다.
베이스 (10)는 제어 소자 (T1)를 포함하고, 상기 제어 소자 (T1)는 박막 트랜지스터이다. 일 실시예에서, 베이스 (10)는 베이스 기판 (11), 제1 반도체층 (14), 제1 절연층 (15), 제1 금속층 (16) 및 제2 금속층 (18)을 포함할 수 있다. 또한, 베이스 (10)는 차광층 (12), 버퍼층 (13), 게이트 절연층 (17) 및 평탄화층 (19) 중 적어도 하나를 더 포함할 수 있다.
베이스 기판 (11)은 유리 기판 또는 플렉서블 기판일 수 있다. 베이스 기판 (11)의 재료는 유리, 이산화 규소, 폴리에틸렌, 폴리 프로필렌, 폴리스티렌, 폴리 락트산, 폴리에틸렌 테레 프탈레이트, 폴리이 미드 또는 폴리 우레탄 중 하나 혹은 하나 이상을 포함한다.
차광층 (12)은 베이스 기판 (11) 상에 설치되며, 차광층 (12)의 재료는 금속 재료일 수 있다.
버퍼층 (13)은 차광층 (12) 상에 배치되고, 상기 버퍼층 (13)의 재료는 실리콘 질화물 또는 실리콘 산화물을 포함하나 이에 제한되지 않는다.
제1 반도체층 (14)은 상기 버퍼층 (13) 상에 설치되며, 바람직한 실시예에서 제1 반도체층 (14)은 제1 반도체 부 (141)를 포함할 수 있다.
제1 절연층 (15)은 상기 제1 반도체층 (14) 상에 설치되며, 제1 절연층 (15)의 재료는 실리콘 질화물, 실리콘 산화물 및 유기 포토 레지스트 중 적어도 하나를 포함할 수 있다.
제1 금속층 (16)은 상기 제1 절연층 (15) 상에 설치되고, 상기 제1 금속층 (16)은 제1 게이트 전극(161)을 포함한다. 제1 금속층 (16)의 재료는 구리, 알루미늄 및 티타늄 중 적어도 하나를 포함할 수 있다.
게이트 절연층 (17)은 제1 금속층 (16) 상에 배치되며, 게이트 절연층 (17)의 재료는 실리콘 질화물, 실리콘 산화물 및 유기 포토 레지스트 중 적어도 하나를 포함할 수 있다.
제2 금속층 (18)은 상기 게이트 절연층 (17) 상에 배치되고, 상기 제2 금속층 (18)은 제1 소스 전극 (181) 및 제1 드레인 전극 (182)을 포함하며, 상기 제2 금속층 (18)의 재료는 제1 금속층(16)과 동일할 수 있다.
평탄층 (19)은 제2 금속층 (18) 상에 설치되며, 평탄층 (19)의 재료는 게이트 절연층 (17)의 재료와 동일할 수 있다.
또한, 어레이 기판은 감광 센서 (S)를 더 포함하고, 감광 센서 (S)는 제2 게이트 전극 (211), 제2 반도체층 (23), 제2 소스 전극 (241) 및 제2 드레인 전극 (242)을 포함한다.
일 실시형태에서, 본 실시예는 다음과 같은 감광 센서 (S)를 더 제공한다 :
제3 금속층 (21)은 상기 평탄층 (19) 상에 설치되고; 상기 제3 금속층 (21)은 제2 게이트 전극 (211) 및 제1 금속 부 (212)를 포함한다. 상기 제3 금속층 (21)의 재료는 제2 금속층 (18)의 재료와 동일할 수 있다.
제2 절연층 (22)은 상기 제3 금속층 (21) 상에 설치되며, 제2 절연층 (22)의 재료는 실리콘 질화물, 실리콘 산화물 및 유기 포토 레지스트 중 적어도 하나를 포함할 수 있다.
제2 반도체층 (23)은 상기 제2 절연층 (22) 상에 설치되고; 상기 제2 반도체층 (23)은 도전부(231)를 포함하고, 상기 도전부 (231)는 상기 제2 반도체층 (23)의 양단에 위치하며; 도 1, 2에서 도시된 바와 같이,제2 반도체층 (23)이 설정된 평면상에서의 정투영은 상기 제2 게이트 전극(211)이 상기 설정된 평면상에서의 정투영과 부분적으로 중첩되고, 설정된 평면은 수평 평면을 말한다. 즉, 아래에서 위로, 제2 게이트 전극(211)이 상기 제2 반도체층 (23)의 일부를 덮는다. 바람직한 실시예에서, 상기 제2 반도체층 (23)의 재료는 비정질 실리콘일 수 있고, 제1 반도체층 (14)의 재료는 다결정 실리콘 일 수 있다. 비정질 실리콘은 상대적으로 두껍게 만들 수 있기 때문에 광 흡수에 유리하고, 고성능 감광 센서의 형성을 용이하게 하여, 지문 인식의 정확도를 향상시킨다. 개구율을 더욱 높이기 위해, 일 실시예에서 상기 제2 반도체층 (23)은 상기 제1 반도체 부 (141)를 덮을 수 있다.
제4 금속층 (24)은 상기 제2 반도체층 (23) 상에 설치되고, 상기 제4 금속층 (24)은 제2 소스 전극 (241) 및 제2 드레인 전극 (242)을 포함하고, 상기 제2 드레인 전극 (242)은 상기 제어 소자 (T1)에 연결되며, 특히 제어 소자 (T1)의 드레인 (즉, 제1 드레인 전극 (182))에 연결된다. 일 실시예에서, 임피던스를 감소시키기 위해, 상기 제2 드레인 전극 (242)은 상기 제1 금속 부 (212)를 통해 상기 제1 드레인 전극 (182)과 연결될 수 있다. 바람직한 실시예에서, 상기 제2 소스 전극 (241)은 상기 제2 게이트 전극 (211)의 일부를 덮을 수 있다.
도 2에 도시된 바와 같이, 감광 센서 (비정질 실리콘 박막 트랜지스터)의 게이트 전극이 완전히 덮이지 않기 때문에, 제2 게이트 전극 (211)와 제2 소스 전극 (241) 사이에는 게이트 전극에 의해 제어되지 않는 갭 영역 (101)이 존재하며, 상기 갭 영역 (101)은 감광 센서의 암전류를 줄이고 디바이스의 노이즈 내성을 향상시키기 위한 것이며, 게이트 전극의 전압을 조정하는 것을 통해 디바이스의 감도를 높이기 위한 것이다. 상기 갭 영역 (101)의 위치는 특별히 제한되지 않는다.
바람직한 실시예에서, 감광 센서의 감도를 더욱 향상시키기 위해, 도 3에 도시 된 바와 같이, 상기 제2 소스 전극 (241)은 제1 서브 연결부 (51) 및 제2 서브 연결부 (52)를 포함하고, 상기 제2 서브 연결부 (52)의 형상은 원호형이고, 상기 제1 서브 연결부 (51)의 일단은 상기 제2 서브 연결부 (52)에 연결되고;
상기 제2 드레인 전극 (242)의 설정 단부 (53)의 형상은 원호형이고, 상기 제2 서브 연결부 (52)의 형상은 상기 제2 드레인 전극 (242)의 설정 단부의 형상과 매칭하며; 여기서, 상기 설정 단부는 상기 제2 소스 전극 (241)의 일측에 가까운 단부이다.
상기 제2 게이트 전극 (211)의 설정 단부 (54)의 형상도 원호형이고, 상기 제2 게이트 전극 (211)이 상기 베이스 (10)상에서의 정투영 면적은 상기 제2 드레인 전극 (242)이 상기 베이스(10)상에서의 정투영 면적보다 크고 ; 상기 제2 서브 연결부 (52)는 상기 제2 게이트 전극 (211)의 설정 단부 (54) 외부를 감싼다. 즉, 상기 제2 서브 연결부 (52)는 상기 제2 게이트 전극 (211)의 설정 단부 (54)의 외부에 설치된다.
다른 실시예에서, 감광 센서의 감도를 더욱 향상시키기 위해, 도 4에 도시된 바와 같이, 상기 제2 소스 전극 (241)은 제1 공통 단부 (61), 제1 줄기 부 (62) 및 복수의 제1 가지 부 (63)을 포함하고; 상기 제1 줄 기부 (62)는 각각 상기 제1 가지 부 (63)의 일단 및 상기 제1 공통 단부 (61)에 연결되고, 상기 제1 공통 단부 (61) 및 상기 제1 가지 부 (63)는 모두 제1 방향을 따라 배열되며; 상기 제1 줄기 부 (62)는 제2 방향을 따라 배열되며; 여기서 제1 방향은 상기 제2 방향과 교차하고;
상기 제2 드레인 전극 (242)은 제2 공통 단부 (64), 제2 줄기 부 (65) 및 복수의 제2 가지 부 (66)를 포함하고; 상기 제2 줄기 부 (65)는 상기 제2 공통 단부 (64) 및 상기 제2 가지 부(66)의 일단에 각각 연결되고, 상기 제2 공통 단부 (64) 및 상기 제2 가지 부 (66)는 모두 제1 방향을 따라 배열되고; 상기 제2 줄기 부 (65)는 제2 방향을 따라 배열되고; 상기 제1 가지 부 (63) 및 상기 제2 가지 부 (65)는 엇갈려서 설치되고;
상기 제2 게이트 전극 (211)은 상기 제2 줄기 부 (65), 상기 제2 가지 부 (66) 및 일부의 상기 제2 공통 단부 (64)를 덮는다. 일 실시예에서, 제2 게이트 전극 (211)의 형상은 제2 드레인 전극 (242)의 형상과 매칭하고, 제2 게이트 전극 (211)은 제3 줄기 부와 복수의 제3 가지 부를 포함할 수 있으며, 제3 가지부의 일단은 상기 제3 줄기부와 연결된다.
일 실시예에서, 도 1로 되돌아가 보면, 어레이 기판의 집적도를 더욱 향상시키고 전체 두께를 감소시키기 위해, 상기 제3 금속층 (21)은 제1 터치 전극 (213)을 더 포함한다.
일 실시예에서, 어레이 기판의 집적도를 더욱 향상시키고 전체 두께를 감소시키기 위해, 상기 어레이 기판 (100)은 다음과 같은 구성을 더 포함할 수 있다 :
제1 도전층 (30)은 상기 제2 절연층 (22) 상에 설치되고; 상기 제1 도전층 (30)은 제2 터치 전극 (31)을 포함하고, 상기 제1 터치 전극 (213)의 위치는 상기 제2 터치 전극 (31)의 위치와 대응된다. 일 실시예에서, 상기 제1 터치 전극 (213) 및 상기 제2 터치 전극 (31)은 모두 격자형이고, 상기 제2 터치 전극 (31)은 상기 제1 터치 전극 (213)에 연결된다. 제1 터치 전극 (213) 및 제2 터치 전극 (31)의 구조는 이에 한정되지 않음을 알 수 있다. 일 실시예에서, 제1 도전층 (30)의 재료는 인듐 주석 산화물을 포함하지만 이에 제한되지 않는다.
일 실시예에서, 제조 공정을 단순화하고 생산 비용을 줄이기 위해, 상기 베이스 (10)는 스위칭 소자 (T2)를 더 포함하고, 상기 스위칭 소자는 제3 드레인 전극 (183)을 포함한다.
일 실시예에서, 제조 공정을 단순화하고 생산 비용을 줄이기 위해, 상기 어레이 기판 (100)은 제2 도전층 (40)을 더 포함하고, 제2 도전층 (40)은 상기 제1 도전층 (30) 상에 설치되고; 상기 제2 도전층 (40)은 화소 전극 (41)을 포함하고; 상기 화소 전극 (41)은 상기 스위칭 소자 (T2)의 드레인 전극(183)에 연결된다. 제2 도전층 (40)의 재료는 제1 도전층 (30)의 재료와 동일할 수 있다.
일 실시예에서, 제조 공정을 단순화하고 생산 비용을 줄이기 위해, 제1 도전층 (30)은 제1 전극 판 (32)을 더 포함하고, 제2 도전층 (40)은 제2 전극 판 (42)을 더 포함하고, 여기서 제2 전극 판 (42)은 제1 전극 판 (32)의 위치와 대응되여 픽셀 커패시터를 형성한다.
바람직한 실시예에서, 제3 드레인 전극 (183)은 제2 금속층 (18) 에 위치한다. 즉, 스위칭 소자 (T2)의 드레인 전극 및 소스 전극은 각각 제어 소자 (T1)의 소스 전극 및 드레인 전극과 동일한 층에 형성되며, 그외에 스위칭 소자 (T2)의 게이트 전극은 제어 소자(T1)의 게이트 전극과 동일한 층에 형성될 수 있고, 스위칭 소자 T2의 반도체층 역시 제어 소자 T1의 반도체층과 동일한 층에 형성될 수 있다.
도 5에 도시된 바와 같이, 일 실시예에서, 본 실시예의 어레이 기판의 제조 방법은 다음과 같은 단계를 포함한다 :
S101, 베이스 기판 (11) 상에 차광층 (12)을 준비하는 단계;
예를 들어, 차광층 (12)은 노광 및 식각에 의해 패터닝되어, 차광층 (12)이 제1 반도체 부 (141)를 차폐하도록 한다.
S102, 차광층 (12) 상에 버퍼층 (13) 및 제1 반도체층 (14)을 순차적으로 형성한다.
예를 들어, 제1 반도체층 (14)의 재료는 다결정 실리콘이고, 제1 반도체층 (14)을 노광 및 식각하여 각각 제1 반도체 부 (141)와 제2 반도체 부 (142)를 형성하고, 제1 반도체 부 (141)와 제2 반도체 부 (142)에 대해 P 이온 도핑을 진행하여 N+를 형성하고, 제1 반도체 부 (141)와 제2 반도체 부 (142)가 오믹 접촉이 용이하도록 한다.
S103, 제1 반도체 부 및 제2 반도체 부 상에 제1 절연층 (15) 및 제1 금속층 (16)을 순차적으로 증착한다.
예를 들어, 제1 금속층 (16)은 제1 게이트 전극 (161) 및 제3 게이트 전극 (162)을 형성하도록 패터닝된다. 이후, 자체 정렬 공정에 의해 제1 반도체 부 (141)와 제2 반도체 부 (142)는 각각 N- 이온 주입이 진행된다.
S104, 제1 금속층 (16) 상에 게이트 절연층 (17)을 한층 증착한다.
예를 들어, 일 실시예에서 게이트 절연층 (17)은 SiNx / SiOx의 적층 구조일 수 있으며, 일 실시예에서 급속 열 어닐링을 사용하여 수소화 및 활성화를 수행할 수 있고, 그 다음, 게이트 절연층 (17)을 노광 및 식각하여, 소스 전극과 드레인 전극의 연결 홀을 형성하고, 상기 연결 홀은 제1 반도체 부 (141) 또는 제2 반도체 부 (142)와 연결된다.
S105, 연결 홀 내 및 게이트 절연층 (17)에 제2 금속층을 증착한다.
예를 들어, 제2 금속층 (18)은 패터닝되어 제1 소스 전극 (181) 및 제1 드레인 전극 (182), 제3 드레인 전극 (183) 및 제3 소스 전극 (184)을 형성한다.
S106, 제2 금속층 위에 평탄층 (19)을 형성한다.
예를 들어, 평탄층상에 연결 홀이 설치되고, 제1 금속 부 (212)는 상기 연결 홀을 통해 제1 드레인 전극 (182)과 연결되는데 사용된다.
S107, 평탄층 (19) 상에 제3 금속층 (21)을 증착한다.
예를 들어, 상기 제3 금속층 (21)을 패터닝하여 제2 게이트 전극 (211), 제1 금속 부 (212) 및 제1 터치 전극 (213)을 형성한다.
S108, 제3 금속층 (21) 위에 제2 절연층 (22)을 증착하고, 제2 절연층 (22) 위에 제1 금속 부 (212)와 제2 드레인 전극 (242)사이의 연결 홀 및 제1 터치 전극 (213)과 제2 터치 전극 (31) 사이의 연결 홀을 형성한다.
S109, 제2 절연층 (22) 상에 제2 반도체층 (23)을 증착한다.
제2 반도체층 (23)의 재료는 a-Si이며, 이를 표면에 N+ -a-Si가 형성되도록 처리한 후 패터닝 처리를 진행한다.
S110, 제2 반도체층 (23) 상에 제4 금속층 (24)을 형성하고, 제4 금속층 (24)을 패터닝하여 제2 소스 전극 (241) 및 제2 드레인 전극 (242)을 형성한다.
S111, 제2 절연층 (22) 상에 제1 도전층 (30)을 증착하고 그 위에 패터닝 공정을 수행하여 제2 터치 전극 (31)과 제1 전극 판 (32)을 형성한다.
S112, 제1 도전층 (30) 상에 제3 절연층 (25) 및 제2 도전층 (40)을 순차적으로 증착한다.
예를 들어, 제3 절연층 (25) 상에 연결 홀이 설치되며, 상기 연결 홀은 화소 전극 (41)과 제3 드레인 전극 (183)을 연결하는데 사용된다.
제2 도전층 (40)은 패터닝되어 화소 전극 (41) 및 제2 전극 판 (42)을 형성한다.
감광 센서 (S)가 제어 소자 (T1) 상에 만들어지기 때문에 감광 센서에 연결되는 관련 금속 배선을 감소시켜 개구율을 증가시킬 수 있으며; 또한 비정질 실리콘의 감광층의 광흡수 계수가 다결정 실리콘보다 대폭 높아, 감광 센서의 감도를 증가한다.
도 6을 참조하면, 도 6은 본 출원의 다른 실시예에 의해 제공되는 어레이 기판의 개략적인 구조도이다.
도 6에 도시된 바와 같이, 본 실시예의 감광 센서와 그전의 실시예의 감광 센서의 차이점은 본 실시예의 제2 게이트 전극 (211)이 제2 소스 전극 (241)과 연결된다는 것이다.
상기 제2 게이트 전극 (211)이 상기 제2 소스 전극 (241)에 연결되어 있기 때문에 임피던스가 더욱 낮아져 감광 센서의 감도가 높아진다.
본 출원의 일 실시예는 또한 전술한 감광 센서를 포함하는 어레이 기판을 제공한다.
도7을 참조하면, 도7은 본 출원의 또 다른 실시예에 의해 제공되는 어레이 기판의 개략적인 구조도이다.
본 실시예의 감광 센서와 제1 실시예의 감광 센서의 차이점은 본 실시예의 제2 게이트 전극 (211)의 면적이 보다 크다는 것이다.
도 7에 도시된 바와 같이, 제조 공정을 단순화하고 생산 비용을 절감하기 위해, 상기 제2 드레인 전극 (242)은 상기 제2 게이트 전극 (211)의 일부를 덮는다. 즉, 제2 게이트 전극 (211)이 베이스 기판 (11)상에서의 정투영 면적은 상기 제2 드레인 전극(242)이 베이스 기판 (11)상에서의 정투영 면적보다 크고, 그외에 제2 게이트 전극 (211)이 베이스 기판 (11)상에서의 정투영은 또한 제2 반도체층 (23)이 베이스 기판 (11)상에서의 정투영과 부분적으로 중첩된다. 또한, 상기 제2 게이트 전극 (211)은 상기 제1 드레인 전극(182)의 일부를 덮고, 즉, 제2 게이트 전극은 제1 금속 부로도 사용된다.
본 출원의 일 실시예는 또한 전술한 감광 센서를 포함하는 어레이 기판을 제공한다.
도 2 내지 도 7은 실시예들 중 하나의 실시예의 개략적인 구조도를 도시한 것일뿐, 본 발명을 제한하지 않음을 이해할 수 있다. 전술한 실시예의 어레이 기판은 전술한 감광 센서의 모든 기술 방안을 포함하고, 따라서 전술한 모든 기술적 효과를 달성할 수 있고, 이에 대해 반복적으로 설명하지 않는다.
도 8에 도시된 바와 같이, 본 실시예는 또한 전술한 어레이 기판 (100)중 어느 하나를 포함하는 디스플레이 패널 (200)을 제공하고, 또한, 상기 디스플레이 패널 (200)은 어레이 기판(100)의 반대편에 설치된 제2 기판 (201)을 더 포함할 수 있다. 상기 표시 패널 (200)은 액정 표시 패널일 수 있다. 어레이 기판 (100)과 제2 기판 (201) 사이에는 액정층 (미도시)이 더 설치된다. 또한, 어레이 기판 (100)과 제2 기판 (201)을 접합하기 위해 어레이 기판 (100)과 제2 기판 (201) 사이에는 실런트가 설치될 수 있다. 일 실시예에서, 제2 기판 (201)은 제2베이스 기판 (71) 및 제2 전극 (72)을 포함할 수 있다. 다른 실시예에서, 제2 기판 (201)은 컬러 필터 기판일 수 있으며, 즉, 제2 기판 (201)은 컬러 필터층을 더 포함할 수 있다. 제2 기판 (201)의 구조는 이에 한정되지 않음을 알 수 있다.
도 9를 참조하면, 도 9는 본 출원의 실시예에 의해 제공되는 전자 기기의 개략적인 구조도이다.
상기 전자 기기 (300)는 표시 패널 (200), 제어 회로 (80) 및 하우징 (90)을 포함할 수 있다. 반드시 밝혀야 할 것은 도 9에 도시된 전자 기기 (300)는 상기 내용에 한정되지 않고, 카메라, 안테나 구조, 지문 잠금 해제 모듈 등과 같은 기타 장치를 포함할 수도 있다.
여기서 표시 패널 (200)은 하우징 (90)상에 배치된다.
일부 실시예에서, 디스플레이 패널 (200)은 하우징 (90)에 고정될 수 있고, 디스플레이 패널 (200) 및 하우징 (90)은 제어 회로 (80)와 같은 소자를 수용하기 위해 폐쇄된 공간을 형성할 수 있다.
일부 실시예에서, 하우징 (90)은 플라스틱 하우징 또는 실리콘 하우징 등 가요성 재료로 제조될 수 있다.
여기서, 제어 회로 (80)는 하우징 (90)내에 설치되고, 상기 제어 회로 (80)는 전자 기기 (300)의 메인 보드가 될 수 있으며, 제어 회로 (80)에는 배터리, 안테나 구조, 마이크, 스피커, 이어폰 인터페이스, 범용 직렬 버스 인터페이스, 카메라, 거리 센서, 주변광 센서, 수신기 및 프로세서와 같은 기능 요소 중 하나 또는 둘 이상이 집성되어 있을 수 있다.
여기서, 상기 표시 패널 (200)은 하우징 (90)내에 설치됨과 동시에 상기 표시 패널 (200)이 제어 회로 (80)와 전기적으로 연결되어, 전자 기기 (300)의 표시면을 형성한다. 상기 표시 패널 (200)은 표시 영역과 비 표시 영역을 포함할 수 있다. 상기 표시 영역은 전자 기기 (300)의 화면을 표시하거나 사용자가 터치 조작을 수행하는데 사용될 수 있다. 상기 비 표시 영역은 다양한 기능 요소를 설치하는데 사용될 수 있다.
상기 전자 기기로서 휴대폰, 태블릿 컴퓨터, 컴퓨터 모니터, 게임기, 텔레비전, 디스플레이 화면, 웨어러블 장치 및 디스플레이 기능이 있는 기타 전기 제품 또는 가전 제품이 포함되지만 이에 국한되지는 않는다.
본 출원의 실시예들의 감광 센서, 어레이 기판 및 전자 기기는 제2 게이트 전극을 포함하는 제3 금속층; 상기 제3 금속층 상에 설치되는 제2 절연층; 상기 제2 절연층 상에 설치되는 상기 제2 반도체층 －상기 제2 반도체층은 상기 제2 반도체층의 양단에 위치하는 도전부를 포함하며, 상기 제2 게이트 전극은 상기 제2 반도체층의 일부를 덮음 － ; 상기 제2 반도체층 상에 설치되고, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제4 금속층을 포함하고; 제2 게이트 전극과 제2 소스 전극 및/혹은 제2 드레인 전극 사이에는 게이트 전극에 의해 제어되지 않는 갭 영역을 포함하고 있기에, 감광 센서의 암전류를 줄이고, 디바이스의 노이즈 내성 및 감도를 향상시켜, 지문 인식의 정확도를 향상시킬 수 있다.
본 출원의 실시예에 의해 제공되는 감광 센서, 어레이 기판 및 전자 기기는 위에서 이미 상세히 설명하였고, 본 명세서에는 특정예를 사용하여 본 출원의 원리 및 실시형태에 대해 설명하며, 상기 실시예에 대한 설명은 단지 본 출원을 이해하는데 사용된다. 이와 동시에, 이 분야의 통상의 기술자는 본 출원의 사상에 따라 구체적인 실시형태 및 적용 범위를 변화시킬 수 있으며, 요약하면 본 명세서의 내용을 본 출원에 대해 제한하는 것으로 이해해서는 안된다.

Claims (20)

  1. 감광 센서로서,
    제2 게이트 전극을 포함하는 제3 금속층;
    상기 제3 금속층 상에 설치되는 제2 절연층;
    상기 제2 절연층 상에 설치되는 제2 반도체층 －상기 제2 반도체층은 상기 제2 반도체층의 양단에 위치하는 도전부를 포함하며, 상기 제2 반도체층이 설정된 평면 상에서의 정투영은 상기 제2 게이트 전극이 상기 설정된 평면 상에서의 정투영과 부분적으로 중첩됨－ ;
    상기 제2 반도체층 상에 설치되고, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제4 금속층을 포함하고,
    상기 제2 소스 전극은 제1 서브 연결부 및 제2 서브 연결부를 포함하고, 상기 제2 서브 연결부는 원호 형상을 가지며, 상기 제1 서브 연결부의 일단이 상기 제2 서브 연결부에 연결되고;
    상기 제2 드레인 전극의 설정 단부는 원호 형상을 가지고, 상기 제2 서브 연결부의 형상과 상기 제2 드레인 전극의 설정 단부의 형상은 서로 매칭하며, 상기 설정 단부는 상기 제2 소스 전극의 일측 단부에 근접하고;
    상기 제2 게이트 전극의 설정 단부도 원호 형상을 가지고, 상기 제2 게이트 전극이 베이스 상에서의 정투영 면적은 상기 제2 드레인 전극이 상기 베이스 상에서의 정투영 면적보다 크고, 상기 제2 서브 연결부는 상기 제2 게이트 전극의 설정 단부 외부를 감싸는, 감광 센서.
  2. 제1 항에 있어서,
    상기 제2 소스 전극은 상기 제2 게이트 전극의 일부를 덮는, 감광 센서.
  3. 제2 항에 있어서,
    상기 제2 게이트 전극은 상기 제2 소스 전극에 연결되는, 감광 센서.
  4. 제2 항에 있어서,
    상기 제2 드레인 전극이 상기 설정된 평면 상에서의 정투영과 상기 제2 게이트 전극이 상기 설정된 평면 상에서의 정투영은 겹치지 않는, 감광 센서.
  5. 제1 항에 있어서,
    상기 제2 드레인 전극은 상기 제2 게이트 전극의 일부를 덮는, 감광 센서.
  6. 제 5 항에 있어서,
    상기 제2 소스 전극이 상기 설정된 평면 상에서의 정투영과 상기 제2 게이트 전극이 상기 설정된 평면 상에서의 정투영은 겹치지 않는, 감광 센서.
  7. 삭제
  8. 제1 항에 있어서,
    상기 제2 소스 전극은 제1 공통 단부, 제1 줄기 부 및 복수의 제1 가지 부를 포함하고, 상기 제1 줄기 부는 상기 제1 공통 단부 및 상기 제1 가지 부의 일단에 각각 연결되고, 상기 제1 공통 단부 및 상기 제1 가지 부는 모두 제1 방향을 따라 배열되고, 상기 제1 줄기 부는 제2 방향을 따라 배열되고;
    상기 제2 드레인 전극은 제2 공통 단부, 제2 줄기 부 및 복수의 제2 가지 부를 포함하고, 상기 제2 줄기 부는 상기 제2 공통 단부 및 상기 제2 가지 부의 일단에 각각 연결되고, 상기 제2 공통 단부 및 상기 제2 가지 부는 모두 제1 방향을 따라 배열되고, 상기 제2 줄기 부는 제2 방향을 따라 배열되고, 상기 제1 가지 부와 상기 제2 가지 부는 서로 엇갈리게 설치되고;
    상기 제2 게이트 전극은 상기 제2 줄기 부, 상기 제2 가지 부 및 일부의 상기 제2 공통 단부를 덮고, 상기 제1 방향과 상기 제2 방향은 서로 교차하는, 감광 센서.
  9. 어레이 기판으로서,
    제어 소자를 포함하는 베이스;
    감광 센서를 포함하고;
    상기 감광 센서는
    제2 게이트 전극을 포함하는 제3 금속층;
    상기 제3 금속층 상에 설치되는 제2 절연층;
    상기 제2 절연층 상에 설치되는 제2 반도체층 －상기 제2 반도체층은 상기 제2 반도체층의 양단에 위치하는 도전부를 포함하며, 상기 제2 반도체층이 설정된 평면 상에서의 정투영은 상기 제2 게이트 전극이 상기 설정된 평면 상에서의 정투영과 부분적으로 중첩됨－ ;
    상기 제2 반도체층 상에 설치되고, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제4 금속층을 포함하고;
    상기 감광 센서의 제2 드레인 전극은 상기 제어 소자와 연결되고,
    상기 제3 금속층은 제1 터치 전극을 더 포함하고;
    상기 어레이 기판은 상기 제2 절연층 상에 설치되는 제1 도전층을 더 포함하고;
    상기 제1 도전층은 제2 터치 전극을 포함하고, 상기 제2 터치 전극의 위치는 상기 제1 터치 전극의 위치와 대응되고,
    상기 베이스는 스위칭 소자를 더 포함하고;
    상기 어레이 기판은
    상기 제1 도전층 상에 설치되는 제2 도전층을 더 포함하고;
    상기 제2 도전층은 픽셀 전극을 포함하고, 상기 픽셀 전극은 상기 스위칭 소자의 드레인 전극에 연결되는, 어레이 기판.
  10. 제 9 항에 있어서,
    상기 제어 소자는 제1 드레인 전극을 포함하고;
    상기 제3 금속층은 제1 금속 부를 더 포함하고, 상기 제2 드레인 전극은 상기 제1 금속 부를 통해 상기 제1 드레인 전극에 연결되는, 어레이 기판.
  11. 제 9 항에 있어서,
    상기 제2 반도체층은 상기 제어 소자의 반도체층을 덮는, 어레이 기판.
  12. 제 9 항에 있어서,
    상기 제어 소자의 반도체층의 재료는 다결정 실리콘이고, 상기 제2 반도체층의 재료는 비정질 실리콘인, 어레이 기판.
  13. 삭제
  14. 삭제
  15. 제 9 항에 있어서,
    상기 제1 도전층은 제1 전극 판을 더 포함하고;
    상기 제2 도전층은 제2 전극 판을 더 포함하고, 상기 제1 전극 판의 위치는 상기 제2 전극 판의 위치와 대응되는, 어레이 기판.
  16. 제 9 항에 있어서,
    상기 제2 소스 전극은 상기 제2 게이트 전극의 일부를 덮는, 어레이 기판.
  17. 제 9 항에 있어서,
    상기 제2 게이트 전극은 상기 제2 소스 전극에 연결되는, 어레이 기판.
  18. 제 9 항에 있어서,
    상기 제2 드레인 전극은 상기 제2 게이트 전극의 일부를 덮는, 어레이 기판.
  19. 제18 항에 있어서,
    상기 제2 소스 전극이 상기 설정된 평면상에서의 정투영과 상기 제2 게이트 전극이 상기 설정된 평면상에서의 정투영은 겹치지 않는, 어레이 기판.
  20. 제 9 항에 따른 어레이 기판을 포함하는 전자 기기.
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