CN113078171B - 一种阵列基板、阵列基板制程方法及显示面板 - Google Patents

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Abstract

本发明公开了一种阵列基板、阵列基板制程方法及显示面板。该阵列基板包括基板和感光元件。所述感光元件设置在所述基板上，所述感光元件包括依次层叠设置的掺杂半导体层、本征半导体层以及透明电极层；其中，所述掺杂半导体层为N型掺杂半导体，所述透明电极层为P型透明电极，或所述掺杂半导体层为P型掺杂半导体，所述透明电极层为N型透明电极。通过改进感光元件的内部结构，能够增强本征半导体层入射界面对光线的吸收，从而增强感光元件的灵敏度。

Description

一种阵列基板、阵列基板制程方法及显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板、阵列基板制程方法及显示面板。
背景技术
随着面板产业的迅猛发展，人们除了对显示器高分辨、宽视角、低功耗等要求外，也对显示面板提出了其它要求。丰富面板功能，增加人机互动，提高显示面板的竞争力，是目前显示面板的主要发展方向之一。
光学指纹，环境光传感器等感光元件(sensor)是目前发展比较火热的方向。目前面板厂的生产工艺常采用多晶硅(poly-Si)制作感光sensor的吸光层，但poly-Si感光sensor的厚度太薄，不足以吸收足够的光强，因而会影响感光sensor的灵敏度。单晶硅(α-Si)作为可见光强吸收材料，具有厚度可控优点，是作为感光sensor吸光层的较佳选择。
目前集成到阵列基板的感光sensor采用P-α-Si/n-poly-Si异质结结构或者P-α-Si/本征α-Si/n-poly-Si结构。由于无论是离子注入或者等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition,PECVD)生长的P-α-Si都处在入射光的顶端，远离异质结的结区，电场较弱，无法有效分离光生电子和空穴，严重影响感光sensor的灵敏度。
发明内容
本发明提供一种阵列基板、阵列基板制程方法及显示面板，通过改进感光元件的结构提高灵敏度。
本发明提供一种阵列基板，包括：
基板；
感光元件，所述感光元件设置在所述基板上，所述感光元件包括依次层叠设置的掺杂半导体层、本征半导体层以及透明电极层；其中，所述掺杂半导体层为N型掺杂半导体，所述透明电极层为P型透明电极，或所述掺杂半导体层为P型掺杂半导体，所述透明电极层为N型透明电极。
在一些实施例中，所述透明电极层的厚度为
Figure GDA0003611099460000021
至
Figure GDA0003611099460000022
在一些实施例中，所述透明电极层采用的材料为金属氧化物。
在一些实施例中，所述基板与所述掺杂半导体层之间还设置有遮光层、缓冲层，所述遮光层设置在所述基板的一侧表面并部分覆盖所述基板，所述缓冲层设置在所述遮光层远离所述基板的一侧并延伸至所述基板，所述感光元件设置在所述缓冲层远离所述基板的一侧，且设置在所述遮光层在所述基板的正投影内。
在一些实施例中，所述掺杂半导体层采用的材料为多晶硅，所述本征半导体层采用的材料为非晶硅。
在一些实施例中，还包括第一绝缘层和第二绝缘层，所述第一绝缘层设置在所述掺杂半导体层远离所述基板的一侧并延伸至所述缓冲层，所述第一绝缘层上设置有第一通孔；所述本征半导体层设置在所述第一绝缘层远离所述基板的一侧，所述本征半导体层通过所述第一通孔与所述掺杂半导体层连接；所述第二绝缘层设置在所述本征半导体层远离所述基板的一侧并延伸至所述第一绝缘层，所述第二绝缘层上设置有第二通孔；所述透明电极层设置在所述第二绝缘层远离所述掺杂半导体层的一侧，所述透明电极层通过所述第二通孔与所述本征半导体层连接。
在一些实施例中，还包括金属层，所述金属层与所述透明电极层同层设置，所述第一绝缘层和所述第二绝缘层上还设置有第三通孔，所述金属层通过所述第三通孔与所述掺杂半导体层连接。
在一些实施例中，所述掺杂半导体层及所述本征半导体层采用的材料均为非晶硅。
在一些实施例中，还包括第一绝缘层，所述掺杂半导体层设置在所述基板上，所述本征半导体层设置在所述掺杂半导体层远离所述基板的一侧；所述第一绝缘层设置在所述本征半导体层远离所述基板的一侧并延伸至所述缓冲层，所述第一绝缘层上设置有第一通孔；所述透明电极层设置在所述第一绝缘层远离所述本征半导体层的一侧，所述透明电极层通过所述第一通孔与所述本征半导体层连接。
在一些实施例中，还包括金属层；所述第一绝缘层上还设置有第二通孔；所述金属层与所述透明电极层同层设置，并通过所述第二通孔与所述掺杂半导体层连接。
在一些实施例中，所述缓冲层包括依次层叠设置的硅氮化合物层、硅氧化合物层或上述膜层的组合。
在一些实施例中，所述掺杂半导体层的厚度为
Figure GDA0003611099460000031
至
Figure GDA0003611099460000032
在一些实施例中，所述本征半导体层的厚度为
Figure GDA0003611099460000034
至
Figure GDA0003611099460000033
在一些实施例中，所述掺杂半导体层的费米能级大小为4.2至4.7，所述本征半导体层的费米能级大小为4.6至5.0，所述透明电极层的费米能级大小为4.9至5.5。
在一些实施例中，所述掺杂半导体层的折射率大小为3.8至4.2，所述本征半导体层的折射率大小为3.6至4.1，所述透明电极层的折射率大小为1.6至2.0。
本发明提供一种显示面板，包括一种阵列基板，所述阵列基板为以上所述的阵列基板。
在一些实施例中，所述显示面板还包括对向基板与液晶层，所述对向基板与所述阵列基板相对设置，所述液晶层设置于所述阵列基板和所述对向基板之间。
在一些实施例中，所述阵列基板包括依次层叠设置的基板、遮光层、缓冲层、掺杂半导体层、与所述掺杂半导体层同层设置的有源层、第一绝缘层、栅极层、第二绝缘层、本征半导体层、第三绝缘层、源漏极走线、平坦层、钝化层、透明电极层以及与所述透明电极层同层设置的第一电极层。
本发明提供的阵列基板，包括基板和感光元件。所述感光元件设置在所述基板上，所述感光元件包括依次层叠设置的掺杂半导体层、本征半导体层以及透明电极层。其中，所述掺杂半导体层为N型掺杂半导体，所述透明电极层为P型透明电极，或所述掺杂半导体层为P型掺杂半导体，所述透明电极层为N型透明电极。通过改进感光元件的内部结构，能够增强本征半导体层入射界面对光线的吸收，从而增强感光元件的灵敏度。
附图说明
为了更清楚地说明本发明中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的阵列基板的第一种结构示意图；
图2为本发明提供的阵列基板的第二种结构示意图；
图3为本发明提供的阵列基板的第三种结构示意图；
图4为本发明提供的阵列基板的第四种结构示意图；
图5为本发明提供的阵列基板的第五种结构示意图；
图6为本发明提供的阵列基板的第六种结构示意图；
图7为本发明提供的阵列基板制程方法的第一种流程示意图；
图8为本发明提供的阵列基板制程方法的第二种流程示意图；
图9为本发明提供的阵列基板制程方法的第三种流程示意图；
图10为本发明提供的显示面板的第一种结构示意图；
图11为本发明提供的显示面板的第二种结构示意图。
具体实施方式
下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在本发明的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
本发明提供一种阵列基板、阵列基板制程方法及显示面板，以下对阵列基板做详细介绍。
请参阅图1，图1为本发明提供的阵列基板10的第一种结构示意图。该阵列基板10包括基板101和感光元件102。感光元件102设置在基板101上，感光元件102包括依次层叠设置的掺杂半导体层1021、本征半导体层1022以及透明电极层1023。其中，掺杂半导体层1021为N型掺杂半导体，透明电极层1023为P型透明电极，或掺杂半导体层1021为P型掺杂半导体，透明电极层1023为N型透明电极。
本发明提供的阵列基板10，对感光元件102的结构进行了改进，采用透明电极层1023作为感光元件102的一极。透明电极层1023在可见光的波段不吸收光，能够有更多的光线到达本征半导体层1022，从而增强了本征半导体层1022入射界面对光线的吸收。因此在感光元件102中产生的电场更强，能够有效分离光生电子和空穴，从而增强感光元件102的灵敏度。
其中，基板101为玻璃、功能玻璃(sensorglass)或柔性衬底。其中，功能玻璃是在超薄玻璃上溅射透明金属氧化物导电薄膜镀层，并经过高温退火处理得到的。其中，透明金属氧化物的材料可以为铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)、铟镓锌锡氧化物(IGZTO)、铟锡氧化物(ITO)、铟锌氧化物(IZO)、铟铝锌氧化物(IAZO)、铟镓锡氧化物(IGTO)或锑锡氧化物(ATO)中的任一种。其中，柔性衬底采用的材料为聚合物材料，具体地，柔性衬底采用的材料可以为聚酰亚胺(Polyimide,PI)、聚乙烯(Polyethylene,PE)、聚丙烯(Polypropylene,PP)、聚苯乙烯(Polystyrene,PS)、聚对苯二甲酸乙二醇酯(Polyethyleneglycol terephthalate,PET)或聚萘二甲酸乙二醇酯(Polyethylene naphthalate twoformic acid glycol ester,PEN)。聚合物材料的柔韧性好、质量轻、耐冲击，适用于柔性显示面板。其中，聚酰亚胺还能够实现良好的耐热性和稳定性。
其中，掺杂半导体层1021的厚度为
Figure GDA0003611099460000051
至
Figure GDA0003611099460000052
掺杂半导体层1021的费米能级大小为4.2至4.7，掺杂半导体层1021的折射率大小为3.8至4.2。具体地，掺杂半导体层1021的厚度可为
Figure GDA0003611099460000053
或
Figure GDA0003611099460000054
掺杂半导体层1021的费米能级大小可以为4.2、4.3、4.4、4.5、4.6或4.7，掺杂半导体层1021的折射率大小可以为3.8、3.9、4.0、4.1或4.2。
其中，本征半导体层1022的厚度为
Figure GDA0003611099460000055
至
Figure GDA0003611099460000056
本征半导体层1022的费米能级大小为4.6至5.0，本征半导体层1022的折射率大小为3.6至4.1。具体地，本征半导体层1022的厚度为
Figure GDA0003611099460000061
Figure GDA0003611099460000062
或
Figure GDA0003611099460000063
本征半导体层1022的费米能级大小可以为4.6、4.7、4.8、4.9或5.0，本征半导体层1022的折射率大小可以为3.6、3.7、3.8、3.9、4.0或4.1。本征半导体层1022的厚度可以根据不同显示面板的需求进行设置，采用以上厚度范围的材料用于本征半导体层1022的制作，能够在增大灵敏度的同时，适应于不同显示面板。
其中，透明电极层1023的厚度为
Figure GDA0003611099460000064
至
Figure GDA0003611099460000065
透明电极层1023的费米能级大小为4.9至5.5，透明电极层1023的折射率大小为1.6至2.0。具体地，透明电极层1023的厚度为
Figure GDA0003611099460000066
或
Figure GDA0003611099460000067
Figure GDA0003611099460000068
透明电极层1023的费米能级大小可以为4.9、5.0、5.1、5.2、5.3、5.4或5.5，透明电极层1023的折射率大小为1.6、1.7、1.8、1.9或2.0。由于透明电极层1023的厚度较小，采用以上厚度范围的材料用于透明电极层1023的制作，能够更好的减少透明电极层1023对光线的吸收，使更多的光线透过透明电极层1023到达本征半导体层1022，实现增大灵敏度的效果。
其中，掺杂半导体层1021的费米能级小于本征半导体层1022的费米能级，本征半导体层1022的费米能级小于透明电极层1023的费米能级。这样能够保证感光元件102中载流子的跃迁，便于感光元件102吸收光后电子的流动，提高感光元件102的灵敏性。
其中，掺杂半导体层1021、本征半导体层1022、透明电极层1023的折射率范围是为了提高感光元件102对光线的利用率所设置的。在上述折射率范围内，能够有效提高感光元件102的感光灵敏度。
其中，透明电极层1023采用的材料为金属氧化物。具体地，金属氧化物的材料可以为氧化锌(ZnO)、氧化铟(In2O3)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)、铟镓锌锡氧化物(IGZTO)、铟锡氧化物(ITO)、铟锌氧化物(IZO)、铟铝锌氧化物(IAZO)、铟镓锡氧化物(IGTO)或锑锡氧化物(ATO)中的任一种。以上材料具有很好的导电性和透明性，并且厚度较小，不会影响显示面板的整体厚度。同时，还可以减少对人体有害的电子辐射及紫外光、红外光。在以上材料中，可以根据实际需求选用功函数高的材料制备透明电极层1023。
需要说明的是，透明电极层1023与掺杂半导体层1021的P型、N型是相对概念。也就是说，当掺杂半导体层1021为N型掺杂半导体时，透明电极层1023为P型透明电极。当掺杂半导体层1021为P型掺杂半导体时，透明电极层1023为N型透明电极。而P型透明电极和N型透明电极不需要通过粒子注入等形式的掺杂实现，而是通过调整透明电极层1023的制程工艺参数来实现。关于P型透明电极和N型透明电极的制备工艺具体参数是材料相关领域的常用技术手段，在此不再赘述。
其中，请参阅图2，图2为本发明提供的阵列基板10的第二种结构示意图。基板101与掺杂半导体层1021之间还设置有遮光层103、缓冲层104，遮光层103设置在基板101的一侧表面并部分覆盖基板101，缓冲层104设置在遮光层103远离基板101的一侧并延伸至基板101，感光元件102设置在缓冲层104远离基板101的一侧，且设置在遮光层103在基板101的正投影内。
其中，遮光层103设置在基板101与掺杂半导体层1021之间，可以对基板101侧的环境光及其他光源进行反射或吸收，排除环境光及其他光源的信号干扰，能够明显降低环境光及其他光源对感光元件102的干扰，显著提高显示面板的信噪比。
其中，缓冲层104包括依次层叠设置的硅氮化合物层、硅氧化合物层或上述膜层的组合，缓冲层104的层叠方式并非本发明的保护重点，因此本发明的附图中未示出。其中，硅氮化合物层采用的材料为硅氮化合物(SiNx)，硅氮化合物层的厚度为40nm至60nm。硅氧化合物层采用的材料为二氧化硅(SiO2)，硅氧化合物的厚度为200nm至400nm。具体地，硅氮化合物层的厚度为40nm、45nm、50nm、55nm或60nm。硅氧化合物的厚度为200nm、250nm、300nm、350nm或400nm。
其中，请参阅图3，图3为本发明提供的阵列基板10的第三种结构示意图。该阵列基板10与图2所示的阵列基板10的区别在于，还包括第一绝缘层105和第二绝缘层106，第一绝缘层105设置在掺杂半导体层1021远离基板101的一侧并延伸至缓冲层104，第一绝缘层105上设置有第一通孔。本征半导体层1022设置在第一绝缘层105远离基板101的一侧，本征半导体层1022通过第一通孔与掺杂半导体层1021连接。第二绝缘层106设置在本征半导体层1022远离基板101的一侧并延伸至第一绝缘层105，第二绝缘层106上设置有第二通孔。透明电极层1023设置在第二绝缘层106远离掺杂半导体层1021的一侧，透明电极层1023通过第二通孔与本征半导体层1022连接。
其中，第二通孔在基板101上的正投影位于第一通孔在基板101上的正投影内。这样设置能够使得感光元件102的掺杂半导体层1021、本征半导体层1022与透明电极层1023重叠面积更大，有利于提升感光元件102对光线的利用率，也能提升电子跃迁时的迁移率。
其中，掺杂半导体层1021采用的材料为多晶硅(Poly-Si)，本征半导体层采用的材料为非晶硅(α-Si)。Poly-Si的工艺相容性大，常温下不活泼，因此器件的稳定性高。并且Poly-Si具有优良的半导体特性，已广泛用于电子工业中。α-Si工艺技术简单成熟、成本低廉，适用于大尺寸液晶显示器(Liquid Crystal Display,LCD)面板及价格便宜的电泳显示面板(Electrophoretic Display,EPD)。
其中，掺杂半导体层1021的掺杂可以是高浓度掺杂(P+/N+)，也可以是低浓度掺杂(P-/N-)，以具体感光元件102的器件要求进行调整。
需要说明的是，由于本发明提供的阵列基板10还包括其他结构，例如薄膜晶体管结构和其他走线。因此当感光元件102中的掺杂半导体层1021与本征半导体层1022分别采用Poly-Si和α-Si时，两层结构不能采用同一制程(mask)进行制备，为适应整体阵列基板10的制程工艺，需要在掺杂半导体层1021与本征半导体层1022之间设置一层绝缘层，本征半导体层1022与透明电极层1023之间也同理。另外，设置第一绝缘层105和第二绝缘层106可以方便后续膜层的图案化，防止感光元件102的结构与其他结构短接发生漏电，进而影响显示面板的性能。
其中，第一绝缘层105和第二绝缘层106采用的材料为硅氮化合物、硅氧化合物或上述化合物的组合。
其中，请参阅图4，图4为本发明提供的阵列基板10的第四种结构示意图。该阵列基板10与图3所示的阵列基板10的区别在于，还包括金属层107，金属层107与透明电极层1023同层设置，第一绝缘层105和第二绝缘层106上还设置有第三通孔，金属层107通过第三通孔与掺杂半导体层1021连接。
需要说明的是，金属层107是用作金属引线，金属层107与电路连接，用于向感光元件102输入信号。金属层107通过第三通孔与掺杂半导体层1021连接可以防止感光元件102与金属层107边缘短接发生漏电，进而影响显示面板的性能。
其中，请参阅图5，图5为本发明提供的阵列基板10的第五种结构示意图。该阵列基板10与图2所示的阵列基板10的区别在于，还包括第一绝缘层105，掺杂半导体层1021设置在基板101上，本征半导体层1022设置在掺杂半导体层1021远离基板101的一侧。第一绝缘层105设置在本征半导体层1022远离基板101的一侧并延伸至缓冲层104，第一绝缘层105上设置有第一通孔。透明电极层1023设置在第一绝缘层105远离本征半导体层1022的一侧，透明电极层1023通过第一通孔与本征半导体层1022连接。
其中，掺杂半导体层1021及本征半导体层1022采用的材料均为非晶硅(α-Si)。
其中，掺杂半导体层1021的掺杂可以是高浓度掺杂(P+/N+)，也可以是低浓度掺杂(P-/N-)，以具体感光元件102的器件要求进行调整。
需要说明的是，当感光元件102中的掺杂半导体层1021与本征半导体层1022都采用α-Si时，两层结构采用同一制程(mask)进行制备，因此在掺杂半导体层1021与本征半导体层1022之间不需要再设置一层绝缘层。而本征半导体层1022与透明电极层1023之间不是采用同一制程(mask)进行制备，为适应整体阵列基板10的制程工艺，需要在本征半导体层1022与透明电极层1023之间设置一层绝缘层。另外，设置第一绝缘层105还可以方便后续膜层的图案化，防止感光元件102的结构与其他结构短接发生漏电，进而影响显示面板的性能。
其中，请参阅图6，图6为本发明提供的阵列基板10的第六种结构示意图。该阵列基板10与图5所示的阵列基板10的区别在于，还包括金属层107。第一绝缘层105上还设置有第二通孔。金属层107与透明电极层1023同层设置，并通过第二通孔与掺杂半导体层1021连接。
需要说明的是，金属层107是用作金属引线，金属层107与电路连接，用于向感光元件102输入信号。金属层107通过第二通孔与掺杂半导体层1021连接可以防止感光元件102与金属层107边缘短接发生漏电，进而影响显示面板的性能。
本发明提供的阵列基板10，采用的感光元件102为掺杂半导体层1021、本征半导体层1022及透明电极层1023的叠层结构。由于透明电极层1023在可见光的波段不吸收光，因而能够有更多的光线到达本征半导体层1022，从而增强了本征半导体层1022入射界面对光线的吸收。因此在感光元件102中产生的电场更强，能够有效分离光生电子和空穴，从而增强感光元件102的灵敏度。
本发明提供一种阵列基板制程方法，请参阅图7，图7为本发明提供的阵列基板制程方法的第一种流程示意图，具体包括如下步骤：
201、提供一基板。
202、在基板上设置感光元件；其中，在基板上设置感光元件包括：
2021、在基板上设置掺杂半导体层。
其中，在基板上设置半导体层，然后对半导体层进行离子植入以得到掺杂半导体层。具体地，在基板上设置一层Poly-Si，然后采用离子注入机对Poly-Si开孔的地方植入离子。再进行热退火活化步骤，使混乱的离子有序的排列在Si原子的位置，使该掺杂Poly-Si层易于发生欧姆接触以得到掺杂半导体层。当对Poly-Si进行N型掺杂时，采用的离子为磷(P)离子。
2022、在掺杂半导体层远离基板的一侧设置本征半导体层。
其中，采用沉积的方法设置本征半导体层。具体地，在等离子体或电场的作用下，对本征半导体层材料进行轰击，把本征半导体层材料的分子、原子、离子及电子等溅射出来，被溅射出来的本征半导体层材料带有一定的动能，沿一定的方向射向掺杂半导体层，从而在掺杂半导体层上形成本征半导体层。采用沉积的方法，速度快，膜层致密，附着性好，很适合于大批量，高效率工业生产。
2023、在本征半导体层远离掺杂半导体层的一侧设置透明电极层。
其中，掺杂半导体层为N型掺杂半导体，透明电极层为P型透明电极，或掺杂半导体层为P型掺杂半导体，透明电极层为N型透明电极。
其中，采用沉积的方法设置透明电极层。具体地，可以采用物理气相沉积(Physical Vapor Deposition,PVD)的方法设置透明电极层，具体过程在此不再赘述。物理气相沉积技术工艺过程简单，对环境改善，无污染，耗材少，成膜均匀致密，与基体的结合力强。
请参阅图8，图8为本发明提供的阵列基板制程方法的第二种流程示意图，具体包括如下步骤：
301、提供一基板。
302、在基板的一侧表面沉积遮光层，遮光层部分覆盖基板。
其中，首先在基板上制备遮光膜层，然后采用曝光刻蚀的方法对遮光膜层进行图案化，以得到遮光层。
303、在遮光层远离基板的一侧设置缓冲层，缓冲层延伸至基板。
在一种实施例中，在遮光层远离基板的一侧设置硅氮化合物层，硅氮化合物层覆盖遮光层并延伸至基板，然后在硅氮化合物层远离所述遮光层的一侧设置硅氧化合物层以得到缓冲层。
304、在缓冲层远离遮光层的一侧设置掺杂半导体层。
其中，在缓冲层远离遮光层的一侧设置半导体膜层，然后采用曝光刻蚀的方法对半导体膜层进行图案化，以得到半导体层。然后采用离子注入机对半导体层开孔的地方植入离子。再进行热退火活化步骤，使混乱的离子有序的排列在Si原子的位置，使该掺杂半导体层易于发生欧姆接触。
305、在掺杂半导体层远离所述基板的一侧设置第一绝缘层，第一绝缘层延伸至基板。
其中，采用沉积的方法设置第一绝缘层。具体的沉积方法在此不再赘述。
306、在第一绝缘层上设置第一通孔。
307、在第一绝缘层远离基板的一侧设置本征半导体层。
其中，采用沉积的方法在第一绝缘层远离基板的一侧设置本征半导体膜层，然后采用曝光刻蚀的方法对本征半导体膜层进行图案化，以得到本征半导体层。具体的沉积方法在此不再赘述。
其中，本征半导体层通过第一通孔与掺杂半导体层连接。
308、在本征半导体层远离基板的一侧设置第二绝缘层，第二绝缘层延伸至第一绝缘层。
其中，采用沉积的方法设置第二绝缘层。具体的沉积方法在此不再赘述。
309、在第二绝缘层上设置第二通孔。
其中，在第二绝缘层上设置第二通孔包括如下步骤：
3091、采用快速热退火的方法对所述第二绝缘层进行活化。
快速热退火(Rapid Thermal Annealing,RTA)用来激活半导体材料中的掺杂元素和将由离子注入造成的非晶结构恢复为完整晶格结构，采用这种退火方法能够活化掺杂半导体层，增强掺杂效率。具体地，将阵列基板从环境温度快速加热至约1000K至1500K，保持几秒钟后完成淬火。
3092、对第二绝缘层进行刻蚀处理以得到设置在第二绝缘层上的第二通孔。
310、在第二绝缘层远离本征半导体层的一侧设置透明电极层。
其中，采用沉积的方法在第二绝缘层远离本征半导体层的一侧设置透明电极膜层，然后采用曝光刻蚀的方法对透明电极膜层进行图案化，以得到透明电极层。具体的沉积方法在此不再赘述。
其中，透明电极层通过第二通孔与本征半导体层连接。
其中，形成的感光元件设置在遮光层在基板的正投影内。
311、在第一绝缘层和第二绝缘层上设置第三通孔。
312、在第二绝缘层远离基板的一侧设置金属层。
其中，金属层通过第三通孔与掺杂半导体层连接。
其中，掺杂半导体层为N型掺杂半导体，透明电极层为P型透明电极，或掺杂半导体层为P型掺杂半导体，透明电极层为N型透明电极。掺杂半导体层采用的材料为多晶硅(Poly-Si)，本征半导体层采用的材料为非晶硅(α-Si)。
请参阅图9，图9为本发明提供的阵列基板制程方法的第三种流程示意图，具体包括如下步骤：
401、提供一基板。
402、在基板的一侧表面沉积遮光层，遮光层部分覆盖基板。
403、在遮光层远离基板的一侧设置缓冲层，缓冲层延伸至基板。
404、在缓冲层远离遮光层的一侧设置掺杂半导体层和本征半导体层。
405、在本征半导体层远离所述基板的一侧设置第一绝缘层，第一绝缘层延伸至基板。
406、在第一绝缘层上设置第一通孔。
407、在第一绝缘层远离本征半导体层的一侧设置透明电极层。
其中，透明电极层通过第一通孔与本征半导体层连接。
408、在第一绝缘层上设置第二通孔。
其中，在第一绝缘层上设置第二通孔包括如下步骤：
4081、采用快速热退火的方法对第一绝缘层进行活化。
快速热退火(Rapid Thermal Annealing,RTA)用来激活半导体材料中的掺杂元素和将由离子注入造成的非晶结构恢复为完整晶格结构，采用这种退火方法能够活化掺杂半导体层，增强掺杂效率。具体地，将阵列基板从环境温度快速加热至约1000K至1500K，保持几秒钟后完成淬火。
4082、对第一绝缘层进行刻蚀处理以得到设置在第一绝缘层上的第二通孔。
409、在第一绝缘层远离基板的一侧设置金属层。
其中，金属层通过第三通孔与掺杂半导体层连接。
其中，掺杂半导体层为N型掺杂半导体，透明电极层为P型透明电极，或掺杂半导体层为P型掺杂半导体，透明电极层为N型透明电极。掺杂半导体层和本征半导体层采用的材料为非晶硅(α-Si)。
在图9所示的实施例中，膜层的设置方法与上一实施例相同，在此不再赘述。由于图9所示的实施例掺杂半导体层和本征半导体层采用的材料均为非晶硅(α-Si)，因此可以将掺杂半导体层和本征半导体层采用同一到制程进行制作，减少了一道膜层的制程和一层绝缘层的制程。这种方法减少了制程步骤，降低了制作难度，加快了生产效率。
本发明提供的阵列基板制程方法，与阵列基板其他器件或结构的制程相适应，不会增加多余的生产流程。并且，该阵列基板制程方法制成的阵列基板，采用的感光元件为掺杂半导体层、本征半导体层及透明电极层的叠层结构。由于透明电极层在可见光的波段不吸收光，因而能够有更多的光线到达本征半导体层，从而增强了本征半导体层入射界面对光线的吸收。因此在感光元件中产生的电场更强，能够有效分离光生电子和空穴，从而增强感光元件的灵敏度。
本发明提供一种显示面板，显示面板可以为主动发光型显示面板，例如有机发光二极管(Organic light-emitting diode，OLED)显示面板，主动矩阵有机发光二极管(Active matrix organic light-emitting diode，AMOLED)显示面板，被动矩阵有机发光二极管(Passive matrix organic light-emitting diode，PMOLED)显示面板、量子点有机发光二极管(Quantum dot light emitting diode，QLED)显示面板、微发光二极管(Microlight-emitting diode，Micro-LED)显示面板以及次毫米发光二极管(Mini light-emitting diode，Mini-LED)显示面板等。也可以为被动发光型显示面板，例如液晶显示(Liquid crystal display，LCD)面板。
本发明不限定液晶显示面板的类型，其可以为垂直电场型液晶显示面板，例如扭曲向列(twisted nematic，TN)型液晶显示面板，多畴垂直配向(Multi-domain VerticalAlignment，MVA)型液晶显示面板，也可以是水平电场型液晶显示面板，例如边缘场开关(Fringe Field Switching，FFS)型液晶显示面板或者面内转换(In-Plane Switching，IPS)型液晶显示面板。
请参阅图10，图10为本发明提供的显示面板100的第一种结构示意图。图10中以液晶显示面板为例进行示意。显示面板100包括相对设置的阵列基板10和对向基板20以及设置于阵列基板10和对向基板20之间的液晶层30，阵列基板为10以上所述的阵列基板10。在本实施方式中，阵列基板10为设置薄膜晶体管器件的基板，对向基板20为彩膜基板。
具体地，阵列基板10包括依次层叠设置的基板101、遮光层103、缓冲层104、掺杂半导体层1021、与掺杂半导体层1021同层设置的有源层108、第一绝缘层105、栅极层109、第二绝缘层106、本征半导体层1022、第三绝缘层111、源漏极走线110、平坦层112、钝化层113、透明电极层1023、与透明电极层1023同层设置的第一电极层114。对向基板20包括玻璃基板201和彩膜层202。
其中，在集成到LCD面板中时，本征半导体层1022可以与栅极层109同层设置在第一绝缘层105上，也可以如图10所示的方式设置，透明电极层1023可以与源漏极走线110同层设置，也可以如图10所示与第一电极层114同层设置。本申请中的感光元件102可以依据显示面板100的实际制程要求进行设置，本申请对此不做限制。
本申请也不限定阵列基板和对向基板的类型。在本申请其他实施方式中，阵列基板和对向基板可以为COA(color filter on array)型的阵列基板和对向基板。阵列基板和对向基板还可以包括其他装置，关于阵列基板与对向基板的具体设置为本领域技术人员所熟知的相关技术，在此不做过多赘述。
请参阅图11，图11为本发明提供的显示面板100的第二种结构示意图。图11中以显示面板100为OLED显示面板为例进行示意。显示面板100包括以上的阵列基板10和发光模块40，阵列基板10包括以上所述的基板101、感光元件102及薄膜晶体管器件10A。显示面板100还可以包括其他装置。本发明中发光模块40和其他装置及其装配是本领域技术人员所熟知的相关技术，在此不做过多赘述。
具体地，显示面板100包括依次层叠设置的基板101、遮光层103、缓冲层104、掺杂半导体层1021、与掺杂半导体层1021同层设置的有源层108、第一绝缘层105、本征半导体层1022、与本征半导体层同层设置的栅极层109、第二绝缘层106、透明电极层1023、与透明电极层1023同层设置的金属层107、与透明电极层1023同层设置的源漏极走线110、第三绝缘层111、平坦层112、像素定义层117、第一电极层114、发光层115以及第二电极层116。
其中，第一绝缘层105覆盖掺杂半导体层1021和有源层108，第一绝缘层105复用为薄膜晶体管器件10A的层间绝缘层。第二绝缘层106覆盖本征半导体层1022和栅极层109，第二绝缘层复用为薄膜晶体管器件10A的栅极绝缘层。第三绝缘层111覆盖透明电极层1023、金属层107以及源漏极走线110。源漏极走线110通过第二绝缘层106上的通孔与有源层108连接。第二绝缘层106上的通孔可以通过刻蚀工艺一次掩膜形成。第一电极层114与源漏极走线110连接。发光层115对应第一电极层114设置并与第一电极层114连接。
其中，第一电极层114可以为阳极，第二电极层116可以为阴极。
对于本发明提供的OLED显示面板的具体结构，是为了更好的说明本发明中感光元件的设置和位置关系，并不作为对本发明的限制。OLED显示面板中某些膜层可以根据需求在设置上发生变化。
本发明提供的显示面板100采用了以上所述的阵列基板10，该阵列基板10采用的感光元件为掺杂半导体层、本征半导体层及透明电极层的叠层结构。由于透明电极层在可见光的波段不吸收光，因而能够有更多的光线到达本征半导体层，从而增强了本征半导体层入射界面对光线的吸收。因此在感光元件中产生的电场更强，能够有效分离光生电子和空穴，从而增强感光元件的灵敏度。
本发明提供的显示面板100可应用于电子装置中，电子装置可以为智能手机(smartphone)、平板电脑(tablet personal computer)、移动电话(mobile phone)、视频电话机、电子书阅读器(e-book reader)、台式计算机(desktop PC)、手提电脑(laptop PC)、上网本(netbook computer)、工作站(workstation)、服务器、个人数字助理(personaldigital assistant)、便携式媒体播放器(portable multimedia player)、MP3播放器、移动医疗机器、照相机、游戏机、数码相机、车载导航仪、电子广告牌、自动取款机或可穿戴设备(wearable device)中的至少一个。
以上对本发明所提供的一种阵列基板、阵列基板制程方法及显示面板进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (27)

1.一种阵列基板，其特征在于，包括：
基板；
感光元件，所述感光元件设置在所述基板上，所述感光元件包括依次层叠设置的掺杂半导体层、本征半导体层以及透明电极层；其中，所述掺杂半导体层为N型掺杂半导体，所述透明电极层为P型透明电极，或所述掺杂半导体层为P型掺杂半导体，所述透明电极层为N型透明电极；
所述阵列基板还包括第一绝缘层和第二绝缘层，所述第一绝缘层覆盖在所述掺杂半导体层上，所述第一绝缘层上设置有第一通孔；所述本征半导体层设置在所述第一绝缘层远离所述基板的一侧，所述本征半导体层通过所述第一通孔与所述掺杂半导体层连接；所述第二绝缘层覆盖在所述本征半导体层和所述第一绝缘层上，所述第二绝缘层上设置有第二通孔；所述透明电极层设置在所述第二绝缘层远离所述掺杂半导体层的一侧，所述透明电极层通过所述第二通孔与所述本征半导体层连接。
2.根据权利要求1所述的阵列基板，其特征在于，所述透明电极层的厚度为
Figure FDA0003611099450000011
至
Figure FDA0003611099450000012
3.根据权利要求1所述的阵列基板，其特征在于，所述透明电极层采用的材料为金属氧化物。
4.根据权利要求1所述的阵列基板，其特征在于，所述基板与所述掺杂半导体层之间还设置有遮光层、缓冲层，所述遮光层设置在所述基板的一侧表面并部分覆盖所述基板，所述缓冲层设置在所述遮光层远离所述基板的一侧并延伸至所述基板，所述感光元件设置在所述缓冲层远离所述基板的一侧，且设置在所述遮光层在所述基板的正投影内。
5.根据权利要求1至4任一项所述的阵列基板，其特征在于，所述掺杂半导体层采用的材料为多晶硅，所述本征半导体层采用的材料为非晶硅。
6.根据权利要求4所述的阵列基板，其特征在于，所述第一绝缘层还覆盖在所述缓冲层上。
7.根据权利要求1所述的阵列基板，其特征在于，还包括金属层，所述金属层与所述透明电极层同层设置，所述第一绝缘层和所述第二绝缘层上还设置有第三通孔，所述金属层通过所述第三通孔与所述掺杂半导体层连接。
8.根据权利要求4所述的阵列基板，其特征在于，所述缓冲层包括依次层叠设置的硅氮化合物层、硅氧化合物层或上述膜层的组合。
9.根据权利要求1至4任一项所述的阵列基板，其特征在于，所述掺杂半导体层的厚度为
Figure FDA0003611099450000021
至
Figure FDA0003611099450000022
10.根据权利要求1至4任一项所述的阵列基板，其特征在于，所述本征半导体层的厚度为
Figure FDA0003611099450000023
至
Figure FDA0003611099450000024
11.根据权利要求1至4任一项所述的阵列基板，其特征在于，所述掺杂半导体层的费米能级大小为4.2至4.7，所述本征半导体层的费米能级大小为4.6至5.0，所述透明电极层的费米能级大小为4.9至5.5。
12.根据权利要求1至4任一项所述的阵列基板，其特征在于，所述掺杂半导体层的折射率大小为3.8至4.2，所述本征半导体层的折射率大小为3.6至4.1，所述透明电极层的折射率大小为1.6至2.0。
13.一种阵列基板，其特征在于，包括：
基板；
感光元件，所述感光元件设置在所述基板上，所述感光元件包括依次层叠设置的掺杂半导体层、本征半导体层以及透明电极层；其中，所述掺杂半导体层为N型掺杂半导体，所述透明电极层为P型透明电极，或所述掺杂半导体层为P型掺杂半导体，所述透明电极层为N型透明电极；
所述阵列基板还包括第一绝缘层，所述掺杂半导体层设置在所述基板上，所述本征半导体层设置在所述掺杂半导体层远离所述基板的一侧；所述第一绝缘层覆盖在所述本征半导体层上，所述第一绝缘层上设置有第一通孔；所述透明电极层设置在所述第一绝缘层远离所述本征半导体层的一侧，所述透明电极层通过所述第一通孔与所述本征半导体层连接。
14.根据权利要求13所述的阵列基板，其特征在于，所述透明电极层的厚度为
Figure FDA0003611099450000025
至
Figure FDA0003611099450000026
15.根据权利要求13所述的阵列基板，其特征在于，所述透明电极层采用的材料为金属氧化物。
16.根据权利要求13所述的阵列基板，其特征在于，所述基板与所述掺杂半导体层之间还设置有遮光层、缓冲层，所述遮光层设置在所述基板的一侧表面并部分覆盖所述基板，所述缓冲层设置在所述遮光层远离所述基板的一侧并延伸至所述基板，所述感光元件设置在所述缓冲层远离所述基板的一侧，且设置在所述遮光层在所述基板的正投影内。
17.根据权利要求13至16任一项所述的阵列基板，其特征在于，所述掺杂半导体层及所述本征半导体层采用的材料均为非晶硅。
18.根据权利要求16所述的阵列基板，其特征在于，所述第一绝缘层还覆盖在所述缓冲层上。
19.根据权利要求13所述的阵列基板，其特征在于，还包括金属层；所述第一绝缘层上还设置有第二通孔；所述金属层与所述透明电极层同层设置，并通过所述第二通孔与所述掺杂半导体层连接。
20.根据权利要求16所述的阵列基板，其特征在于，所述缓冲层包括依次层叠设置的硅氮化合物层、硅氧化合物层或上述膜层的组合。
21.根据权利要求13至16任一项所述的阵列基板，其特征在于，所述掺杂半导体层的厚度为
Figure FDA0003611099450000031
至
Figure FDA0003611099450000032
22.根据权利要求13至16任一项所述的阵列基板，其特征在于，所述本征半导体层的厚度为
Figure FDA0003611099450000033
至
Figure FDA0003611099450000034
23.根据权利要求13至16任一项所述的阵列基板，其特征在于，所述掺杂半导体层的费米能级大小为4.2至4.7，所述本征半导体层的费米能级大小为4.6至5.0，所述透明电极层的费米能级大小为4.9至5.5。
24.根据权利要求13至16任一项所述的阵列基板，其特征在于，所述掺杂半导体层的折射率大小为3.8至4.2，所述本征半导体层的折射率大小为3.6至4.1，所述透明电极层的折射率大小为1.6至2.0。
25.一种显示面板，其特征在于，包括一种阵列基板，所述阵列基板为权利要求1至24任一项所述的阵列基板。
26.根据权利要求25所述的显示面板，其特征在于，所述显示面板还包括对向基板与液晶层，所述对向基板与所述阵列基板相对设置，所述液晶层设置于所述阵列基板和所述对向基板之间。
27.根据权利要求26所述的显示面板，其特征在于，所述阵列基板包括依次层叠设置的基板、遮光层、缓冲层、掺杂半导体层、与所述掺杂半导体层同层设置的有源层、第一绝缘层、栅极层、第二绝缘层、本征半导体层、第三绝缘层、源漏极走线、平坦层、钝化层、透明电极层以及与所述透明电极层同层设置的第一电极层。
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