JP2019511831A - Ｔｆｔアレイ基板及びその製造方法、表示装置 - Google Patents

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Abstract

本発明はＴＦＴアレイ基板及びその製造方法、ならびにこのＴＦＴアレイ基板を含む表示装置を提供する。このＴＦＴアレイ基板は、下地基板と、下地基板上にある２つの薄膜トランジスタとを含み、それぞれの薄膜トランジスタは、ソース領域及びドレイン領域を有するアクティブ層を含み、前記２つの薄膜トランジスタの２つのアクティブ層は下地基板に垂直な方向において互いに重なり、且つ前記２つのアクティブ層のうちの一方のアクティブ層のドレイン領域と他方のアクティブ層のソース領域とが電気的に接続することにより、前記２つの薄膜トランジスタは直列接続される。これにより、全体の有効チャンネル長さが変わらないままで、基板上における各薄膜トランジスタの面積を減少又は節約することができ、表示パネルの高解像度に向ける設計に有利である。

Description

本発明の実施例は表示技術分野に関し、具体的には、表示パネルの解像度を向上可能なＴＦＴアレイ基板及びその製造方法、ならびに当該ＴＦＴアレイ基板を含む表示装置に関する。
ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ， 薄膜トランジスタ）アレイ基板はディスプレイの表示パネルに広く応用され、特に低温多結晶シリコンアレイ基板はモビリティが高いメリットを有し、かつ応答速度が速いため、近年、ますます好まれる表示パネル用アレイ基板になっており、高解像度、高画質の有機エレクトロルミネセンス・液晶表示パネルに多く採用されている。高解像度の表示パネルにおいて、寸法が極めて小さい多数の薄膜トランジスタが必要となり、薄膜トランジスタアレイ基板の実現プロセス、電気学的性能、信頼性への要求は高まっている。特に従来の低温多結晶シリコン薄膜トランジスタアレイ基板を有機エレクトロ発光ダイオード表示技術に応用するとき、その駆動薄膜トランジスタは長いチャンネルを必要とするため、大きい基板面積を占め、高解像度に向ける設計に障害をきたしている。
図１は従来の低温多結晶シリコン薄膜トランジスタアレイ基板の構造模式図であり、基板１と、アクティブ層２と、ゲート絶縁層３と、ゲート層４と、中間絶縁層５と、中間絶縁層及びゲート絶縁層を貫通するビアホールと、ソース・ドレイン電極層６・７と、平坦化層８と、画素電極層９とを含む。このような従来のアレイ基板を実現するには、少なくとも、アクティブ層、ゲート層、ビアホール、ソース・ドレイン電極層、平坦化層及び画素電極層を形成するための６つのマスクを必要とする。高解像度のアレイ基板の製造過程において、チャンネル長さは重要な要素である。特に有機エレクトロ発光ダイオード表示デバイスにおける駆動薄膜トランジスタは、そのチャンネル長さ２Ｌが数十μｍにも達し、大きい面積を占め、高解像度の実現に不利である。
従来技術に存在する上記及びほかの問題及び欠陥のうちの少なくとも１種を解消するために、本発明を提出した。
本発明の１つの面は、下地基板と、下地基板上にある２つの薄膜トランジスタとを含み、それぞれの薄膜トランジスタは、ソース領域及びドレイン領域を有するアクティブ層を含み、前記２つの薄膜トランジスタの２つのアクティブ層は下地基板に垂直な方向において互いに重なり、且つ前記２つのアクティブ層のうちの一方のアクティブ層のドレイン領域と他方のアクティブ層のソース領域とが電気的に接続することにより、前記２つの薄膜トランジスタは直列接続される、ＴＦＴアレイ基板を提供する。
１つの実施例において、前記２つのアクティブ層は、下地基板上に形成される第１のアクティブ層と、第１のアクティブ層の上方にある第２のアクティブ層とを含んでもよく、前記２つの薄膜トランジスタは、少なくとも第１のアクティブ層と第２のアクティブ層との間にあり第１のアクティブ層を被覆する第１のゲート絶縁層と、第１のゲート絶縁層を被覆する第２のゲート絶縁層と、ゲート電極とをさらに含んでもよく、前記ゲート電極は第１のゲート絶縁層と第２のゲート絶縁層との間にあり前記２つの薄膜トランジスタの共通ゲート電極とされ、且つ第２のアクティブ層は第２のゲート絶縁層上に設けられる。
１つの実施例において、このＴＦＴアレイ基板には、第１のアクティブ層のドレイン領域を露出させるように第１のゲート絶縁層及び第２のゲート絶縁層を貫通する貫通孔が設けられ、第２のアクティブ層は、この貫通孔内にあり第１のアクティブ層のドレイン領域と第２のアクティブ層のソース領域とを電気的に接続する接続部分を含んでもよい。
１つの実施例において、前記２つの薄膜トランジスタのうちの一方の薄膜トランジスタは、下地基板上にある第１のゲート電極と、第１のゲート電極を被覆する第１のゲート絶縁層と、第１のゲート絶縁層上にある第１のアクティブ層とを含んでもよく、前記２つの薄膜トランジスタのうちの他方の薄膜トランジスタは、第１のアクティブ層の上方にある第２のアクティブ層と、第２のアクティブ層を被覆する第２のゲート絶縁層と、第２のゲート絶縁層上にある第２のゲート電極とを含んでもよいとともに、第２のアクティブ層のソース領域と第１のアクティブ層のドレイン領域とが電気的に接続してもよい。
１つの実施例において、上記ＴＦＴアレイ基板は、前記一方の薄膜トランジスタを被覆する層間絶縁層をさらに含んでもよく、第２のアクティブ層が層間絶縁層上にある。
１つの実施例において、上記ＴＦＴアレイ基板には、第１のアクティブ層のドレイン領域を露出させるように層間絶縁層を貫通する貫通孔が設けられ、第２のアクティブ層は、この貫通孔内にあり第１のアクティブ層のドレイン領域と第２のアクティブ層のソース領域とを電気的に接続する接続部分を含んでもよい。
１つの実施例において、上記ＴＦＴアレイ基板は、第１のアクティブ層のソース領域に電気的に接続されるソース電極層と、第２のアクティブ層のドレイン領域に電気的に接続される画素電極層とをさらに含んでもよい。
１つの実施例において、前記接続部分は、第２のアクティブ層と同じ材料で形成してドープされる部分を含んでもよい。
１つの実施例において、前記アクティブ層は低温多結晶シリコン層を含んでもよい。
本発明のほかの面は、
下地基板を用意する工程と、
下地基板上に２つの薄膜トランジスタを形成する工程であって、それぞれの薄膜トランジスタは、ソース領域及びドレイン領域を有するアクティブ層を含み、前記２つの薄膜トランジスタの２つのアクティブ層を下地基板に垂直な方向において互いに重ならせ、且つ前記２つのアクティブ層のうちの一方のドレイン領域と他方のソース領域とを電気的に接続することにより、前記２つの薄膜トランジスタを直列接続する工程と、を含むＴＦＴアレイ基板の製造方法を提供する。
１つの実施例において、薄膜トランジスタを形成する工程は、
下地基板上に第１の半導体材料層を形成し、第１のマスクを用いて第１の半導体材料層をパターニングして第１のアクティブ層を形成することと、
第１のアクティブ層を被覆する第１のゲート絶縁層を形成することと、
第１のゲート絶縁層上にゲート電極材料層を形成し、第２のマスクを用いてゲート電極材料層をパターニングして第１のアクティブ層の上方にあるゲート電極を形成することと、
ゲート電極及び第１のゲート絶縁層を被覆する第２のゲート絶縁層を形成することと、
第３のマスクを用いて、第１のアクティブ層のドレイン領域を露出させるように第２のゲート絶縁層及び第１のゲート絶縁層を貫通する貫通孔を形成することと、
第２のゲート絶縁層上に第２の半導体材料層を形成し、前記第１のマスクを用いて第２の半導体材料層をパターニングして第２のアクティブ層を形成し、第２のアクティブ層の一部が貫通孔内にあり接続部分を形成し、第１のアクティブ層のドレイン領域と第２のアクティブ層のソース領域とを電気的に接続することとを含んでもよい。
１つの実施例において、第１の半導体材料層及び／又は第２の半導体材料層を形成する工程はそれぞれ、アモルファスシリコン層を形成することと、エキシマレーザ結晶化、金属誘起結晶化又は固相結晶化のプロセスによってアモルファスシリコン層を多結晶シリコン層に変化させることとを含んでもよい。
１つの実施例において、第１のアクティブ層を形成する前、又は第１のアクティブ層を形成した後かつ第１のゲート絶縁層を形成する前、前記方法は、下地基板上に導電材料層を形成し、かつ第４のマスクを用いて導電材料層をパターニングしてソース電極層とすることをさらに含んでもよく、第１のアクティブ層の一部がソース電極層の一部に重なる。
１つの実施例において、前記方法は、
ゲート電極を形成した後かつ第２のゲート絶縁層を形成する前、ゲート電極を遮蔽マスクとして第１のイオン注入プロセスを行うことで、第１のアクティブ層のソース領域及びドレイン領域に対してイオンドープを行うことと、
第２のアクティブ層を形成した後、前記第２のマスクを別の遮蔽マスクとして第２のイオン注入プロセスを行うことで、第２のアクティブ層のソース領域及びドレイン領域に対してイオンドープを行うこととをさらに含んでもよい。
１つの実施例において、前記方法は、第２のアクティブ層を形成した後、前記第２のマスクを遮蔽マスクとしてイオン注入プロセスを行うことで、第１のアクティブ層及び第２のアクティブ層のソース領域及びドレイン領域に対してイオンドープを行うことをさらに含んでもよい。
１つの実施例において、第２のアクティブ層に対してイオンドープを行うとき、第２のアクティブ層の貫通孔内にある接続部分もドープされてもよい。
１つの実施例において、前記方法は、
第５のマスクを用いて、下地基板上に第２のアクティブ層及び第２のゲート絶縁層を被覆する平坦化層を形成することと、
第６のマスクを用いて、平坦化層上に、第２のアクティブ層のドレイン領域に電気的に接続される画素電極層を形成することとをさらに含んでもよい。
本発明のさらなる面は、上記のいずれか１つの実施例におけるＴＦＴアレイ基板、又は上記のいずれか１つの実施例における方法によって製造されたＴＦＴアレイ基板を含む表示装置を提供する。
本発明の実施例は、ＴＦＴアレイ基板及びその製造方法、表示装置を提供する。このＴＦＴアレイ基板は、下地基板に垂直な方向において重なり合い互いに電気的に接続される２つのアクティブ層を含み、例えば一方のアクティブ層中のドレイン領域と他方のアクティブ層中のソース領域とが電気的に接続することにより、垂直方向において積層しかつ直列接続される２つの薄膜トランジスタを形成する。したがって、全体の有効チャンネル長さが変わらないままで、基板上における各薄膜トランジスタの面積を減少又は節約でき、表示パネルの高解像度に向ける設計に有利であり、高解像度表示パネルに応用される薄膜トランジスタがチャンネル長さに敏感であるニーズを満足する。
図面を参照することで本発明の特徴及びメリットをさらに明瞭に理解することができるが、図面は模式的なものであり、本発明を制限するためのものではない。
図１は従来技術における１種のＴＦＴアレイ基板の構造の一部を示す断面図である。 図２は本発明の１つの例示的な実施例によるＴＦＴアレイ基板の構造の一部を示す断面図である。 図３は本発明のほかの１つの例示的な実施例によるＴＦＴアレイ基板の構造の一部を示す断面図である。 図４ａ〜４ｄは本発明の１つの例示的な実施例によるＴＦＴアレイ基板の製造方法の工程を示す模式図である。 図４ａ〜４ｄは本発明の１つの例示的な実施例によるＴＦＴアレイ基板の製造方法の工程を示す模式図である。 図４ａ〜４ｄは本発明の１つの例示的な実施例によるＴＦＴアレイ基板の製造方法の工程を示す模式図である。 図４ａ〜４ｄは本発明の１つの例示的な実施例によるＴＦＴアレイ基板の製造方法の工程を示す模式図である。
以下、図面を結合しながら本発明の実施例を詳しく説明する。本明細書において、同じ又は類似の部品は同じ又は類似の符号によって示される。下記の図面を参照しながらの各実施形態に対する説明は、本発明の全体的な発明構想を釈明するためのものであり、本発明を制限するためのものではない。
また、下記の詳しい記載では、説明のために、本発明の実施例の全般を理解できるように具体的な細部を述べている。しかし、これら具体的な細部がなくても１つ以上の実施例を実施できることはいうまでもない。他の場合、説明の簡略化のため、公知の構造及び装置を図面に示す。
本発明の１つの全体的な発明構想によると、ＴＦＴアレイ基板は、下地基板に垂直な方向において重なり合い互いに電気的に接続される２つのアクティブ層を含み、例えば一方のアクティブ層中のドレイン領域と他方のアクティブ層中のソース領域とが電気的に接続することにより、垂直方向において積層しかつ直列接続される２つの薄膜トランジスタを形成する。したがって、全体の有効チャンネル長さが変わらないままで、基板上における各薄膜トランジスタの面積を減少又は節約でき、表示パネルの高解像度に向ける設計に有利であり、高解像度表示パネルに応用される薄膜トランジスタがチャンネル長さに敏感であるニーズを満足する。好ましくは、当該ＴＦＴアレイ基板は低温多結晶シリコンアレイ基板である。
図２は本発明の１つの例示的な実施例によるＴＦＴアレイ基板の構造の一部を示す。図示のように、当該ＴＦＴアレイ基板は、下地基板１００と、下地基板１００上に形成される第１のアクティブ層１０２と、第１のアクティブ層１０２を被覆する第１のゲート絶縁層１０３と、第１のゲート絶縁層１０３上に形成されるゲート電極１０４と、少なくともゲート電極１０４を被覆する第２のゲート絶縁層１０５と、少なくとも一部が第２のゲート絶縁層１０５上に設けられる第２のアクティブ層１０７とを含み、第１のアクティブ層１０２、第１のゲート絶縁層１０３及びゲート電極１０４は第１の薄膜トランジスタの部分を構成し、ゲート電極１０４、第２のゲート絶縁層１０５及び第２のアクティブ層１０７は第２の薄膜トランジスタの部分を構成し、且つ第２のアクティブ層１０７と第１のアクティブ層１０２とが電気的に接続することにより、第１の薄膜トランジスタと第２の薄膜トランジスタとは直列接続される。
当該実施例において、重なり合う第１の薄膜トランジスタと第２の薄膜トランジスタはゲート電極１０４を共有し、それらのチャンネル長さがそれぞれＬであり、且つ合計の有効チャンネル長さが２Ｌであり、従来の薄膜トランジスタと同じチャンネル長さを有するが、基板上における面積は低減され、高解像度のアレイ基板及び表示パネルの実現に有利である。一方、この２つの直列接続される薄膜トランジスタはクローズ状態でのリーク電流を効果的に低減し、薄膜トランジスタの安定性を高めることができる。
１つの例示においては、この２つのアクティブ層１０２、１０７のうちの一方のドレイン領域は他方のソース領域に電気的に接続され、この２つの薄膜トランジスタの直列接続を実現する。例えば、図２において、ソース電極層１０１は下地基板１００上に形成され、第１のアクティブ層１０２中のソース領域はソース電極層１０１の一部を被覆又は接触することにより、第１のアクティブ層１０２中のソース領域とソース電極層１０１との電気的接続を実現し、第１のアクティブ層１０２中のドレイン領域と第２のアクティブ層１０７のソース領域とが電気的に接続するとともに、第２のアクティブ層１０７のドレイン領域と画素電極層１０９とが電気的に接続することができる。図２に示すように、画素電極層１０９は第２のアクティブ層１０７及び第２のゲート絶縁層１０５を被覆する平坦化層１０８上に設けられてもよい。
例示的には、このＴＦＴアレイ基板には、第１のアクティブ層１０２のドレイン領域を露出させるように第１のゲート絶縁層１０３及び第２のゲート絶縁層１０５を貫通する貫通孔１０６が設けられ（図４ｃ参照）、第２のアクティブ層１０７は、貫通孔１０６内にあり第１のアクティブ層１０２のドレイン領域と第２のアクティブ層１０７のソース領域とを電気的に接続する接続部分１０７１を含んでもよい。１つの例示においては、接続部分１０７１は第２のアクティブ層１０７と同じ材料で形成されてもよい。かつ、キャリア濃度を向上させてオープン状態でのアクティブ層間の導通抵抗を減少するために、接続部分１０７１がドープされることが好ましい。
図３は本発明のほかの１つの例示的な実施例によるＴＦＴアレイ基板の構造の一部を示す。図示のように、当該ＴＦＴアレイ基板は、下地基板２００と、下地基板２００上に形成される第１のゲート電極２０１と、第１のゲート電極２０１を被覆する第１のゲート絶縁層２０２と、第１のゲート絶縁層２０２上に設けられる第１のアクティブ層２０４と、第１のアクティブ層２０４を被覆する層間絶縁層２０５と、層間絶縁層２０５上に形成される第２のアクティブ層２０６と、第２のアクティブ層２０６を被覆する第２のゲート絶縁層２０７と、第２のゲート絶縁層２０７上に設けられる第２のゲート電極２０９とを含み、第１のゲート電極２０１、第１のゲート絶縁層２０２及び第１のアクティブ層２０４は第１の薄膜トランジスタの部分を構成し、第２のアクティブ層２０６、第２のゲート絶縁層２０７及び第２のゲート電極２０９は第２の薄膜トランジスタの部分を構成し、かつ第２のアクティブ層２０６と第１のアクティブ層２０４とが電気的に接続することにより、第１の薄膜トランジスタと第２の薄膜トランジスタとは直列接続される。
当該実施例において、重なり合う第１の薄膜トランジスタと第２の薄膜トランジスタは、チャンネル長さがそれぞれＬであり、且つ合計の有効チャンネル長さが２Ｌであり、従来の薄膜トランジスタと同じチャンネル長さを有するが、基板上における面積は低減され、高解像度のアレイ基板及び表示パネルの実現に有利である。一方、この２つの直列接続される薄膜トランジスタはクローズ状態でのリーク電流を効果的に低減し、薄膜トランジスタの安定性を高めることができる。
１つの例示においては、この２つのアクティブ層２０４、２０６のうちの一方のドレイン領域は他方のソース領域に電気的に接続され、この２つの薄膜トランジスタの直列接続を実現する。例えば、図３において、ソース電極層２０３は第１のゲート絶縁層２０２上に形成され、第１のアクティブ層２０４中のソース領域はソース電極層２０３の一部に重なる又は接触することにより、第１のアクティブ層２０４中のソース領域とソース電極層２０３との電気的接続を実現し、第１のアクティブ層２０４中のドレイン領域と第２のアクティブ層２０６のソース領域とが電気的に接続するとともに、第２のアクティブ層２０６のドレイン領域は画素電極層２１０に電気的に接続することができる。図３に示すように、画素電極層２１０は第２のゲート電極２０９及び第２のゲート絶縁層２０７を被覆する平坦化層２０８上に設けられてもよい。
例示的には、このＴＦＴアレイ基板には、第１のアクティブ層２０４のドレイン領域を露出させるように層間絶縁層２０５を貫通する貫通孔（図示せず）が設けられ、第２のアクティブ層２０６は、当該貫通孔内にあり第１のアクティブ層２０４のドレイン領域と第２のアクティブ層２０６のソース領域とを電気的に接続する接続部分、例えば、図示の第２のアクティブ層２０６のソース領域から第１のアクティブ層２０４のドレイン領域に延在する縦部分を含んでもよい。１つの例示においては、この接続部分は第２のアクティブ層２０６と同じ材料で形成されてもよい。かつ、キャリア濃度を向上させてオープン状態でのアクティブ層間の導通抵抗を減少するために、この接続部分はドープされることが好ましい。
一方、本発明の実施例は、下地基板を用意する工程と、下地基板上に２つの薄膜トランジスタを形成する工程であって、前記２つの薄膜トランジスタの２つのアクティブ層を下地基板に垂直な方向において互いに重ならせ、それぞれの薄膜トランジスタは、ソース領域及びドレイン領域を有するアクティブ層を含み、且つ前記２つのアクティブ層のうちの一方のドレイン領域と他方のソース領域とを電気的に接続することにより、前記２つの薄膜トランジスタを直列接続する工程と、を含むＴＦＴアレイ基板の製造方法を提供する。
以下、図４ａ〜４ｄを参照しながら、本発明の１つの例示的な実施例によるＴＦＴアレイ基板の製造方法を例示的に具体的に記載する。
まず、下地基板１００を用意する。この下地基板は、予め洗浄されたガラスなどの透明基板であってもよく、その上に、酸化シリコン、窒化シリコン又は両者の積層物によって形成されたバッファ層を含むことにより、透明基板中の金属イオン不純物がアクティブ層中に拡散して薄膜トランジスタの動作特性に影響することを防止してもよい。
図４ａに示すように、下地基板１００上に第１の半導体材料層を形成し、第１のマスクを用いて第１の半導体材料層をパターニングして第１のアクティブ層１０２を形成する。
図４ｂに示すように、第１のアクティブ層１０２を被覆する第１のゲート絶縁層１０３を形成するとともに、第１のゲート絶縁層１０３上にゲート電極材料層を形成し、第２のマスクを用いてゲート電極材料層をパターニングして第１のアクティブ層１０２の上方にあるゲート電極１０４を形成する。ゲート電極は単層又は二層以上の構造であってもよく、例えばモリブデン、アルミニウム、モリブデンタングステン等の金属、金属合金から作製されてもよく、厚さが１０００Å〜５０００Åの範囲内にあってもよく、好ましくは厚さが１５００Å〜４０００Åである。
図４ｃに示すように、ゲート電極１０４及び第１のゲート絶縁層１０３を被覆する第２のゲート絶縁層１０５を形成する。例示的には、第１及び／又は第２のゲート絶縁層は単層の酸化シリコン、窒化シリコン又は両者の積層物を用いてもよく、且つ本発明はこれに限らない。ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＰＣＶＤ又はＥＣＲ−ＣＶＤ等の方法によって第１及び／又は第２のゲート絶縁層を沈着してもよく、その沈着厚さが５００Å〜２０００Åであり、具体的な設計需要に応じて適切な厚さを選択することができ、好ましくは厚さが６００Å〜１５００Åである。
次に、第３のマスクを用いて、第１のアクティブ層１０２のドレイン領域を露出させるように第２のゲート絶縁層１０５及び第１のゲート絶縁層１０３を貫通する貫通孔１０６を形成する。
そして、図４ｄに示すように、第２のゲート絶縁層１０５上に第２の半導体材料層を形成し、前記第１のマスクを用いて第２の半導体材料層をパターニングして第２のアクティブ層１０７を形成し、第２のアクティブ層の一部が貫通孔内にあり接続部分１０７１を形成し、第１のアクティブ層１０２のドレイン領域と第２のアクティブ層１０７のソース領域とを電気的に接続する。１つの例示においては、第１及び／又は第２のアクティブ層は、エキシマレーザ結晶化、金属誘起結晶化、固相結晶化などの方法によってアモルファスシリコン層を変化させてなる多結晶シリコン層であってもよく、低温多結晶シリコンアレイ基板を形成することができる。なお、異なる結晶化方法を用いる場合、その具体的な工程プロセス及び薄膜トランジスタの構造が異なり、製造過程において、必要に応じて脱水素熱処理、金属沈着誘導、熱処理結晶化、エキシマレーザ照射結晶化、ソース・ドレイン領域のドープ（Ｐ型又はＮ型ドープ）、及びドーパントの賦活などのプロセスを行うが、本発明の実施に影響せず、本発明は同様に有益な効果を有する。例示的には、第１及び／又は第２のアクティブ層の厚さは１００Å〜３０００Åであってもよく、好ましくは厚さが５００Å〜１０００Åであり、その形成方法はＰＥＣＶＤ、ＬＰＣＶＤまたはスッパタリング法であり、沈着温度は６００℃以下である。
１つの実施例において、さらに図４ａに示すように、第１のアクティブ層１０２を形成する前、又は第１のアクティブ層１０２を形成した後かつ第１のゲート絶縁層１０３を形成する前、下地基板上に導電材料層を形成し、かつ第４のマスクを用いて導電材料層をパターニングしてソース電極層１０１とすることをさらに含んでもよく、第１のアクティブ層１０２の一部がソース電極層１０１の一部に重なる。
また、ゲート電極１０４を形成した後かつ第２のゲート絶縁層１０５を形成する前、ゲート電極１０４を遮蔽マスクとして第１のイオン注入プロセスを行うことで、第１のアクティブ層１０２のソース領域及びドレイン領域に対してイオンドープを行い、第２のアクティブ層１０７を形成した後、前記第２のマスクを別の遮蔽マスクとして第２のイオン注入プロセスを行うことで、第２のアクティブ層１０７のソース領域及びドレイン領域に対してイオンドープを行ってもよい。代替的には、第２のアクティブ層１０７を形成した後、前記第２のマスクを遮蔽マスクとしてイオン注入プロセスを行うことで、第１のアクティブ層１０２及び第２のアクティブ層１０７のソース領域及びドレイン領域に対してイオンドープを行ってもよい。第２のアクティブ層に対してイオンドープを行うとき、第２のアクティブ層の貫通孔内にある部分もドープされることにより、そのキャリア濃度を向上し、オープン状態でのアクティブ層間の導通抵抗を減少してもよい。
イオン注入プロセスは、質量分析計を有するイオン注入、質量分析計を有しないイオンクラウドタイプ注入、プラズマ注入または固形拡散式注入等の方法を用いてもよい。好ましくは汎用のイオンクラウドタイプ注入方法を用い、設計の必要に応じてＢ２Ｈ６／Ｈ２などのホウ素含有混合ガス又はＰＨ３／Ｈ２などのリン含有混合ガスを用いて注入してもよく、イオン注入エネルギは１０〜２００ｋｅＶであってもよく、好ましくはエネルギが４０〜１００ｋｅＶである。注入量は１×１０１１〜１×１０２０ａｔｏｍｓ／ｃｍ３の範囲内であってもよく、好ましくは注入量が１×１０１４〜１×１０１８ａｔｏｍｓ／ｃｍ３である。
図２に示すように、第５のマスクを用いて第２のアクティブ層１０７及び第２のゲート絶縁層１０５を被覆する平坦化層１０８を形成し、第６のマスクを用いて平坦化層１０８上に画素電極層１０９を形成してもよく、画素電極層１０９は第２のアクティブ層１０７のドレイン領域に電気的に接続されてもよい。平坦化層は有機材料から作製されてもよく、ポリイミド、アクリルなどの有機フォトレジスト材料を使用してもよく、厚さが８０００ Å 〜２００００ Åであってもよい。画素電極層は単層又は二層以上の構造であってもよく、インジウムスズ酸化物、インジウム亜鉛酸化物などの透明導電材料から構成され、又は銀や銀合金などの金属、金属合金から構成され、厚さは１０００Å〜５０００Åの範囲内であってもよく、好ましくは厚さが１５００Å〜４０００Åである。
上記から分かるとおり、本発明の実施例による方法も６つのマスクを用いてＴＦＴアレイ基板を製造し、従来技術に比べてマスクの数を増やさず、プロセスの実現においてプロセスの複雑性を増加せずに、より優れた特性を有するデバイスを作製できる。
また、本発明の実施例は、上記のいずれか１つの実施例におけるＴＦＴアレイ基板、又は上記のいずれか１つの実施例における方法によって製造されたＴＦＴアレイ基板を含む表示装置をさらに提供する。このような表示装置は、液晶パネル、電子ペーパー、ＯＬＥＤパネル、携帯電話、ノートパソコン、タブレット、ディスプレイ、デジタルフォトフレーム、ナビゲータ、身分識別機器、又は表示機能を有するほかの製品や部品であってもよい。
本発明の例示的な実施例を示して記載したが、本発明の原理及び精神から離反しない限りこれら実施例を変更することができ、本発明の範囲は特許請求の範囲及びその等価物によって限定されることは当業者にとって自明である。

Claims (18)

  1. 下地基板と、
    下地基板上にある２つの薄膜トランジスタとを含み、
    それぞれの薄膜トランジスタは、ソース領域及びドレイン領域を有するアクティブ層を含み、前記２つの薄膜トランジスタの２つのアクティブ層は下地基板に垂直な方向において互いに重なり、且つ前記２つのアクティブ層のうちの一方のアクティブ層のドレイン領域と他方のアクティブ層のソース領域とが電気的に接続することにより、前記２つの薄膜トランジスタは直列接続される、ＴＦＴアレイ基板。
  2. 前記２つのアクティブ層は、下地基板上に形成される第１のアクティブ層と、第１のアクティブ層の上方にある第２のアクティブ層とを含み、
    前記２つの薄膜トランジスタは、少なくとも第１のアクティブ層と第２のアクティブ層との間にあり第１のアクティブ層を被覆する第１のゲート絶縁層と、第１のゲート絶縁層を被覆する第２のゲート絶縁層と、ゲート電極とをさらに含み、前記ゲート電極は第１のゲート絶縁層と第２のゲート絶縁層との間にあり前記２つの薄膜トランジスタの共通ゲート電極とされ、且つ第２のアクティブ層は第２のゲート絶縁層上に設けられる、請求項１に記載のＴＦＴアレイ基板。
  3. 第１のアクティブ層のドレイン領域を露出させるように第１のゲート絶縁層及び第２のゲート絶縁層を貫通する貫通孔が設けられ、第２のアクティブ層は、この貫通孔内にあり第１のアクティブ層のドレイン領域と第２のアクティブ層のソース領域とを電気的に接続する接続部分を含む、請求項２に記載のＴＦＴアレイ基板。
  4. 前記２つの薄膜トランジスタのうちの一方の薄膜トランジスタは、下地基板上にある第１のゲート電極と、第１のゲート電極を被覆する第１のゲート絶縁層と、第１のゲート絶縁層上にある第１のアクティブ層とを含み、
    前記２つの薄膜トランジスタのうちの他方の薄膜トランジスタは、第１のアクティブ層の上方にある第２のアクティブ層と、第２のアクティブ層を被覆する第２のゲート絶縁層と、第２のゲート絶縁層上にある第２のゲート電極とを含むとともに、
    第２のアクティブ層のソース領域と第１のアクティブ層のドレイン領域とが電気的に接続する、請求項１に記載のＴＦＴアレイ基板。
  5. 前記一方の薄膜トランジスタを被覆する層間絶縁層をさらに含み、
    第２のアクティブ層が層間絶縁層上にある、請求項４に記載のＴＦＴアレイ基板。
  6. 第１のアクティブ層のドレイン領域を露出させるように層間絶縁層を貫通する貫通孔が設けられ、第２のアクティブ層は、この貫通孔内にあり第１のアクティブ層のドレイン領域と第２のアクティブ層のソース領域とを電気的に接続する接続部分を含む、請求項５に記載のＴＦＴアレイ基板。
  7. 第１のアクティブ層のソース領域に電気的に接続されるソース電極層と、第２のアクティブ層のドレイン領域に電気的に接続される画素電極層とをさらに含む、請求項２〜６のいずれか１項に記載のＴＦＴアレイ基板。
  8. 前記接続部分は、第２のアクティブ層と同じ材料で形成してドープされる部分を含む、請求項３又は６に記載のＴＦＴアレイ基板。
  9. 前記アクティブ層は低温多結晶シリコン層を含む、請求項１〜６のいずれか１項に記載のＴＦＴアレイ基板。
  10. 下地基板を用意する工程と、
    下地基板上に２つの薄膜トランジスタを形成する工程であって、それぞれの薄膜トランジスタは、ソース領域及びドレイン領域を有するアクティブ層を含み、前記２つの薄膜トランジスタの２つのアクティブ層を下地基板に垂直な方向において互いに重ならせ、且つ前記２つのアクティブ層のうちの一方のドレイン領域と他方のソース領域とを電気的に接続することにより、前記２つの薄膜トランジスタを直列接続する工程と、を含むＴＦＴアレイ基板の製造方法。
  11. 薄膜トランジスタを形成する工程は、
    下地基板上に第１の半導体材料層を形成し、第１のマスクを用いて第１の半導体材料層をパターニングして第１のアクティブ層を形成することと、
    第１のアクティブ層を被覆する第１のゲート絶縁層を形成することと、
    第１のゲート絶縁層上にゲート電極材料層を形成し、第２のマスクを用いてゲート電極材料層をパターニングして第１のアクティブ層の上方にあるゲート電極を形成することと、
    ゲート電極及び第１のゲート絶縁層を被覆する第２のゲート絶縁層を形成することと、
    第３のマスクを用いて、第１のアクティブ層のドレイン領域を露出させるように第２のゲート絶縁層及び第１のゲート絶縁層を貫通する貫通孔を形成することと、
    第２のゲート絶縁層上に第２の半導体材料層を形成し、前記第１のマスクを用いて第２の半導体材料層をパターニングして第２のアクティブ層を形成し、第２のアクティブ層の一部が貫通孔内にあり接続部分を形成し、第１のアクティブ層のドレイン領域と第２のアクティブ層のソース領域とを電気的に接続することとを含む、請求項１０に記載の方法。
  12. 第１の半導体材料層及び／又は第２の半導体材料層を形成する工程はそれぞれ、
    アモルファスシリコン層を形成することと、
    エキシマレーザ結晶化、金属誘起結晶化又は固相結晶化のプロセスによってアモルファスシリコン層を多結晶シリコン層に変化させることとを含む、請求項１１に記載の方法。
  13. 第１のアクティブ層を形成する前、又は第１のアクティブ層を形成した後かつ第１のゲート絶縁層を形成する前、
    下地基板上に導電材料層を形成し、かつ第４のマスクを用いて導電材料層をパターニングしてソース電極層とすることをさらに含み、第１のアクティブ層の一部がソース電極層の一部に重なる、請求項１１に記載の方法。
  14. ゲート電極を形成した後かつ第２のゲート絶縁層を形成する前、ゲート電極を遮蔽マスクとして第１のイオン注入プロセスを行うことで、第１のアクティブ層のソース領域及びドレイン領域に対してイオンドープを行うことと、
    第２のアクティブ層を形成した後、前記第２のマスクを別の遮蔽マスクとして第２のイオン注入プロセスを行うことで、第２のアクティブ層のソース領域及びドレイン領域に対してイオンドープを行うこととをさらに含む、請求項１１に記載の方法。
  15. 第２のアクティブ層を形成した後、前記第２のマスクを遮蔽マスクとしてイオン注入プロセスを行うことで、第１のアクティブ層及び第２のアクティブ層のソース領域及びドレイン領域に対してイオンドープを行うことをさらに含む、請求項１１に記載の方法。
  16. 第２のアクティブ層に対してイオンドープを行うとき、第２のアクティブ層の貫通孔内にある接続部分もドープされる、請求項１４又は１５に記載の方法。
  17. 第５のマスクを用いて、下地基板上に第２のアクティブ層及び第２のゲート絶縁層を被覆する平坦化層を形成することと、
    第６のマスクを用いて、平坦化層上に、第２のアクティブ層のドレイン領域に電気的に接続される画素電極層を形成することとをさらに含む、請求項１１〜１５のいずれか１項に記載の方法。
  18. 請求項１〜９のいずれか１項に記載のＴＦＴアレイ基板、又は請求項１０〜１７のいずれか１項に記載の方法によって製造されたＴＦＴアレイ基板を含む表示装置。
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