KR20170124523A - Tft 어레이 기판, 그 제조 방법, 및 디스플레이 디바이스 - Google Patents

Tft 어레이 기판, 그 제조 방법, 및 디스플레이 디바이스 Download PDF

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KR20170124523A
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Abstract

TFT 어레이 기판, 그 제조 방법, 및 그러한 TFT 어레이 기판을 포함하는 디스플레이 디바이스가 개시된다. TFT 어레이 기판은 베이스 기판(100); 및 베이스 기판 상에 위치되는 2개의 박막 트랜지스터들을 포함한다. 2개의 박막 트랜지스터들은 소스 영역 및 드레인 영역을 갖는 활성 층(102, 107)을 각각 포함하고, 2개의 박막 트랜지스터들의 2개의 활성 층들은 베이스 기판에 수직인 방향으로 서로 중첩된다. 2개의 활성 층들 중 하나의 활성 층의 드레인 영역은 2개의 박막 트랜지스터들이 직렬로 연결되도록 2개의 활성 층들 중 다른 활성 층의 소스 영역에 전기적으로 연결된다. 따라서, 전체 유효 채널 길이를 일정하게 유지하면서 기판 상에서 각각의 박막 트랜지스터에 의해 점유되는 면적을 감소시키거나 절약하는 것이 가능하고, 이에 의해, 디스플레이 패널의 고해상도 설계를 용이하게 한다.

Description

TFT 어레이 기판, 그 제조 방법, 및 디스플레이 디바이스{TFT ARRAY SUBSTRATE, METHOD FOR MANUFACTURING THE SAME, AND DISPLAY DEVICE}
본 개시내용의 실시예들은 일반적으로 디스플레이 기술의 분야에 관한 것으로, 특히 디스플레이 패널의 해상도를 개선할 수 있는 TFT 어레이 기판, 그 제조 방법, 및 그러한 TFT 어레이 기판을 포함하는 디스플레이 디바이스에 관한 것이다.
박막 트랜지스터(Thin Film Transistor)(TFT) 어레이 기판은 디스플레이 디바이스의 디스플레이 패널에 광범위하게 사용된다. 특히, 저온 폴리실리콘 어레이 기판은 고이동도 및 고응답 속도와 같은 장점들을 갖기 때문에, 최근에 디스플레이 패널에 사용되는 어레이 기판으로서 점진적으로 호의적이고 고해상도 및 고화상 품질을 갖는 유기 전기발광 디스플레이들 또는 액정 디스플레이 패널에 점점 더 사용된다. 고해상도 디스플레이 패널에서, 다수의 소형 박막 트랜지스터들이 요구되며, 따라서 그것은 박막 트랜지스터 어레이 기판의 공정 구현, 전기적 성능 및 신뢰성에 대한 더 높은 요건들을 요구한다. 특히, 종래의 저온 폴리실리콘 박막 트랜지스터 어레이 기판이 유기 전기발광 다이오드 디스플레이 기술에 사용될 때, 일반적으로 박막 트랜지스터를 구동하기 위해 더 긴 채널을 제공할 필요가 있는 것에 의해, 더 큰 기판 면적을 점유하고 고해상도 설계를 제한한다.
도 1은 기판(1), 활성 층(2), 게이트 절연 층(3), 게이트 층(4), 중간 절연 층(5), 중간 절연 층 및 게이트 절연 층을 관통하는 비아 홀(via hole), 소스 및 드레인 전극 층들(6, 7), 평탄화 층(8) 및 픽셀 전극 층(9)을 포함하는 종래의 저온 폴리실리콘 박막 트랜지스터 어레이 기판의 구조체를 도시하는 개략도이다. 그러한 종래의 어레이 기판을 달성하기 위해, 그것은 활성 층, 게이트 층, 비아 홀, 소스 및 드레인 전극 층들, 평탄화 층 및 픽셀 전극 층을 형성하는 적어도 6개의 마스크들을 필요로 한다. 고해상도 어레이 기판의 준비 공정에서, 채널 길이는 특히 유기 전기발광 다이오드 디스플레이 디바이스의 박막 트랜지스터들을 구동하기 위해 중요한 인자이며, 채널 길이(2L)는 수십 미크론까지 도달할 수 있어, 더 큰 면적을 점유하는 것 및 고해상도의 구현에 악영향을 더 미치는 것을 야기한다.
본 개시내용은 종래 기술에 존재하는 상기 및 다른 문제들 및 결점들 중 적어도 하나를 극복하기 위해 제안되었다.
본 개시내용의 일 양태에 따르면, 베이스 기판; 및 베이스 기판 상에 위치되는 2개의 박막 트랜지스터들을 포함하는 TFT 어레이 기판이 제공되며, 2개의 박막 트랜지스터들은 소스 영역 및 드레인 영역을 갖는 활성 층을 각각 포함하고, 2개의 박막 트랜지스터들의 2개의 활성 층들은 베이스 기판에 수직인 방향으로 서로 중첩되고, 2개의 활성 층들 중 하나의 활성 층의 드레인 영역은 2개의 박막 트랜지스터들이 직렬로 연결되도록 2개의 활성 층들 중 다른 활성 층의 소스 영역에 전기적으로 연결된다.
일 실시예에서, 2개의 활성 층들은 베이스 기판 상에 형성되는 제1 활성 층 및 제1 활성 층 위에 위치되는 제2 활성 층을 포함하며, 2개의 박막 트랜지스터들은 적어도 제1 활성 층을 커버하는 제1 게이트 절연 층, 제1 게이트 절연 층을 커버하는 제2 게이트 절연 층 및 게이트를 더 포함하고, 그 모두가 제1 활성 층과 제2 활성 층 사이에 위치되고, 게이트는 2개의 박막 트랜지스터들의 공통 게이트로서 사용을 위해 제1 게이트 절연 층과 제2 게이트 절연 층 사이에 배치되고, 제2 활성 층은 제2 게이트 절연 층 상에 배치된다.
일 실시예에서, TFT 어레이 기판에는 제1 활성 층의 드레인 영역을 노출하기 위해 제1 게이트 절연 층 및 제2 게이트 절연 층을 통해 연장되는 스루 홀이 제공되고, 제2 활성 층은 제1 활성 층의 드레인 영역을 제2 활성 층의 소스 영역에 전기적으로 연결하기 위해 스루 홀 내에 위치되는 연결 부분을 포함한다.
일 실시예에서, 2개의 박막 트랜지스터들 중 하나의 박막 트랜지스터는 베이스 기판 상에 위치되는 제1 게이트, 제1 게이트를 커버하는 제1 게이트 절연 층, 및 제1 게이트 절연 층 상에 위치되는 제1 활성 층을 포함하고, 2개의 박막 트랜지스터들 중 다른 박막 트랜지스터는 제1 활성 층 위에 위치되는 제2 활성 층, 제2 활성 층을 커버하는 제2 게이트 절연 층 및 제2 게이트 절연 층 상에 위치되는 제2 게이트를 포함하고, 제2 활성 층의 소스 영역은 제1 활성 층의 드레인 영역에 전기적으로 연결된다.
일 실시예에서, 상기 설명된 TFT 어레이 기판은 2개의 박막 트랜지스터들 중 하나의 박막 트랜지스터를 커버하는 층간 절연 층을 더 포함하고, 제2 활성 층은 층간 절연 층 상에 위치된다.
일 실시예에서, TFT 어레이 기판에는 제1 활성 층의 드레인 영역을 노출하기 위해 층간 절연 층을 통해 연장되는 스루 홀이 제공되고, 제2 활성 층은 제1 활성 층의 드레인 영역을 제2 활성 층의 소스 영역에 전기적으로 연결하기 위해 스루 홀 내에 위치되는 연결 부분을 포함한다.
일 실시예에서, 상기 설명된 TFT 어레이 기판은 제1 활성 층의 소스 영역에 전기적으로 연결되는 소스 전극 층 및 제2 활성 층의 드레인 영역에 전기적으로 연결되는 픽셀 전극 층을 더 포함한다.
일 실시예에서, 연결 부분은 제2 활성 층과 동일한 재료로 형성되고 도핑되는 부분을 포함한다.
일 실시예에서, 활성 층들은 저온 폴리실리콘 층을 각각 포함한다.
본 개시내용의 다른 양태에 따르면, TFT 어레이 기판을 제조하는 방법이 제공되며, 방법은,
베이스 기판을 제공하는 단계; 및
베이스 기판 상에 2개의 박막 트랜지스터들을 형성하는 단계를 포함하며, 2개의 박막 트랜지스터들은 소스 영역 및 드레인 영역을 갖는 활성 층을 각각 포함하고, 2개의 박막 트랜지스터들의 2개의 활성 층들은 베이스 기판에 수직인 방향으로 서로 중첩되고, 2개의 활성 층들 중 하나의 활성 층의 드레인 영역은 2개의 박막 트랜지스터들이 직렬로 연결되도록 2개의 활성 층들 중 다른 활성 층의 소스 영역에 전기적으로 연결된다.
일 실시예에서, 2개의 박막 트랜지스터들을 형성하는 단계는,
베이스 기판 상에 제1 반도체 재료 층을 형성하고 제1 마스크로 제1 반도체 재료 층을 패터닝하여 제1 활성 층을 형성하는 단계;
제1 활성 층을 커버하는 제1 게이트 절연 층을 형성하는 단계;
제1 게이트 절연 층 상에 게이트 재료 층을 형성하고 제2 마스크로 게이트 재료 층을 패터닝하여 제1 활성 층 위에 위치되는 게이트를 형성하는 단계;
게이트 및 제1 게이트 절연 층을 커버하는 제2 게이트 절연 층을 형성하는 단계;
제1 활성 층의 드레인 영역을 노출하기 위해 제3 마스크를 사용함으로써 제2 게이트 절연 층 및 제1 게이트 절연 층을 통해 연장되는 스루 홀을 형성하는 단계; 및
제2 게이트 절연 층 상에 제2 반도체 재료 층을 형성하고 제1 마스크로 제2 반도체 재료 층을 패터닝하여 제2 활성 층을 형성하는 단계를 포함하고, 제2 활성 층의 일부가 제1 활성 층의 드레인 영역을 제2 활성 층의 소스 영역에 전기적으로 연결하는 연결 부분을 형성하기 위해 스루 홀 내에 위치된다.
일 실시예에서, 제1 반도체 재료 층을 형성하는 단계 및/또는 제2 반도체 재료 층을 형성하는 단계는 비정질 실리콘 층을 형성하는 단계; 및 엑시머 레이저 결정화(excimer laser crystallization), 금속 유도 결정화(metal induced crystallization) 또는 고체상 결정화(solid phase crystallization)의 공정에 의해 비정질 실리콘 층을 폴리실리콘 층으로 변환하는 단계를 포함한다.
일 실시예에서, 제1 활성 층을 형성하는 단계 후에, 또는 제1 활성 층을 형성하는 단계 후이지만 제1 게이트 절연 층을 형성하는 단계 전에, 방법은 베이스 기판 상에 전기 전도성 재료 층을 형성하고 제4 마스크를 사용함으로써 전기 전도성 재료 층을 패터닝하여 소스 전극 층을 획득하는 단계를 더 포함하며, 제1 활성 층의 일부는 소스 전극 층의 일부와 중첩된다.
일 실시예에서, 방법은,
게이트를 형성한 후이지만 제2 게이트 절연 층을 형성하기 전에, 제1 활성 층의 소스 영역 및 드레인 영역에 이온 도핑 공정을 구현하기 위해, 차폐 마스크로서 게이트를 사용함으로써 제1 이온 주입 공정을 구현하는 단계; 및
제2 활성 층을 형성한 후에, 제2 활성 층의 소스 영역 및 드레인 영역에 이온 도핑 공정을 구현하기 위해, 다른 차폐 마스크로서 제2 마스크를 사용함으로써 제2 이온 주입 공정을 구현하는 단계를 더 포함한다.
일 실시예에서, 방법은 제2 활성 층을 형성한 후에, 제1 활성 층 및 제2 활성 층의 소스 영역들 및 드레인 영역들에 이온 도핑 공정을 구현하기 위해, 차폐 마스크로서 제2 마스크를 사용함으로써 이온 주입 공정을 구현하는 단계를 더 포함한다.
일 실시예에서, 스루 홀 내에 위치되는 제2 활성 층의 연결 부분은 또한 이온 도핑 공정이 제2 활성 층에 구현될 때 도핑된다.
일 실시예에서, 방법은,
제5 마스크를 사용함으로써 제2 활성 층 및 제2 게이트 절연 층을 커버하기 위해 베이스 기판 위에 평탄화 층을 형성하는 단계; 및
제6 마스크를 사용함으로써 평탄화 층 상에 픽셀 전극 층을 형성하는 단계를 더 포함하고, 픽셀 전극 층은 제2 활성 층의 드레인 영역에 전기적으로 연결된다.
본 개시내용의 또 다른 양태에 따르면, 상기 설명된 실시예들 중 어느 하나에 따른 TFT 어레이 기판, 또는 상기 설명된 실시예들 중 어느 하나에 따른 방법에 의해 제조되는 TFT 어레이 기판을 포함하는 디스플레이 디바이스가 제공된다.
본 개시내용의 실시예들에 따르면, TFT 어레이 기판, 그 제조 방법, 및 디스플레이 디바이스가 제공된다. TFT 어레이 기판은 베이스 기판에 수직인 방향으로 서로 중첩되는 2개의 활성 층들을 포함하고, 이러한 2개의 활성 층들은 서로 전기적으로 연결되며, 예를 들어 하나의 활성 층의 드레인 영역은 수직 방향으로 서로 중첩되고 직렬로 연결되는 2개의 박막 트랜지스터들을 형성하기 위해 다른 활성 층의 소스 영역에 전기적으로 연결된다. 따라서, 전체 유효 채널 길이를 일정하게 유지하면서 기판 상에서 각각의 박막 트랜지스터에 의해 점유되는 면적을 감소시키거나 절약하는 것이 가능하고, 이에 의해, 디스플레이 패널의 고해상도 설계를 용이하게 하여, 고해상도 디스플레이 패널 내의 박막 트랜지스터의 응용에서 채널 길이에 감도에 대한 요구를 충족시킨다.
본 개시내용의 특징들 및 장점들은 첨부 도면들을 참조하여 이하의 설명으로부터 더욱 명백해질 것이고, 도면들은 개략적이고 본 개시내용을 제한하는 것으로 해석되지 않아야 한다. 도면들에서,
도 1은 종래 기술에서 TFT 어레이 기판의 일부의 구조체를 도시하는 단면도이다.
도 2는 본 개시내용의 예시적 실시예에 따른 TFT 어레이 기판의 일부의 구조체를 도시하는 단면도이다.
도 3은 본 개시내용의 다른 예시적 실시예에 따른 TFT 어레이 기판의 일부의 구조체를 도시하는 단면도이다.
도 4a 내지 도 4d는 본 개시내용의 예시적 실시예에 따른 TFT 어레이 기판을 제조하는 방법의 단계들을 도시하는 개략도들이다.
본 개시내용의 실시예들은 이제 첨부 도면들을 참조하여 상세히 설명될 것이다. 본 명세서에서, 동일 또는 유사한 부분들은 동일 또는 유사한 참조 번호들에 의해 표시된다. 첨부 도면들을 참조하여 본 개시내용의 다양한 실시예들의 이하의 설명은 본 개시내용의 일반적 개념을 예시하도록 의도되지만, 본 개시내용을 제한하는 것으로 해석되지 않아야 한다.
더욱이, 이하의 상세한 기재에서, 설명의 목적들을 위해, 다수의 특정 상세들은 본 개시내용의 실시예들의 철저한 이해를 제공하기 위해 제시된다. 그러나, 하나 이상의 실시예들은 또한 이러한 특정 상세들 없이 수행될 수 있는 점이 분명할 것이다. 다른 사례들에서, 널리 공지된 구조체들 및 디바이스들은 도면들을 단순화하기 위해 개략적으로 예시된다.
본 개시내용의 일반적 발명 개념에 따르면, 그것은 베이스 기판에 수직인 방향으로 서로 중첩되는 2개의 활성 층들을 포함하는 TFT 어레이 기판을 제공하고, 이러한 2개의 활성 층들은 서로 전기적으로 연결되며, 예를 들어 하나의 활성 층의 드레인 영역은 수직 방향으로 서로 중첩되고 직렬로 연결되는 2개의 박막 트랜지스터들을 형성하기 위해 다른 활성 층의 소스 영역에 전기적으로 연결된다. 따라서, 전체 유효 채널 길이를 일정하게 유지하면서 기판 상에서 각각의 박막 트랜지스터에 의해 면적을 감소시키거나 절약하는 것이 가능하고, 이에 의해, 디스플레이 패널의 고해상도 설계를 용이하게 하여, 고해상도 디스플레이 패널 내의 박막 트랜지스터의 응용에서 채널 길이에 감도에 대한 요구를 충족시킨다. 일 예에서, TFT 어레이 기판은 저온 폴리실리콘 어레이 기판이다.
도 2는 본 개시내용의 예시적 실시예에 따른 TFT 어레이 기판의 일부의 구조체를 도시한다. 도 2에 도시된 바와 같이, TFT 어레이 기판은 베이스 기판(100), 베이스 기판(100) 상에 형성되는 제1 활성 층(102), 제1 활성 층(102)을 커버하는 제1 게이트 절연 층(103), 제1 게이트 절연 층(103) 상에 형성되는 게이트(104), 게이트(104)를 적어도 커버하는 제2 게이트 절연 층(105) 및 제2 게이트 절연 층(105) 상에 적어도 부분적으로 배치되는 제2 활성 층(107)을 포함한다. 제1 활성 층(102), 제1 게이트 절연 층(103) 및 게이트(104)는 제1 박막 트랜지스터의 일부를 형성하는 반면에, 게이트(104), 제2 게이트 절연 층(105) 및 제2 활성 층(107)은 제2 박막 트랜지스터의 일부를 형성한다. 더욱이, 제2 활성 층(107)은 제1 박막 트랜지스터가 제2 박막 트랜지스터에 직렬로 연결되도록 제1 활성 층(102)에 전기적으로 연결된다.
실시예에서, 서로 중첩되는 제1 박막 트랜지스터 및 제2 박막 트랜지스터는 게이트(104)를 공유하며, 그들 각각은 L의 채널 길이를 갖고, 그들의 전체 유효 채널 길이는 종래의 박막 트랜지스터의 채널 길이와 동일한 2L이다. 그러나, 한편으로, 기판 상에 점유되는 면적은 감소되는 것에 의해, 어레이 기판 및 고해상도를 갖는 디스플레이 패널 둘 다를 용이하게 하고; 다른 한편으로, 직렬로 연결되는 이러한 2개의 박막 트랜지스터들은 효과적으로 오프 상태 누설 전류(off-state leakage current)를 감소시키고 박막 트랜지스터들의 안정성을 증가시킬 수 있다.
일 예에서, 이러한 2개의 활성 층들(102, 107) 중 하나의 활성 층의 드레인 영역은 2개의 박막 트랜지스터들의 직렬 연결을 달성하기 위해, 이러한 2개의 활성 층들 중 다른 활성 층의 소스 영역에 전기적으로 연결된다. 예를 들어, 도 2에서, 소스 전극 층(101)이 베이스 기판(100) 상에 형성되고, 소스 전극 층(101)에 대한 제1 활성 층(102)의 소스 영역의 전기적 연결을 실현하기 위해, 제1 활성 층(102)의 소스 영역은 소스 전극 층(101)을 부분적으로 커버하거나 소스 전극 층(101)과 접촉한다. 더욱이, 제1 활성 층(102)의 드레인 영역은 제2 활성 층(107)의 소스 영역에 전기적으로 연결되고, 제2 활성 층(107)의 드레인 영역은 픽셀 전극 층(109)에 전기적으로 연결될 수 있다. 도 2에 도시된 바와 같이, 픽셀 전극 층(109)은 제2 활성 층(107) 및 제2 게이트 절연 층(105)을 커버하는 평탄화 층(108) 상에 배치될 수 있다.
일 예에서, TFT 어레이 기판에는 제1 활성 층(102)의 드레인 영역을 노출하기 위해 제1 게이트 절연 층(103) 및 제2 게이트 절연 층(105)을 통해 연장되는 스루 홀(106)이 제공되고(도 4c 참조), 제2 활성 층(107)은 제1 활성 층(102)의 드레인 영역을 제2 활성 층(107)의 소스 영역에 전기적으로 연결하기 위해 스루 홀(106) 내에 위치되는 연결 부분(1071)을 포함할 수 있다. 일 예에서, 연결 부분(1071)은 제2 활성 층(107)과 동일한 재료로 형성될 수 있고, 대안적으로, 연결 부분(1071)은 그 안에서 캐리어 농도를 증가시키고, 온 상태(on state)에서 활성 층들 사이의 온 저항(on-resistance)을 감소시키기 위해 도핑된다.
도 3은 본 개시내용의 다른 예시적 실시예에 따른 TFT 어레이 기판의 일부의 구조체를 도시한다. 도 3에 도시된 바와 같이, TFT 어레이 기판은 베이스 기판(200), 베이스 기판(200) 상에 형성되는 제1 게이트(201), 제1 게이트(201)를 커버하는 제1 게이트 절연 층(202), 제1 게이트 절연 층(202) 상에 배치되는 제1 활성 층(204), 제1 활성 층(204)을 커버하는 층간 절연 층(205), 층간 절연 층(205) 상에 형성되는 제2 활성 층(206), 제2 활성 층(206)을 커버하는 제2 게이트 절연 층(207) 및 제2 게이트 절연 층(207) 상에 배치되는 제2 게이트(209)를 포함한다. 제1 게이트(201), 제1 게이트 절연 층(202) 및 제1 활성 층(204)은 제1 박막 트랜지스터의 일부를 형성하는 반면에, 제2 활성 층(206), 제2 게이트 절연 층(207) 및 제2 게이트(209)는 제2 박막 트랜지스터의 일부를 형성한다. 더욱이, 제2 활성 층(206)은 제1 박막 트랜지스터가 제2 박막 트랜지스터에 직렬로 연결되도록 제1 활성 층(204)에 전기적으로 연결된다.
실시예에서, 서로 중첩되는 제1 박막 트랜지스터 및 제2 박막 트랜지스터는 L의 채널 길이를 각각 갖고, 그들의 전체 유효 채널 길이는 종래의 박막 트랜지스터의 채널 길이와 동일한 2L이다. 그러나, 한편으로, 기판 상에 점유되는 면적이 감소되는 것에 의해, 어레이 기판 및 고해상도가 되는 디스플레이 패널을 용이하게 하고; 다른 한편으로, 직렬로 연결되는 이러한 2개의 박막 트랜지스터들은 오프 상태 누설 전류를 효과적으로 감소시키고 박막 트랜지스터들의 안정성을 증가시킬 수 있다.
일 예에서, 이러한 2개의 활성 층들(204, 206) 중 하나의 드레인 영역은 2개의 박막 트랜지스터들의 직렬 연결을 달성하기 위해, 이러한 2개의 활성 층들 중 다른 활성 층의 소스 영역에 전기적으로 연결된다. 예를 들어, 도 3에서, 소스 전극 층(203)이 제1 게이트 절연 층(202) 상에 형성되고, 소스 전극 층(203)에 대한 제1 활성 층(204)의 소스 영역의 전기적 연결을 실현하기 위해, 제1 활성 층(204)의 소스 영역은 소스 전극 층(203)과 부분적으로 중첩되거나 소스 전극 층(203)과 접촉한다. 더욱이, 제1 활성 층(204)의 드레인 영역은 제2 활성 층(206)의 소스 영역에 전기적으로 연결되고, 제2 활성 층(206)의 드레인 영역은 픽셀 전극 층(210)에 전기적으로 연결될 수 있다. 도 3에 도시된 바와 같이, 픽셀 전극 층(210)은 제2 게이트(209) 및 제2 게이트 절연 층(207)을 커버하는 평탄화 층(208) 상에 배치될 수 있다.
일 예에서, TFT 어레이 기판에는 제1 활성 층(204)의 드레인 영역을 노출하기 위해 층간 절연 층(205)을 통해 연장되는 스루 홀이 제공되고, 제2 활성 층(206)은 제1 활성 층(204)의 드레인 영역을 제2 활성 층(206)의 소스 영역에 전기적으로 연결하기 위해 스루 홀(106) 내에 위치되는 연결 부분, 예를 들어, 도면에 도시된 바와 같이 제2 활성 층(206)의 소스 영역에서 제1 활성 층(204)의 드레인 영역까지 연장되는 수직 부분을 포함할 수 있다. 일 예에서, 연결 부분은 제2 활성 층(206)과 동일한 재료로 형성될 수 있고, 대안적으로, 연결 부분은 그 안에서 캐리어 농도를 증가시키고, 온 상태에서 활성 층들 사이의 온 저항을 감소시키기 위해 도핑된다.
다른 양태에 따르면, 본 개시내용의 일 실시예는 또한 TFT 어레이 기판을 제조하는 방법을 제공하며, 방법은 베이스 기판을 제공하는 단계; 및 베이스 기판 상에 2개의 박막 트랜지스터들을 형성하는 단계를 포함하고, 박막 트랜지스터들은 소스 영역 및 드레인 영역을 갖는 활성 층을 각각 포함하고, 2개의 박막 트랜지스터들의 2개의 활성 층들은 베이스 기판에 수직인 방향으로 서로 중첩되고, 2개의 활성 층들 중 하나의 활성 층의 드레인 영역은 2개의 박막 트랜지스터들이 직렬로 연결될 때 2개의 활성 층들 중 다른 활성 층의 소스 영역에 전기적으로 연결된다.
다음에, 본 개시내용의 예시적 실시예에 따른 TFT 어레이 기판을 제조하는 방법은 도 4a 내지 도 4d를 참조하여 예로서 상세히 설명될 것이다.
첫째로, 베이스 기판(100)이 제공된다. 베이스 기판은 사전에 세정되는 투명 기판, 예컨대, 유리 기판 등일 수 있고, 산화 실리콘, 질화 실리콘, 또는 둘 다의 적층된 조합으로 형성되는 버퍼 층은 활성 층으로 투명 기판 내의 금속 이온 불순물들의 확산으로 인해 박막 트랜지스터의 동작 특성들에 악영향을 미치는 것을 방지하기 위해, 베이스 기판에 도포될 수 있다.
도 4a에 도시된 바와 같이, 제1 반도체 재료 층은 베이스 기판(100) 상에 형성되고, 제1 반도체 재료 층은 제1 활성 층(102)을 형성하기 위해 제1 마스크를 사용하여 패터닝된다.
도 4b에 도시된 바와 같이, 제1 활성 층(102)을 커버하는 제1 게이트 절연 층(103)이 형성되고, 게이트 재료 층은 제1 게이트 절연 층(103) 상에 형성되고 게이트 재료 층은 제1 활성 층(102)보다 위에 위치되는 게이트(104)를 형성하기 위해 제2 마스크를 사용하여 패터닝된다. 게이트는 단일 층, 2개 이상의 층들의 구조체를 가질 수 있고, 금속 또는 금속 합금, 예컨대 몰리브덴, 알루미늄, 몰리브덴 텅스텐 등으로 제조될 수 있고, 그것의 두께는 1000Å 내지 5000Å의 범위, 대안적으로 1500Å 내지 4000Å의 범위일 수 있다.
도 4c에 도시된 바와 같이, 게이트(104) 및 제1 게이트 절연 층(103)을 커버하는 제2 게이트 절연 층(105)이 형성된다. 일 예에서, 제1 및/또는 제2 게이트 절연 층은 산화 실리콘, 질화 실리콘, 또는 둘 다의 적층된 조합의 단일 층일 수 있고, 본 개시내용은 이에 제한되지 않는다. 제1 및/또는 제2 게이트 절연 층은 PECVD, LPCVD, APCVD 또는 ECR-CVD 등에 의해 퇴적될 수 있고, 500Å 내지 2000Å의 퇴적 두께를 갖는다. 게다가, 적절한 두께, 예를 들어 600Å 내지 1500Å은 특정 설계 요건들에 따라 선택될 수 있다.
다음에, 제2 게이트 절연 층(105) 및 제1 게이트 절연 층(103)을 통해 연장되는 스루 홀(106)은 제1 활성 층(102)의 드레인 영역을 노출하기 위해 제3 마스크를 사용함으로써 형성된다.
그 다음에, 도 4d에 도시된 바와 같이, 제2 반도체 재료 층이 제2 게이트 절연 층(105) 상에 형성되고 제2 반도체 재료 층은 제2 활성 층(107)을 형성하기 위해 상기 설명된 바와 같이 제1 마스크를 사용하여 패터닝된다. 제2 활성 층의 일부가 제1 활성 층(102)의 드레인 영역을 제2 활성 층(107)의 소스 영역에 전기적으로 연결하는 연결 부분(1071)을 형성하기 위해 스루 홀 내에 위치된다. 일 예에서, 제1 및/또는 제2 활성 층은 폴리실리콘 층일 수 있으며, 폴리실리콘 층은 엑시머 레이저 결정화, 금속 유도 결정화 또는 고체상 결정화 등의 공정에 의해 비정질 실리콘 층으로 변환되는 것에 의해, 저온 폴리실리콘 어레이 기판을 형성한다. 상이한 결정화 방법들에 따라, 박막 트랜지스터들의 특정 공정들 및 구조체들이 상이한 점이 주목되어야 한다. 예를 들어, 준비 공정에서, 본 개시내용의 구현에 영향을 미치는 것 없이, 열 처리 탈수소화, 유도 금속의 퇴적, 열 처리 결정화, 엑시머 레이저 조명 결정화, 소스 및 드레인 영역들의 도핑(P형 또는 N형 도핑), 도핑된 불순물의 활성화를 포함하는 것이 가능하다. 그러한 상황에서, 본 개시내용은 또한 유익한 효과를 가질 것이다. 예시적으로, 제1 및/또는 제2 활성 층의 두께는 100Å 내지 3000Å, 구체적으로 500Å 내지 1000Å일 수 있고, 그것의 형성 방법은 PECVD, LPCVD 또는 스퍼터링 방법일 수 있고, 퇴적 온도는 600℃보다 아래이다.
일 실시예에서, 도 4a에 여전히 도시된 바와 같이, 제1 활성 층(102)을 형성하는 단계 전에, 또는 제1 활성 층(102)을 형성하는 단계 후이지만 제1 게이트 절연 층(103)을 형성하기 전에, 방법은 베이스 기판 상에 전기 전도성 재료 층을 형성하고 제4 마스크를 사용함으로써 전기 전도성 재료 층을 패터닝하여 소스 전극 층(101)을 획득하는 단계를 더 포함하며, 제1 활성 층(102)의 일부는 소스 전극 층(101)의 일부와 중첩된다.
게다가, 게이트(104)를 형성한 후이지만 제2 게이트 절연 층(105)을 형성하기 전에, 제1 이온 주입 공정은 제1 활성 층(102)의 소스 영역 및 드레인 영역에 이온 도핑 공정을 구현하기 위해, 차폐 마스크로서 게이트(104)를 사용함으로써 구현될 수 있고; 제2 활성 층(107)을 형성한 후에, 제2 이온 주입 공정은 제2 활성 층(107)의 소스 영역 및 드레인 영역에 이온 도핑 공정을 구현하기 위해, 다른 차폐 마스크로서 상기 설명된 제2 마스크를 사용함으로써 구현될 수 있다. 대안적으로, 제2 활성 층(107)을 형성한 후에, 이온 주입 공정은 제1 활성 층(102) 및 제2 활성 층(107)의 소스 영역들 및 드레인 영역들에 이온 도핑 공정을 구현하기 위해, 차폐 마스크로서 상기 설명된 제2 마스크를 사용함으로써 구현될 수 있다. 스루 홀 내에 위치되는 제2 활성 층의 연결 부분은 또한 그 안에서 캐리어 농도를 증가시키고, 온 상태에서 활성 층들 사이의 온 저항을 감소시키기 위해, 이온 도핑 공정이 제2 활성 층에 구현될 때 도핑될 수 있다는 점이 이해될 것이다.
이온 주입 공정은 질량 분석계를 갖는 이온 주입 방법, 질량 분석계를 갖지 않는 이온 클라우드 타입 주입 방법(ion cloud-type implantation method), 플라즈마 주입 방법, 고체 상태 확산 주입 방법 등일 수 있다. 예를 들어, 대중적인 이온 클라우드 타입 주입 방법이 사용되면, 이때 붕소 예컨대 B2H6/H2 또는 인 예컨대 PH3/H2를 포함하는 혼합 가스는 설계 요건들에 따라 주입될 수 있고, 이온 주입 에너지는 10 내지 200keV, 구체적으로 40 내지 100keV일 수 있다. 주입 선량은 1×1011~1×1020 원자들/㎤, 구체적으로 1×1014~1×1018 원자들/㎤의 범위일 수 있다.
도 2에 도시된 바와 같이, 제2 활성 층(107) 및 제2 게이트 절연 층(105)을 커버하는 평탄화 층(108)은 제5 마스크를 사용함으로써 형성될 수 있고; 픽셀 전극 층(109)은 제6 마스크를 사용함으로써 평탄화 층(108) 상에 형성될 수 있으며, 픽셀 전극 층(109)은 제2 활성 층(107)의 드레인 영역에 전기적으로 연결된다. 평탄화 층은 유기 재료, 구체적으로 유기 포토레지스트 재료 예컨대 폴리이미드, 아크릴 등으로 제조될 수 있으며, 8000Å 내지 20000Å의 두께를 갖는다. 픽셀 전극 층은 단일 층, 2개 또는 그 이상의 층들의 구조체일 수 있고, 투명 전도성 재료, 예컨대, 인듐 주석 산화물, 인듐 아연 산화물 또는 이와 유사한 것, 또는 금속, 금속 합금, 예를 들어, 은, 은 합금 또는 이와 유사한 것으로 구성되고, 1000Å 내지 5000Å, 구체적으로는 1500Å 내지 4000Å의 두께를 갖는다.
본 개시내용의 실시예들에 따른 방법은 또한 종래의 공정들과 비교하여 마스크들의 수를 증가시키는 것 없이, TFT 어레이 기판을 제조하기 위해 6개의 마스크들을 사용하는 것이 인식될 수 있다. 따라서, 방법은 부가 공정들을 포함하지 않고 공정 실현에서 공정 복잡성을 증가시키지 않으며, 제조된 디바이스는 더 좋은 성질을 갖는다.
게다가, 본 개시내용의 일 실시예에서, 상기 설명된 실시예들 중 어느 하나에 따른 TFT 어레이 기판, 또는 상기 설명된 실시예들 중 어느 하나에 따른 방법에 의해 제조되는 TFT 어레이 기판을 포함하는 디스플레이 디바이스가 제공된다. 그러한 디스플레이 디바이스는 디스플레이 기능을 갖는 액정 패널, 전자 종이, OLED 패널, 이동 전화, 노트북 컴퓨터, 태블릿 컴퓨터, 디스플레이, 디지털 포토 프레임, 내비게이터, 식별 디바이스, 또는 임의의 다른 제품들 또는 구성요소들일 수 있다.
본 개시내용의 다양한 예시적 실시예들이 도시되고 설명되었지만, 변경들 및 수정들은 본 개시내용의 원리 및 사상으로부터 벗어나는 것 없이 이러한 실시예들에 이루어질 수 있고, 본 개시내용의 범위는 첨부된 청구항들 및 그들의 균등물들에 의해 정의된다는 점이 본 기술분야의 통상의 기술자들에 의해 이해될 것이다.

Claims (18)

  1. TFT 어레이 기판으로서,
    베이스 기판; 및
    상기 베이스 기판 상에 위치되는 2개의 박막 트랜지스터들
    을 포함하고, 상기 2개의 박막 트랜지스터들은 소스 영역 및 드레인 영역을 갖는 활성 층을 각각 포함하고, 상기 2개의 박막 트랜지스터들의 2개의 활성 층들은 상기 베이스 기판에 수직인 방향으로 서로 중첩되고, 상기 2개의 활성 층들 중 하나의 활성 층의 상기 드레인 영역은 상기 2개의 박막 트랜지스터들이 직렬로 연결되도록 상기 2개의 활성 층들 중 다른 활성 층의 상기 소스 영역에 전기적으로 연결되는 TFT 어레이 기판.
  2. 제1항에 있어서, 상기 2개의 활성 층들은 상기 베이스 기판 상에 형성되는 제1 활성 층 및 상기 제1 활성 층 위에 위치되는 제2 활성 층을 포함하며,
    상기 2개의 박막 트랜지스터들은 적어도 상기 제1 활성 층을 커버하는 제1 게이트 절연 층, 상기 제1 게이트 절연 층을 커버하는 제2 게이트 절연 층 및 게이트를 더 포함하고, 그 모두가 상기 제1 활성 층과 상기 제2 활성 층 사이에 위치되고, 상기 게이트는 상기 2개의 박막 트랜지스터들의 공통 게이트로서 사용을 위해 상기 제1 게이트 절연 층과 상기 제2 게이트 절연 층 사이에 배치되고, 상기 제2 활성 층은 상기 제2 게이트 절연 층 상에 배치되는 TFT 어레이 기판.
  3. 제2항에 있어서, 상기 TFT 어레이 기판에는 상기 제1 활성 층의 상기 드레인 영역을 노출하기 위해 상기 제1 게이트 절연 층 및 상기 제2 게이트 절연 층을 통해 연장되는 스루 홀(through hole)이 제공되고, 상기 제2 활성 층은 상기 제1 활성 층의 상기 드레인 영역을 상기 제2 활성 층의 상기 소스 영역에 전기적으로 연결하기 위해 상기 스루 홀 내에 위치되는 연결 부분을 포함하는 TFT 어레이 기판.
  4. 제1항에 있어서, 상기 2개의 박막 트랜지스터들 중 하나의 박막 트랜지스터는 상기 베이스 기판 상에 위치되는 제1 게이트, 상기 제1 게이트를 커버하는 제1 게이트 절연 층, 및 상기 제1 게이트 절연 층 상에 위치되는 제1 활성 층을 포함하고,
    상기 2개의 박막 트랜지스터들 중 다른 박막 트랜지스터는 상기 제1 활성 층 위에 위치되는 제2 활성 층, 상기 제2 활성 층을 커버하는 제2 게이트 절연 층 및 상기 제2 게이트 절연 층 상에 위치되는 제2 게이트를 포함하고,
    상기 제2 활성 층의 상기 소스 영역은 상기 제1 활성 층의 상기 드레인 영역에 전기적으로 연결되는 TFT 어레이 기판.
  5. 제4항에 있어서, 상기 2개의 박막 트랜지스터들 중 상기 하나의 박막 트랜지스터를 커버하는 층간 절연 층을 더 포함하고, 상기 제2 활성 층은 상기 층간 절연 층 상에 위치되는 TFT 어레이 기판.
  6. 제5항에 있어서, 상기 TFT 어레이 기판에는 상기 제1 활성 층의 상기 드레인 영역을 노출하기 위해 상기 층간 절연 층을 통해 연장되는 스루 홀이 제공되고, 상기 제2 활성 층은 상기 제1 활성 층의 상기 드레인 영역을 상기 제2 활성 층의 상기 소스 영역에 전기적으로 연결하기 위해 상기 스루 홀 내에 위치되는 연결 부분을 포함하는 TFT 어레이 기판.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 활성 층의 상기 소스 영역에 전기적으로 연결되는 소스 전극 층 및 상기 제2 활성 층의 상기 드레인 영역에 전기적으로 연결되는 픽셀 전극 층을 더 포함하는 TFT 어레이 기판.
  8. 제3항 또는 제6항에 있어서, 상기 연결 부분은 상기 제2 활성 층과 동일한 재료로 형성되고 도핑되는 부분을 포함하는 TFT 어레이 기판.
  9. 제1항 내지 제6항 중 어느 항에 있어서, 상기 활성 층들은 저온 폴리실리콘 층을 각각 포함하는 TFT 어레이 기판.
  10. TFT 어레이 기판을 제조하는 방법으로서,
    베이스 기판을 제공하는 단계; 및
    상기 베이스 기판 상에 2개의 박막 트랜지스터들을 형성하는 단계
    를 포함하고, 상기 2개의 박막 트랜지스터들은 소스 영역 및 드레인 영역을 갖는 활성 층을 각각 포함하고, 상기 2개의 박막 트랜지스터들의 2개의 활성 층들은 상기 베이스 기판에 수직인 방향으로 서로 중첩되고, 상기 2개의 활성 층들 중 하나의 활성 층의 상기 드레인 영역은 상기 2개의 박막 트랜지스터들이 직렬로 연결되도록 상기 2개의 활성 층들 중 다른 활성 층의 상기 소스 영역에 전기적으로 연결되는 방법.
  11. 제10항에 있어서, 상기 2개의 박막 트랜지스터들을 형성하는 단계는,
    상기 베이스 기판 상에 제1 반도체 재료 층을 형성하고 제1 마스크로 상기 제1 반도체 재료 층을 패터닝하여 제1 활성 층을 형성하는 단계;
    상기 제1 활성 층을 커버하는 제1 게이트 절연 층을 형성하는 단계;
    상기 제1 게이트 절연 층 상에 게이트 재료 층을 형성하고 제2 마스크로 상기 게이트 재료 층을 패터닝하여 상기 제1 활성 층 위에 위치되는 게이트를 형성하는 단계;
    상기 게이트 및 상기 제1 게이트 절연 층을 커버하는 제2 게이트 절연 층을 형성하는 단계;
    상기 제1 활성 층의 상기 드레인 영역을 노출하기 위해 제3 마스크를 사용함으로써 상기 제2 게이트 절연 층 및 상기 제1 게이트 절연 층을 통해 연장되는 스루 홀을 형성하는 단계; 및
    상기 제2 게이트 절연 층 상에 제2 반도체 재료 층을 형성하고 상기 제1 마스크로 상기 제2 반도체 재료 층을 패터닝하여 제2 활성 층을 형성하는 단계를 포함하고, 상기 제2 활성 층의 일부가 상기 제1 활성 층의 상기 드레인 영역을 상기 제2 활성 층의 상기 소스 영역에 전기적으로 연결하는 연결 부분을 형성하기 위해 상기 스루 홀 내에 위치되는 방법.
  12. 제11항에 있어서, 상기 제1 반도체 재료 층을 형성하는 단계 및/또는 상기 제2 반도체 재료 층을 형성하는 단계는,
    비정질 실리콘 층을 형성하는 단계; 및
    엑시머 레이저 결정화(excimer laser crystallization), 금속 유도 결정화(metal induced crystallization) 또는 고체상 결정화(solid phase crystallization)의 공정에 의해 상기 비정질 실리콘 층을 폴리실리콘 층으로 변환하는 단계를 포함하는 방법.
  13. 제11항에 있어서, 상기 제1 활성 층을 형성하는 단계 전에, 또는 상기 제1 활성 층을 형성하는 단계 후이지만 상기 제1 게이트 절연 층을 형성하는 단계 전에, 상기 방법은,
    상기 베이스 기판 상에 전기 전도성 재료 층을 형성하고 제4 마스크를 사용함으로써 상기 전기 전도성 재료 층을 패터닝하여 소스 전극 층을 획득하는 단계를 더 포함하며, 상기 제1 활성 층의 일부가 상기 소스 전극 층의 일부와 중첩되는 방법.
  14. 제11항에 있어서,
    상기 게이트를 형성한 후이지만, 상기 제2 게이트 절연 층을 형성하기 전에, 상기 제1 활성 층의 상기 소스 영역 및 상기 드레인 영역에 이온 도핑 공정을 구현하기 위해, 차폐 마스크(shielding mask)로서 상기 게이트를 사용함으로써 제1 이온 주입 공정을 구현하는 단계; 및
    상기 제2 활성 층을 형성한 후에, 상기 제2 활성 층의 상기 소스 영역 및 상기 드레인 영역에 이온 도핑 공정을 구현하기 위해, 다른 차폐 마스크로서 상기 제2 마스크를 사용함으로써 제2 이온 주입 공정을 구현하는 단계를 더 포함하는 방법.
  15. 제11항에 있어서,
    상기 제2 활성 층을 형성한 후에, 상기 제1 활성 층 및 상기 제2 활성 층의 상기 소스 영역들 및 상기 드레인 영역들에 이온 도핑 공정을 구현하기 위해, 차폐 마스크로서 상기 제2 마스크를 사용함으로써 이온 주입 공정을 구현하는 단계를 더 포함하는 방법.
  16. 제14항 또는 제15항에 있어서, 상기 스루 홀 내에 위치되는 상기 제2 활성 층의 연결 부분은 또한 상기 이온 도핑 공정이 상기 제2 활성 층에 구현될 때 도핑되는 방법.
  17. 제11항 내지 제15항 중 어느 항에 있어서,
    제5 마스크를 사용함으로써 상기 제2 활성 층 및 상기 제2 게이트 절연 층을 커버하기 위해 상기 베이스 기판 위에 평탄화 층을 형성하는 단계; 및
    제6 마스크를 사용함으로써 상기 평탄화 층 상에 픽셀 전극 층을 형성하는 단계를 더 포함하고, 상기 픽셀 전극 층은 상기 제2 활성 층의 상기 드레인 영역에 전기적으로 연결되는 방법.
  18. 제1항 내지 제9항 중 어느 한 항에 따른 TFT 어레이 기판, 또는 제10항 내지 제17항 중 어느 한 항에 따른 방법에 의해 제조되는 TFT 어레이 기판을 포함하는 디스플레이 디바이스.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210024104A (ko) * 2019-01-30 2021-03-04 후아웨이 테크놀러지 컴퍼니 리미티드 어레이 기판, 디스플레이 및 단말 장치
US11245041B2 (en) 2018-09-13 2022-02-08 Lg Display Co., Ltd. TFT substrate and light emitting display device including the same

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11328951B2 (en) 2016-04-01 2022-05-10 Intel Corporation Transistor cells including a deep via lined wit h a dielectric material
CN105633101A (zh) * 2016-04-01 2016-06-01 京东方科技集团股份有限公司 Tft阵列基板及其制造方法、显示装置
EP3504738A4 (en) 2016-08-26 2020-09-02 INTEL Corporation INTEGRATED CIRCUIT DEVICE STRUCTURES AND DOUBLE-SIDED MANUFACTURING TECHNIQUES
CN106206430B (zh) * 2016-10-11 2021-01-01 深圳市华星光电技术有限公司 一种薄膜晶体管结构的制作方法
CN107068694B (zh) * 2017-04-26 2019-10-01 厦门天马微电子有限公司 半导体器件结构及其制作方法、阵列基板和显示装置
DE112017008080T5 (de) 2017-12-26 2020-07-09 Intel Corporation Gestapelte transistoren mit zuletzt ausgebildetem kontakt
US11430814B2 (en) 2018-03-05 2022-08-30 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
US11688780B2 (en) 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization
CN110299377B (zh) * 2019-07-03 2022-12-16 京东方科技集团股份有限公司 显示基板及制造方法、显示装置
CN110581142A (zh) * 2019-08-23 2019-12-17 武汉华星光电技术有限公司 阵列基板及其制造方法、显示面板
CN110690257A (zh) * 2019-08-29 2020-01-14 福建华佳彩有限公司 一种tft阵列基板及其制造方法
CN110648629B (zh) * 2019-10-31 2023-09-22 厦门天马微电子有限公司 显示面板及其制作方法、显示装置
CN111029342B (zh) * 2019-11-07 2024-04-16 深圳市华星光电半导体显示技术有限公司 显示面板及其制备方法、显示装置
CN110854203B (zh) * 2019-11-21 2023-10-03 京东方科技集团股份有限公司 薄膜晶体管、阵列基板、显示面板及显示装置
CN111063703B (zh) * 2019-12-10 2022-11-01 Tcl华星光电技术有限公司 阵列基板及显示装置
CN112490275B (zh) * 2020-12-03 2023-04-21 湖北长江新型显示产业创新中心有限公司 显示面板及其制作方法、显示装置
CN114220819A (zh) * 2021-10-29 2022-03-22 长沙惠科光电有限公司 阵列基板及其制备方法、显示面板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0589478A2 (en) * 1992-09-25 1994-03-30 Sony Corporation Liquid crystal display device
JP2005294851A (ja) * 2004-04-05 2005-10-20 Quanta Display Inc 低温ポリシリコンｔｆｔ構造及びそのチャネル層の製造方法
US20090014799A1 (en) * 2007-07-11 2009-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20120033353A (ko) * 2009-07-24 2012-04-06 브이 테크놀로지 씨오. 엘티디 박막 트랜지스터, 그 제조 방법 및 액정 표시 장치
CN104867942A (zh) * 2015-04-29 2015-08-26 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
US20150311265A1 (en) * 2014-04-23 2015-10-29 Nlt Technologies, Ltd. Pixel array, electro-optic device, and electric apparatus

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2969864B2 (ja) * 1990-08-28 1999-11-02 ソニー株式会社 半導体メモリ装置
JP2830447B2 (ja) * 1990-10-15 1998-12-02 日本電気株式会社 半導体不揮発性記憶装置
JPH06291269A (ja) * 1993-04-06 1994-10-18 Sony Corp 電界効果トランジスタ
JPH08148693A (ja) * 1994-09-22 1996-06-07 Sanyo Electric Co Ltd 薄膜トランジスタ及びその製造方法
JP2001066636A (ja) * 1999-08-31 2001-03-16 Hitachi Ltd 液晶表示装置
KR100746220B1 (ko) * 2004-01-12 2007-08-03 삼성전자주식회사 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들
US7579220B2 (en) 2005-05-20 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device manufacturing method
JP5088661B2 (ja) 2006-12-05 2012-12-05 セイコーエプソン株式会社 半導体装置および電気光学装置
DE102007030054B4 (de) * 2007-06-29 2009-04-16 Advanced Micro Devices, Inc., Sunnyvale Transistor mit reduziertem Gatewiderstand und verbesserter Verspannungsübertragungseffizienz und Verfahren zur Herstellung desselben
US9279751B2 (en) * 2008-12-16 2016-03-08 Nico Corporation System and method of taking and collecting tissue cores for treatment
US8981367B2 (en) * 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW201338102A (zh) * 2012-03-14 2013-09-16 Wintek Corp 主動元件及主動元件陣列基板
CN103367353A (zh) * 2012-03-30 2013-10-23 东莞万士达液晶显示器有限公司 主动元件及主动元件阵列基板
JP6410496B2 (ja) 2013-07-31 2018-10-24 株式会社半導体エネルギー研究所 マルチゲート構造のトランジスタ
CN103730485B (zh) * 2013-12-27 2016-09-07 京东方科技集团股份有限公司 双面显示的oled阵列基板及其制备方法、显示装置
KR102401432B1 (ko) * 2014-02-24 2022-05-26 엘지디스플레이 주식회사 표시장치
TW201611298A (zh) * 2014-09-12 2016-03-16 中華映管股份有限公司 雙薄膜電晶體及其製造方法
CN104882414B (zh) * 2015-05-06 2018-07-10 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
CN105633101A (zh) * 2016-04-01 2016-06-01 京东方科技集团股份有限公司 Tft阵列基板及其制造方法、显示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0589478A2 (en) * 1992-09-25 1994-03-30 Sony Corporation Liquid crystal display device
JP2005294851A (ja) * 2004-04-05 2005-10-20 Quanta Display Inc 低温ポリシリコンｔｆｔ構造及びそのチャネル層の製造方法
US20060008953A1 (en) * 2004-04-05 2006-01-12 Cheng Chang Kuo Structure of ltps-tft and method of fabricating channel layer thereof
US20090014799A1 (en) * 2007-07-11 2009-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2009038368A (ja) * 2007-07-11 2009-02-19 Semiconductor Energy Lab Co Ltd 半導体装置、電子機器、半導体装置の作製方法
KR20120033353A (ko) * 2009-07-24 2012-04-06 브이 테크놀로지 씨오. 엘티디 박막 트랜지스터, 그 제조 방법 및 액정 표시 장치
US20150311265A1 (en) * 2014-04-23 2015-10-29 Nlt Technologies, Ltd. Pixel array, electro-optic device, and electric apparatus
CN104867942A (zh) * 2015-04-29 2015-08-26 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11245041B2 (en) 2018-09-13 2022-02-08 Lg Display Co., Ltd. TFT substrate and light emitting display device including the same
US11908951B2 (en) 2018-09-13 2024-02-20 Lg Display Co., Ltd. TFT substrate and light emitting display device including the same
KR20210024104A (ko) * 2019-01-30 2021-03-04 후아웨이 테크놀러지 컴퍼니 리미티드 어레이 기판, 디스플레이 및 단말 장치

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