KR102230301B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

기판 상에 구비된 게이트 전극, 상기 게이트 전극 상에 구비된 게이트 절연막, 상기 게이트 전극과 적어도 일부가 중첩되어 상기 게이트 절연막 상에 구비된 반도체층, 상기 반도체층 상에 구비된 복수개의 에치 스토퍼 및 상기 반도체층 및 상기 에치 스토퍼 상에 서로 이격되어 구비된 소스 전극 및 드레인 전극을 포함하며, 상기 반도체층은, 상기 반도체층 상에 구비된 복수개의 에치 스토퍼에 의하여 복수개의 채널 영역으로 구분되는 박막 트랜지스터를 제공한다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터의 제조 방법에 관한 것으로 보다 상세하게는 산화물 반도체를 이용한 박막 트랜지스터의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 다양한 요구에 따른 디스플레이 장치에 관한 연구가 점차 증가하고 있다. 이러한 디스플레이 장치로는 PDP(Plasma Display Panel), LCD(Liquid Crystal Display) 및 OLED(Organic Light Emitting display) 등이 있으며, 특히, OLED의 경우 경량, 박형 및 저전력 등의 장점으로 차세대 디스플레이 장치로써 각광받고 있다.
최근에는 상기와 같은 다양한 디스플레이 장치를 유연한 소재의 기판 상에 구현한 플렉시블 디스플레이 장치(Flexible Display Device)가 각광을 받고 있다. 플렉시블 디스플레이 장치는 얇고 가벼울 뿐만 아니라 휘거나 굽힐 수 있어서 다양한 형태로 제작이 가능하다는 장점 때문에 디스플레이 장치 시장의 차세대 기술로 평가되고 있다.
한편, 상기 디스플레이 장치를 구동하는 박막 트랜지스터의 종류로는 반도체층을 구성하는 물질에 따라 비정질 실리콘(a-Si), 다결정질 실리콘(poly-Si) 및 비정질 산화물 반도체(AOS) 박막 트랜지스터 등으로 나뉠 수 있다.
상기 비정질 실리콘(a-Si)의 경우 비정질이라는 장점이 있으나 느린 전하 이동도 및 안정성 문제로 OLED에 적용하기에 적합하지 않을 수 있다.
또한, 상기 다결정질 실리콘(poly-Si)의 경우 빠른 전하 이동도 및 안정성 면에서 우수하나 높은 온도에서 공정이 이루어지기 때문에 플라스틱 기판과 같이 플렉시블한 기판 상에 구현하는 것이 어려운 문제가 있다.
반면, 상기 비정질 산화물 반도체(AOS)의 경우 상기 비정질 실리콘 보다 빠른 전하 이동도를 가지면서, 상기 다결정질 실리콘과 달리 저온에서 증착이 가능하다는 장점 때문에 OLED 및 플렉시블 디스플레이 장치에 적용이 가능하다.
본 발명에서는 산화물 반도체를 이용한 박막 트랜지스터 및 그 제조 방법을 제공한다. 보다 상세하게는 전기적 특성 및 신뢰성이 향상된 산화물 반도체를 이용한 박막 트랜지스터 및 그 제조 방법을 제공한다.
기판 상에 구비된 게이트 전극, 상기 게이트 전극 상에 구비된 게이트 절연막, 상기 게이트 전극과 적어도 일부가 중첩되어 상기 게이트 절연막 상에 구비된 반도체층, 상기 반도체층 상에 구비된 복수개의 에치 스토퍼 및 상기 반도체층 및 상기 에치 스토퍼 상에 서로 이격되어 구비된 소스 전극 및 드레인 전극을 포함하며, 상기 반도체층은, 상기 반도체층 상에 구비된 복수개의 에치 스토퍼에 의하여 복수개의 채널 영역으로 구분되는 박막 트랜지스터를 제공한다.
상기 각 에치 스토퍼의 일단은 소스 전극과 연결되고, 타단은 드레인 전극과 연결될 수 있다.
상기 채널 영역은 상기 에치 스토퍼 하부에 존재하는 반도체층 영역일 수 있다.
상기 에치 스토퍼의 폭(w)은 5㎛ 이상 내지 30㎛ 이하일 수 있다.
상기 에치 스토퍼 사이의 간격(s)은 5㎛ 이상 내지 30㎛ 이하일 수 있다.
상기 반도체층은 산화물 반도체층일 수 있다.
상기 산화물 반도체층은 아연(Zn), 갈륨(Ga), 인듐(In) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
상기 산화물 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)를 포함할 수 있다.
기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 전극과 적어도 일부가 중첩되는 반도체층을 형성하는 단계, 상기 반도체층의 적어도 일부에 복수개의 에치 스토퍼를 형성하는 단계 및 상기 반도체층 및 에치 스토퍼 상에 서로 이격되어 소스 전극과 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법을 제공한다.
상기 에치 스토퍼는 일단이 소스 전극과 연결되고, 타단이 드레인 전극과 연결되도록 형성될 수 있다.
본 발명에 따른 산화물 반도체를 이용한 박막 트랜지스터는 반도체층을 복수개의 채널 영역으로 구분하는 복수개의 에치 스토퍼를 형성함으로써, 전기적 특성 및 신뢰성이 향상된 산화물 반도체 박막 트랜지스터를 제공할 수 있다.
도 1은 종래 산화물 반도체 박막 트랜지스터를 개략적으로 나타낸 평면도이다.
도 2는 도 1에서 Ⅰ-Ⅰ'을 따라 절단한 단면도이다.
도 3은 도 1에서 Ⅱ-Ⅱ'을 따라 절단한 단면도이다.
도 4는 하나의 산화물 반도체로 형성된 박막 트랜지스터의 전압 스트레스 인가 전후의 문턱전압(threshold voltage)의 변화를 보여주는 그래프이다.
도 5는 복수개의 산화물 반도체로 형성된 박막 트랜지스터의 전압 스트레스 인가 전과 후의 문턱전압(threshold voltage)의 변화를 보여주는 그래프이다.
도 6은 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터를 개략적으로 나타낸 평면도이다.
도 7은 도 6에서 Ⅲ-Ⅲ'을 따라 절단한 단면도이다.
도 8은 도 6에서 Ⅳ-Ⅳ'을 따라 절단한 단면도이다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 산화물 반도체를 이용한 박막 트랜지스터를 개략적으로 나타낸 단면도이다.
도 11 내지 도 18은 본 발명의 일실시예에 따른 산화물 반도체를 이용한 박막 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
이하, 도면을 참조하여 본 발명을 상세하게 설명한다.
본 명세서에 있어서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것이며, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
어떤 구성 요소가 다른 구성 요소에 연결되어 있다거나 접촉되어 있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접촉되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다.
본 명세서에서, 포함하다, 구비하다 또는 가지다 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
도면에서, 발명의 이해를 돕기 위하여 각 구성요소와 그 형상 등이 간략하게 그려지거나 또는 과장되어 그려지기도 하며, 실제 제품에 있는 구성요소가 표현되지 않고 생략되기도 한다. 따라서 도면은 발명의 이해를 돕기 위한 것으로 해석해야 한다. 도면에서 동일한 역할을 하는 요소들은 동일한 부호로 표시한다.
도 1은 종래 산화물 반도체 박막 트랜지스터를 개략적으로 나타낸 평면도이다. 도 2는 도 1에서 Ⅰ-Ⅰ'을 따라 절단한 단면도이다. 도 3은 도 1에서 Ⅱ-Ⅱ'을 따라 절단한 단면도이다. 도 1에서는 설명의 편의상 일부 구성요소(예를 들면, 게이트 절연막 등)를 생략하고 있다.
도 1 내지 도 3을 참조하면, 종래 산화물 반도체를 이용한 박막 트랜지스터(100)는 기판(110), 상기 기판(110) 상에 구비된 게이트 전극(120), 상기 게이트 전극(120) 상에 구비된 게이트 절연막(130), 상기 게이트 전극(120)과 적어도 일부가 중첩되어 상기 게이트 절연막(130) 상에 구비된 반도체층(140), 상기 반도체층(140) 상에 서로 이격되어 배치된 소스 전극(150)과 드레인 전극(160) 및 상기 소스 전극(150)과 드레인 전극(160) 상에 구비된 평탄화층(170)을 포함한다.
상기 반도체층(140)은 산화물 반도체층이다. 상기 산화물 반도체층은 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 또는 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(In-Zn-O), 아연-주석 산화물(Zn-Sn-O) 등과 같은 산화물 반도체 재료를 이용하여 만들어질 수 있다.
또한, 상기 반도체층(140)은 다수의 채널(141, 142, 143, 144)을 포함하는 멀티 액티브(Multi-active) 구조로 형성될 수 있다. 이러한 다수의 채널로 형성된 박막 트랜지스터는, 하나의 채널로 형성된 박막 트랜지스터에 비하여 전기적 특성이 향상될 수 있다.
도 4는 하나의 산화물 반도체로 형성된 박막 트랜지스터의 전압 스트레스 인가 전후의 문턱전압(threshold voltage) 변화를 보여주는 그래프이다. 도 5는 도 1에 도시된 바와 같이, 복수개의 산화물 반도체로 형성된 박막 트랜지스터의 전압 스트레스 인가 전과 후의 문턱전압(threshold voltage) 변화를 보여주는 그래프이다.
구체적으로, 도 4는 폭이 32㎛인 하나의 채널을 갖는 산화물 반도체로 형성된 박막 트랜지스터에 10V(VDS)의 전압 스트레스 인가 전(initial)과 후(5,000s)의 문턱 전압 변화를 보여주는 그래프이고, 도 5는 폭이 8㎛인 4개의 채널을 갖는 산화물 반도체로 형성된 박막 트랜지스터에 10V(VDS)의 전압 스트레스 인가 전(initial)과 후(5,000s)의 문턱 전압 변화를 보여주는 그래프이다.
도 4 및 도 5를 비교하면, 하나의 채널을 갖는 산화물 반도체로 형성된 박막 트랜지스터보다 복수개의 채널을 갖는 산화물 반도체로 형성된 박막 트랜지스터의 문턱전압이 비교적 일정하게 유지되는 것을 알 수 있다. 이와 같이, 멀티 액티브(multi-active) 박막 트랜지스터는 싱글 액티브(single-active) 박막 트랜지스터에 비하여 전기적 특성이 향상될 수 있다.
한편, 도 1에 도시된 바와 같이, 상기 박막 트랜지스터(100)의 채널(channel) 영역은 소스 전극과 드레인 전극 사이에서 노출되는 구조를 BCE(back channel etch)구조라 한다.
즉, 상기 박막 트랜지스터(100)는 BCE 구조로서 복수의 채널을 갖는 반도체층에 의하여 전기적 신뢰성을 향상시킬 수 있다.
다만, 개선된 전기적 신뢰성에도 불구하고, BCE 구조 자체의 문제점인 Back channel etch 불균형 때문에 실제로 제조하기 어려운 문제가 있다.
따라서, 산화물 반도체를 이용한 박막 트랜지스터를 제조하기 위하여 산화물 반도체를 패터닝(patterning) 할 수 있는 기술과 산화물 반도체와 소스 및 드레인 전극과의 에칭 선택비가 큰 에칭(Etching) 기술이 필요하다.
그런데, 소스 전극 및 드레인 전극을 산 용액으로 습식 에칭(Wet Etching)할 때, 습식 에칭 용액에 의해서 산에 잘 녹는 특성을 갖는 산화물 반도체가 녹을 수 있어 산화물 반도체와 소스 전극 및 드레인 전극과의 에칭 선택비를 조절하기 어렵다.
한편, 건식 에칭(Dry Etching)방법으로 소스 전극 및 드레인 전극을 패터닝하는 경우, 산화물 반도체 표면이 플라즈마로 인하여 데미지를 받게 된다. 이를 방지하기 위해서 산화물 반도체 상에 에치 스토퍼(etch stopper)를 형성하게 되는데, 이러한 구조를 에치 스토퍼(ESL : Etch Stopper Layer)구조라 한다.
이에 본 발명은전기적 신뢰성을 향상시킬 수 있도록, 반도체층 상에 복수의 에치 스토퍼를 구비한 박막 트랜지스터 및 그 제조 방법을 제공하고자 한다. 즉, 본 발명의 실시예들에 따른 박막 트랜지스터는 복수의 에치 스토퍼에 의하여 복수의 채널을 구비한 박막트랜지스터와 동일한 효과를 얻을 수 있다.
도 6은 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터를 개략적으로 나타낸 평면도이다. 도 7은 도 6에서 Ⅲ-Ⅲ'을 따라 절단한 단면도이다. 도 8은 도 6에서 Ⅳ-Ⅳ'을 따라 절단한 단면도이다. 도 6은 설명의 편의상 박막트랜지스터의 일부 구성요소(예를 들면, 게이트 절연막 등)를 생략하여 도시하고 있다.
도 6 내지 도 8을 참조하면, 본 발명의 일례에 따른 산화물 반도체 박막 트랜지스터(200)는 기판(210), 상기 기판(210) 상에 구비된 게이트 전극(220), 상기 게이트 전극(220) 상에 구비된 게이트 절연막(230), 상기 게이트 전극(220)과 적어도 일부가 중첩되어 상기 게이트 절연막(230) 상에 구비된 반도체층(240), 상기 반도체층(240) 상에 구비된 복수개의 에치 스토퍼(250) 및 상기 반도체층(240), 상기 에치 스토퍼(250) 상에 서로 이격되어 구비된 소스 전극(260)과 드레인 전극(270) 및 상기 소스 전극(260)과 드레인 전극(270) 상에 구비된 평탄화층(280)을 포함한다.
상기 에치 스토퍼(250)은 복수개 구비될 수 있으며, 설명의 편의상 복수개의 에치 스토퍼(251, 252, 253, 254)을 통칭하여 에치 스토퍼(250)이라 한다. 또한, 도 6 및 도 8에서 4개의 에치 스토퍼(251, 252, 253, 254)이 형성된 것으로 도시되었으나 반드시 이에 한정되는 것은 아니고, 상기 에치 스토퍼(250)의 개수는 반도체층(240)의 폭에 따라 다양한 값을 가질 수 있다. 또한, 상기 에치 스토퍼(250)의 일단은 소스 전극(260)과 연결될 수 있으며, 상기 에치 스토퍼(250)의 타단은 드레인 전극(270)과 연결될 수 있다.
도 8을 참조하면, 상기 반도체층(240)은 상기 반도체층(240) 상에 구비된 복수개의 에치 스토퍼(250)에 의하여 복수개의 채널 영역으로 구분될 수 있다. 즉, 상기 채널영역(241)은 상기 에치 스토퍼(250) 하부에 존재하는 반도체층 영역이다.
따라서, 상기 채널 영역(241)의 폭은 상기 에치 스토퍼(250)의 폭(W1)과 실질적으로 동일하고, 상기 채널 영역(241) 사이의 간격은 상기 에치 스토퍼(250) 사이의 간격(S1)과 실질적으로 동일하다.
상기 에치 스토퍼(250)는 5㎛ 이상 내지 30㎛ 이하의 폭(W1)을 갖고, 상기 에치 스토퍼 사이의 간격(S1)은 5㎛ 이상 내지 30㎛ 이하로 될 수 있다. 마찬가지로, 상기 채널 영역(241)은 5㎛ 이상 내지 30㎛ 이하의 폭을 갖고 상기 채널 영역(241) 사이의 간격은 5㎛ 이상 내지 30㎛ 이하로 될 수 있다.
또한, 도 6 및 도 8에서 상기 각각의 에치 스토퍼(251, 252, 253, 254)의 폭(W1) 및 간격(S1)이 동일한 값을 갖는 것으로 도시되었으나 반드시 이에 한정되는 것은 아니며, 각 에치 스토퍼의 폭, 간격 및 개수는 다양한 값을 가질 수 있다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터를 개략적으로 나타낸 단면도이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 서로 다른 폭(W2, W3)을 갖는 복수개의 에치 스토퍼(250)으로 이루어질 수 있다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터는 도 8에서 개시된 박막트랜지스터와 다른 폭(W4), 간격(S3) 및 개수를 갖는 복수개의 에치 스토퍼(250)을 포함한다.
상기 기판(210)은 유리, 석영, 세라믹, 및 플라스틱 기판 등으로 구비될 수 있다. 상기 플라스틱 기판으로는 폴리이미드 수지, 아크릴 수지, 폴리아크릴레이트 수지, 폴리카보네이트 수지, 폴리에테르 수지, 폴리에틸렌 테레프탈레이트 수지, 술폰산 수지 등을 사용할 수 있으며, 이외에도 스테인리스 강 등으로 이루어진 금속성 기판으로 구비될 수도 있다.
도면에는 도시되지 않았지만, 상기 기판(210) 상에는 버퍼층이 더 구비될 수 있다. 상기 버퍼층은 실리콘 화합물로 구비될 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 상기 버퍼층은 불순 원소 또는 수분 성분의 침투를 방지하는 역할 및 기판 표면을 평탄화하는 역할을 한다. 상기 버퍼층은 반드시 필요한 구성은 아니며, 기판의 종류 및 공정에 따라 생략될 수도 있다.
상기 게이트 전극(220)은 알루미늄(Al)이나 알루미늄 합금 등의 알루미늄 계열 금속, 은(Ag)이나 은 합금 등의 은 계열 금속, 구리(Cu)나 구리 합금 등의 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등의 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등으로 만들어질 수 있다. 상기 게이트 전극(220)은 물리적 또는 화학적 특성이 다른 두 개 이상의 도전막이 적층된 다중막 구조를 가질 수도 있다. 이러한 게이트 전극(220)은 게이트 전극 형성용 물질을 전면 도포한 후, 패터닝하여 형성할 수 있다.
상기 게이트 전극(220)이 형성된 기판(210) 상에는 게이트 절연막(230)이 구비될 수 있다. 상기 게이트 절연막(230)은 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 하프뮴 산화막(HfOx), 알루미늄 산화막(AlOx), 이트륨 산화막(YOx) 및 탄탈륨 산화막(TaOx)을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 상기 게이트 절연막(120)은 물리적 또는 화학적 성질이 다른 두 개 이상의 절연막을 포함하는 다층막 구조를 가질 수 있다.
상기 게이트 절연막(230) 상의 상기 게이트 전극(220)에 대응되는 영역에는 반도체층(240)이 구비될 수 있다. 상기 반도체층(240)은 비정질 규소 또는 다결정 규소 등의 반도체 재료에 의하여 형성될 수 있으며, 산화물 반도체 재료에 의하여 형성될 수도 있다.
도 6 내지 도 10에 개시된 본 발명의 일례에서, 상기 반도체층(240)은 산화물 반도체층이다. 상기 산화물 반도체층은 아연(Zn), 갈륨(Ga), 인듐(In) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
예컨대, 상기 산화물 반도체층은 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 또는 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(In-Zn-O), 아연-주석 산화물(Zn-Sn-O) 등과 같은 재료를 이용하여 만들어질 수 있다.
구체적으로, 상기 산화물 반도체층은, 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)를 포함하는 IGZO계의 산화물을 포함할 수 있다. 이외에도 상기 산화물 반도체층은 In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물, 및 Zn-O계 금속 산화물으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
상기 반도체층(240) 상에 상기 반도체층(240)을 활성 영역과 비활성 영역으로 구분하는 에치 스토퍼(250)가 구비될 수 있다. 상기 에치 스토퍼(250)는 질화 규소, 산화 규소 등의 무기 절연물로 만들어질 수 있으며, 유기 절연물로 만들어질 수도 있다. 또한 상기 에치 스토퍼는 우수한 절연 특성을 살리면서도 반도체층(240)의 보호를 위하여 무기막과 유기막으로 된 다중막 구조를 가질 수도 있다. 상기 에치 스토퍼(250)의 두께는 약 5000Å 이상일 수 있고, 약 6000Å내지 약 8000Å일 수 있다.
상기 반도체층(240) 및 에치 스토퍼(250) 상에 소스 전극(260) 및 드레인 전극(270)이 구비될 수 있다. 상기 소스 전극(260) 및 드레인 전극(270)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
예를 들어, 상기 소스 전극(260) 및 드레인 전극(270)은 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta) 및 이들의 합금, 알루미늄 질화물(AlNx) 텅스텐 질화물(WNx), 크롬 질화물(CrNx), 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOX) 및 인듐 아연 산화물(IZO)으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
상기 소스 전극(260) 및 드레인 전극(270) 상에 평탄화층(280)이 구비될 수 있다. 상기 평탄화층(280)은 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 하프뮴 산화막(HfOx), 알루미늄 산화막(AlOx), 이트륨 산화막(YOx) 및 탄탈륨 산화막(TaOx)으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
도 11 내지 도 18는 본 발명에 따른 산화물 반도체를 이용한 박막 트랜지스터 제조 방법을 설명하기 위한 도이다.
도 11 내지 18에 개시된 단면은 각각 도 6에서 Ⅲ-Ⅲ'은 도 6의 박막 트랜지스터(200)를 횡방향으로 절단한 단면도이고, Ⅳ-Ⅳ'은 도 6의 박막 트랜지스터(200)를 종방향으로 절단한 단면도이다.
도 11를 참조하면, 유리 또는 플라스틱 등으로 이루어진 기판(210)상에 게이트 전극(220)이 형성된다. 상기 게이트 전극(220)은 상기 기판(210) 상에 게이트 전극 형성용 물질(미도시)을 도포한 후, 패터닝하여 형성된다.
도 12를 참조하면, 상기 게이트 전극(220)을 포함하는 기판(210)상의 전면에 질화규소(SiNx) 또는 산화규소(SiOx) 등으로 이루어진 게이트 절연막(230)이 형성된다. 상기 게이트 절연막(230)은 물리적 또는 화학적 성질이 다른 두 개 이상의 절연층을 포함하는 다층막 구조를 가질 수 있다. 상기 게이트 절연막(230)은 화학 기상 증착 공정, 스핀 코팅 공정, 스퍼터링 공정, 진공 증착 공정 및 프린팅 공정 등을 이용하여 형성될 수 있다.
상기 반도체층(240)은 상기 게이트 절연막(230)상에 반도체층 형성용 물질(미도시)을 도포한 후, 상기 게이트 전극(220)에 대응되는 영역을 패터닝하여 형성된다. 상기 반도체층 형성용 물질은 비정질 규소 또는 다결정 규소와 같은 실리콘계 반도체 재료일 수 있으며, 산화물 반도체 재료일 수도 있다.
상기 반도체층 형성용 물질이 산화물 반도체 재료인 경우, 산화물 반도체 재료는 아연(Zn), 갈륨(Ga), 인듐(In) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 하나를 포함한다.
도 13을 참조하면, 상기 반도체층(240) 상에 에치 스토퍼(250)가 형성된다.
상기 반도체층(240)이 형성된 기판 상에 에치 스토퍼 형성용 물질(250a)이 전면 도포된다. 상기 에치 스토퍼 형성용 물질(250a)은 질화 규소, 산화 규소 등의 무기 절연물로 만들어질 수 있으며, 유기 절연물로 만들어질 수도 있다. 또한 상기 에치 스토퍼 형성용 물질(250a)은 무기막과 유기막으로 된 다중막 구조를 가질 수도 있다. 이어서, 상기 에치 스토퍼 형성용 물질(250a)상에 포토레지스트(290a)가 도포된다. 상기 포토레지스트(290a)는 당업계에서 일반적으로 사용되는 포토레지스트를 사용할 수 있다.
도 14를 참조하면, 마스크를 이용하여 상기 포토레지스트(290a)상에 선택적 노광이 실시되고 식각이 이루어져, 에치 스토퍼(250) 및 포토레지스트 패턴(290)이 형성된다.
도 15을 참조하면, 상기 에치 스토퍼(250)상에 잔존하는 포토레지스트 패턴(290)이 제거되고, 에치 스토퍼(250)만 잔존하게 된다.
도 16을 참조하면, 상기 에치 스토퍼(250)가 형성된 기판 상에 전극 형성용 물질을 도포한다.
도 17을 참조하면, 상기 기판 상에 도포된 전극 형성용 물질을 패터닝하여 소스 전극(260) 및 드레인 전극(270)이 형성된다. 상기 전극 형성용 물질은 건식 에칭(Dry Etching)을 이용하여 패터닝되는데, 이 때 에치 스토퍼가 형성되지 않은 반도체층(240) 표면이 플라즈마로 인하여 데미지를 받게 된다. 그 결과 복수개의 에치 스토퍼 하부에 존재하는 반도체층이 복수개의 채널 영역(241, 242, 243, 244)으로 구분될 수 있다.
도 18을 참조하면, 상기 소스 전극(260) 및 드레인 전극(270)이 형성된 기판(210) 상에 평탄화층(280)이 형성된다. 상기 평탄화층(280)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 상기 평탄화층(280)은 화학 기상 증착 공정, 스핀 코팅 공정, 스퍼터링 공정, 진공 증착 공정 및 프린팅 공정 등을 이용하여 형성될 수 있다.
본 발명에 따른 산화물 반도체를 이용한 박막 트랜지스터는 높은 전하 이동도와 정전류 테스트 조건을 만족하고, 균일한 전기적 특성이 확보되어 액정 표시 장치와 유기 발광 표시 장치 등과 같은 디스플레이에 적용 가능하다.
이상에서 도면 및 실시예를 중심으로 본 발명을 설명하였다. 상기 설명된 도면과 실시예는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능할 것이다. 따라서, 본 발명의 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
210 : 기판 220 : 게이트 전극
230 : 게이트 절연막 240 : 반도체층
250 : 에치 스토퍼 260 : 소스 전극
270 : 드레인 전극 280 : 평탄화층

Claims (11)

  1. 기판 상에 구비된 게이트 전극;
    상기 게이트 전극 상에 구비된 게이트 절연막;
    상기 게이트 전극과 적어도 일부가 중첩되어 상기 게이트 절연막 상에 구비된 반도체층;
    상기 반도체층 상에 구비된 복수개의 에치 스토퍼; 및
    상기 반도체층 및 상기 에치 스토퍼 상에 서로 이격되어 구비된 소스 전극 및 드레인 전극을 포함하며,
    상기 반도체층은, 상기 반도체층 상에 구비된 복수개의 에치 스토퍼에 의하여 복수개의 채널 영역으로 구분되고,
    상기 복수개의 에치 스토퍼와 중첩하는 상기 반도체층의 일부는 손상되지 않고, 상기 복수개의 에치 스토퍼와 중첩하지 않는 상기 반도체층의 일부는 손상되는 박막 트랜지스터.
  2. 제 1 항에 있어서, 상기 각 에치 스토퍼의 일단은 소스 전극과 연결되고, 타단은 드레인 전극과 연결되는 박막 트랜지스터.
  3. 제 1 항에 있어서, 상기 채널 영역은 상기 에치 스토퍼 하부에 존재하는 반도체층 영역인 박막 트랜지스터.
  4. 제 1 항에 있어서, 상기 복수개의 에치 스토퍼는 각각 제1 방향으로 연장되고, 상기 제1 방향에 수직하는 제2 방향으로 나란히 배열되며,
    상기 에치 스토퍼의 제2 방향으로의 폭(w)은 5㎛ 이상 내지 30㎛ 이하인 박막 트랜지스터.
  5. 제 1 항에 있어서, 상기 에치 스토퍼 사이의 간격(s)은 5㎛ 이상 내지 30㎛ 이하인 박막 트랜지스터.
  6. 제 1 항에 있어서, 상기 반도체층은 산화물 반도체층인 박막 트랜지스터.
  7. 제 6 항에 있어서, 상기 산화물 반도체층은 아연(Zn), 갈륨(Ga), 인듐(In) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 하나를 포함하는 박막 트랜지스터.
  8. 제 6 항에 있어서, 상기 산화물 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)를 포함하는 박막 트랜지스터.
  9. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계;
    상기 게이트 전극과 적어도 일부가 중첩되는 반도체층을 형성하는 단계;
    상기 반도체층의 적어도 일부에 복수개의 에치 스토퍼를 형성하는 단계; 및
    상기 반도체층 및 에치 스토퍼 상에 서로 이격되어 소스 전극과 드레인 전극을 형성하는 단계;를 포함하고,
    상기 복수개의 에치 스토퍼와 중첩하는 상기 반도체층의 일부는 손상되지 않고, 상기 복수개의 에치 스토퍼와 중첩하지 않는 상기 반도체층의 일부는 손상되는 박막 트랜지스터 제조 방법.
  10. 제 9 항에 있어서, 상기 에치 스토퍼는 일단이 소스 전극과 연결되고, 타단이 드레인 전극과 연결되도록 형성되는 박막 트랜지스터 제조 방법.
  11. 제 1 항에 있어서, 상기 복수개의 에치 스토퍼는 각각 제1 방향으로 연장되고, 상기 제1 방향에 수직하는 제2 방향으로 나란히 배열되며,
    상기 제1 방향으로의 상기 반도체층의 폭은 상기 제1 방향으로의 상기 게이트 전극의 폭보다 크고, 상기 제1 방향으로의 상기 에치 스토퍼의 폭보다 큰 박막 트랜지스터.
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