KR101768487B1 - 박막트랜지스터 및 그를 포함하는 트랜지스터 어레이 기판 - Google Patents
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Abstract
본 발명은 소자신뢰도를 향상시킬 수 있는, 산화물반도체(Oxide Semiconductor)의 액티브층을 포함한 박막트랜지스터에 관한 것으로, 기판 상에 형성된 게이트전극; 상기 기판 상의 전면에 상기 게이트전극을 커버하도록 형성되는 게이트절연막; 상기 게이트절연막 상에, 상기 게이트전극과 적어도 일부 중첩하도록 형성되는 액티브층; 상기 게이트절연막 상에, 상기 액티브층의 채널영역 상부와 측부를 커버하도록 형성되는 에치스토퍼; 및 상기 게이트절연막 상에 상기 액티브층 상의 양측과 각각 접하도록 형성되어, 상기 채널영역을 사이에 두고 서로 이격하는 소스전극과 드레인전극을 포함하는 박막트랜지스터를 제공한다.
Description
본 발명은 산화물반도체(Oxide Semiconductor)의 액티브층을 포함하는 박막트랜지스터, 및 상기 박막트랜지스터를 포함하고 능동매트릭스구동방식의 평판 표시장치에 적용되는 트랜지스터 어레이 기판에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.
이 같은 평판표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광 표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD, Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다. 이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다.
한편, 평판 표시패널의 구동 방식은 크게 수동 매트릭스 구동 방식(Passive Matrix Driving Mode)과 능동 매트릭스 구동 방식(Active Matrix Driving Mode)으로 구분될 수 있다.
수동 매트릭스 구동 방식은 주사라인과 신호라인이 교차하는 영역에 복수의 화소를 형성시키고, 서로 교차하는 주사라인과 신호라인에 모두 신호가 인가되는 동안 그에 대응한 화소를 구동시키는 방식이다. 이러한 수동 매트릭스 구동 방식은 제어가 간단한 장점을 갖는 반면, 각 화소가 독립적으로 구동될 수 없어, 선명도 및 응답속도가 낮고, 그로 인해 고해상도 실현이 어려운 단점을 갖는다.
능동 매트릭스 구동 방식은 복수의 화소에 각각 대응하는 스위치소자로써 복수의 박막트랜지스터를 포함하여, 각 박막트랜지스터의 턴온/턴오프를 통해 복수의 화소를 선택적으로 구동시키는 방식이다. 이러한 능동 매트릭스 구동 방식은 제어가 복잡한 단점이 있는 반면, 각 화소가 독립적으로 구동될 수 있어, 수동 매트릭스 구동 방식보다 선명도 및 응답속도가 높아서, 고해상도에 유리한 장점을 갖는다.
능동 매트릭스 구동 방식의 평판 표시장치는 복수의 화소를 개개로 구동시키기 위한 트랜지스터 어레이를 필수적으로 포함한다.
트랜지스터 어레이는 각 화소영역을 정의하도록 서로 교차 배치되는 게이트라인과 데이터라인, 및 복수의 화소에 각각 대응하여, 게이트라인과 데이터라인이 교차하는 영역에 배치되는 복수의 박막트랜지스터를 포함하여 이루어진다.
이때, 각 박막트랜지스터는 게이트라인과 연결되는 게이트전극, 데이터라인과 연결되는 소스전극, 화소전극과 연결되는 드레인전극, 게이트절연층을 사이에 두고 게이트전극과 적어도 일부 중첩하여, 게이트전극의 전압레벨에 따라 소스전극과 드레인전극 사이에 채널(channel)을 형성하는 액티브층을 포함한다. 이러한 박막트랜지스터는 게이트라인의 신호에 응답하여 턴온하면, 데이터라인의 신호를 화소전극으로 인가한다.
한편, 박막트랜지스터의 액티브층은 비정질실리콘(amorphous silicon, a-Si) 또는 결정질실리콘(poly silicon, p-Si)으로 선택되는 것이 일반적이다.
그런데, 결정질실리콘의 액티브층을 포함하는 박막트랜지스터는 비교적 높은 이동도(mobility) 및 안정적인 정전류 특성을 갖는 장점을 갖는 반면, 고온의 제조공정을 필요로 하여, 지지기판의 재료가 한정되는 단점뿐만 아니라, 균일한 소자 특성을 확보하기 어려운 이유로 대형 평판 표시장치의 박막트랜지스터 어레이에 용이하게 적용될 수 없는 단점을 갖는다.
이에 따라, 대형의 평판 표시장치에 구비되는 트랜지스터 어레이는, 비교적 균일한 소자 특성을 확보할 수 있도록, 결정질실리콘의 액티브층보다 저온의 제조공정에서도 제조될 수 있는 비정질실리콘의 액티브층을 포함하여 설계되는 것이 일반적이다.
그러나, 비정질실리콘의 액티브층을 포함하는 박막트랜지스터는, 결정질실리콘의 액티브층에 비해 낮은 이동도 및 불안정한 정전류 특성을 갖는 단점을 갖는다. 이러한 박막트랜지스터를 포함하는 트랜지스터 어레이는 비정질실리콘의 특성에 의해, 소정의 임계값 이하의 배선 저항 및 기생용량을 갖도록 설계되기 어려우므로, 평판 표시장치의 대형화 및 고해상도 실현에 한계를 만드는 문제점이 있다.
이에 따라, 실리콘반도체보다 높은 이동도, 안정적인 정전류 특성 및 가시광선 영역의 에너지에 의한 누설전류의 저감을 제공할 수 있는 새로운 액티브층 재료가 요구되고 있다.
이러한 요구에 맞추어, 액티브층의 새로운 재료로 실리콘반도체보다 높은 이동도 및 낮은 누설전류 특성의 장점을 갖는 산화물반도체가 제안되었다. 그런데, 산화물반도체는 식각 공정에 필요한 식각액 또는 식각가스 등에 노출되면, 쉽게 도체로 변질되어, 반도체 특성을 잃어버리는 단점이 있다. 이에, 산화물반도체로 형성된 액티브층을 포함하는 박막트랜지스터는 적정한 수준의 소자 신뢰도를 확보하기 어렵고, 그로 인해 대형 평판표시장치에 용이하게 적용하기 어려운 문제점이 있다.
본 발명은 산화물반도체의 액티브층을 포함하면서도, 소자 신뢰도를 향상시킬 수 있는 박막트랜지스터 및 그를 포함하는 박막트랜지스터 어레이를 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본 발명은 기판 상에 형성된 게이트전극; 상기 기판 상의 전면에 상기 게이트전극을 커버하도록 형성되는 게이트절연막; 상기 게이트절연막 상에, 상기 게이트전극과 적어도 일부 중첩하도록 형성되는 액티브층; 상기 게이트절연막 상에, 상기 액티브층의 채널영역 상부와 측부를 커버하도록 형성되는 에치스토퍼; 및 상기 게이트절연막 상에 상기 액티브층 상의 양측과 각각 접하도록 형성되어, 상기 채널영역을 사이에 두고 서로 이격하는 소스전극과 드레인전극을 포함하는 박막트랜지스터를 제공한다.
그리고, 본 발명은 기판; 상기 기판 상에 일방향으로 형성되는 게이트라인; 상기 게이트라인을 포함한 상기 기판 상의 전면에 형성되는 게이트절연막; 복수의 화소에 대응하는 복수의 화소영역이 각각 정의되도록, 상기 게이트절연막 상에 상기 게이트라인에 교차하여 형성되는 데이터라인; 및 상기 복수의 화소에 대응하여, 상기 게이트라인과 상기 데이터라인의 교차영역에 배치되는 복수의 박막트랜지스터를 포함하는 트랜지스터 어레이 기판을 제공한다. 이때, 상기 각 박막트랜지스터는, 상기 기판 상에 상기 게이트라인과 이어지도록 형성되는 게이트전극과, 상기 게이트절연막 상에 상기 게이트전극과 적어도 일부 중첩하도록 형성되는 액티브층과, 상기 게이트절연막 상에 상기 액티브층의 채널영역을 커버하도록 형성되는 에치스토퍼와, 상기 게이트절연막 상에 상기 액티브층 상의 양측과 각각 접하도록 형성되어, 상기 채널영역을 사이에 두고 서로 이격하는 소스전극과 드레인전극을 포함한다.
이상과 같이, 본 발명에 따른 박막트랜지스터는 액티브층의 채널영역 상부와 측부를 커버하는 에치스토퍼를 포함한다. 이에 따라, 액티브층은 에치스토퍼 및 에치스토퍼의 양측에 각각 접하는 소스전극과 드레인전극에 의해 모두 커버됨에 따라, 액티브층의 어느 영역도 소스전극과 드레인전극 각각의 가장자리에 접하지 않게 된다. 그러므로, 액티브층의 형성과정 이후, 소스/드레인전극의 형성과정에 필요한 식각공정 또는 다른 플라즈마 처리공정이 실시되는 동안, 액티브층이 식각가스 또는 식각액, 또는 플라즈마 가스에 직접 노출되는 것을 방지할 수 있다.
그로 인해, 액티브층이 산화물반도체로 형성되더라도, 식각가스 또는 식각액, 또는 플라즈마 가스에 의해 도체로 변질되어 반도체 특성을 상실할 가능성이 최소화되므로, 박막트랜지스터의 소자 신뢰도가 향상될 수 있다.
이러한 박막트랜지스터를 포함하는 트랜지스터 어레이 기판은, 실리콘반도체보다 높은 이동도, 안정적인 정전류 특성 및 가시광선 영역의 에너지에 대한 낮은 누설전류 특성을 갖는 산화물반도체로 형성된 액티브층을 포함함에 따라, 실리콘반도체의 액티브층을 포함하는 것보다 낮은 배선 저항 및 낮은 기생용량을 갖도록 설계될 수 있다. 그리고, 액티브층의 채널영역 상부와 측부를 커버하는 에치스토퍼를 포함함에 따라, 액티브층을 구성한 산화물반도체의 변질을 최소화할 수 있어, 적정 수준의 소자신뢰도를 확보할 수 있으므로, 대형 평판표시장치에도 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 박막트랜지스터를 포함한 트랜지스터 어레이의 일부를 나타낸 평면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터를 포함한 트랜지스터 어레이의 일부를 나타낸 평면도이다.
도 3은 도 1 및 도 2의 Ⅰ-Ⅰ'를 나타낸 단면도이다.
도 4는 도 1 및 도 2의 Ⅱ-Ⅱ'를 나타낸 단면도이다.
도 5는 일반적인 산화물 박막트랜지스터의 일부를 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터를 포함한 트랜지스터 어레이의 일부를 나타낸 평면도이다.
도 3은 도 1 및 도 2의 Ⅰ-Ⅰ'를 나타낸 단면도이다.
도 4는 도 1 및 도 2의 Ⅱ-Ⅱ'를 나타낸 단면도이다.
도 5는 일반적인 산화물 박막트랜지스터의 일부를 나타낸 단면도이다.
이하, 본 발명의 실시예에 따른 박막트랜지스터 및 그를 포함하는 트랜지스터 어레이에 대하여, 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 박막트랜지스터를 포함한 트랜지스터 어레이의 일부를 나타낸 평면도이고, 도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터를 포함한 트랜지스터 어레이의 일부를 나타낸 평면도이다. 그리고, 도 3은 도 1 및 도 2의 Ⅰ-Ⅰ'를 나타낸 단면도이고, 도 4는 도 1 및 도 2의 Ⅱ-Ⅱ'를 나타낸 단면도이다.
먼저, 도 1 및 도 2에 도시한 바와 같이, 박막트랜지스터(TFT)의 평면 형태가 다소 다른 것을 제외하면, 도 1에 도시된 본 발명의 실시예에 따른 트랜지스터 어레이와 도 2에 도시된 본 발명의 다른 실시예에 따른 트랜지스터 어레이는 서로 동일하므로, 이하에서 중복되는 설명은 생략한다.
도 1 및 도 2에 도시한 바와 같이, 본 발명의 실시예 및 다른 실시예에 따른 트랜지스터 어레이는 일방향(도 1 및 도 2에서 "가로방향"으로 도시함)의 게이트라인(GL: Gate Line), 게이트라인(GL)과 절연되고 게이트라인(GL)과 평행한 방향의 공통라인(CL: Common Line), 게이트라인(GL)에 교차하는 방향(도 1 및 도 2에서 "세로방향"으로 도시함)의 데이터라인(DL: Data Line), 게이트라인(GL)과 데이터라인(DL)이 교차하는 영역에 배치되고 박막트랜지스터(TFT: Thin Film Transistor)을 포함한다.
트랜지스터 어레이는 콘택홀(CT)을 통해 박막트랜지스터(TFT)의 드레인전극(DE)과 연결되는 화소전극(PE) 및 다른 콘택홀(미도시)을 통해 공통라인(CL)에 연결되는 공통전극(CE)을 더 포함한다. 이때, 화소전극(PE)과 공통전극(CE)은 게이트라인(GL)과 데이터라인(DL)에 의해 정의되는 각 화소에 대응한 각 화소영역에서 서로 교번하는 가지 형태로 이루어진다.
그리고, 트랜지스터 어레이는 화소전극(PE)과 공통전극(CE) 사이의 전압차를 일정시간동안 유지시키기 위하여, 화소전극(PE)과 공통전극(CE) 사이에 병렬로 연결되는 스토리지 커패시터(식별번호 없음)를 더 포함할 수 있다. 여기서, 스토리지 커패시터는 공통라인(CL)의 일부 영역으로 이루어진 스토리지 하부전극과, 화소전극(PE)에서 연장되어 이루어진 스토리지 상부전극이 서로 오버랩하는 영역에서 발생된다. 또한, 한정된 영역에서 스토리지 커패시터의 용량을 더 증가시키기 위하여, 드레인전극(DE)에서 연장되어 스토리지 하부전극 및 스토리지 상부전극 각각과 오버랩하는 스토리지 부가전극을 더 포함할 수 있다.
더불어, 트랜지스터 어레이는, 데이터라인(DL)의 신호에 의한 간섭이 화소영역에서 화소전극(PE)과 공통전극(CE) 사이에 발생된 전계에 가해지는 것을 방지하기 위하여, 공통라인(CL)에서 연장되어 데이터라인(DL)의 양측에 나란하게 형성되는 차폐라인, 및 공통전극(CE)에서 연장되어 데이터라인(DL) 상부를 커버하는 더미전극을 더 포함할 수 있다.
도 1 및 도 2에 도시한 바와 같이, 본 발명의 실시예 및 다른 실시예에 따른 박막트랜지스터(TFT)는 게이트라인(GL)과 이어지는 게이트전극(GE: Gate Electrode), 게이트절연막(도 3 및 도 4에서 "GI"에 해당함)을 사이에 두고, 게이트전극(GE)과 적어도 일부 중첩하는 액티브층(ACT: Active layer), 액티브층(ACT)의 채널영역을 커버하는 에치스토퍼(ES: Etch Stopper), 및 채널영역을 사이에 두고 서로 마주보도록 액티브층(ACT)의 양측에 각각 배치되는 소스전극(SE: Source Electrode)과 드레인전극(DE: Drain Electrode)을 포함하여 이루어진다. 여기서, 채널영역은 액티브층(ACT) 중에서 소스전극(ES)과 드레인전극(DE) 사이의 일부 영역, 즉 소스전극(ES)과 드레인전극(DE)에 의해 커버되지 않는 영역에 해당한다.
게이트전극(GE)은 게이트라인(GL)과 이어지도록, 게이트라인(GL)의 일부, 또는 게이트라인(GL)에서 분기된 형태로 형성된다.
소스전극(SE)은 액티브층(ACT)의 일측과 접하고, 데이터라인(DL)과 이어지도록, 데이터라인(DL)에서 분기된 형태로 형성된다. 그리고, 드레인전극(DE)은 액티브층(ACT)의 다른 일측과 접하고, 콘택홀(CT)을 통해 화소전극(PE)과 연결된다.
그리고, 도 2에 도시한 바와 같이, 본 발명의 실시예에 따르면, 소스전극(SE)과 드레인전극(DE)은 서로 대향하는 면들이 서로 평행하도록, 채널영역을 사이에 두고 이격하여 배치된다.
반면, 도 3에 도시한 바와 같이, 본 발명의 다른 실시예에 따르면, 소스전극(SE)과 드레인전극(DE)은 채널영역을 사이에 두고 이격하여 배치되되, 채널영역의 길이를 늘리기 위하여, 소스전극(SE)이 드레인전극(DE)을 둘러싸는 U자형으로 형성되고, 드레인전극(DE)은 소스전극(SE)에 둘러싸인 I자형으로 형성된다.
이어서, 도 3 및 도 4를 더 참조하여, 본 발명의 실시예 및 다른 실시예에 따른 박막트랜지스터(TFT)에 대해 설명한다.
도 3에 도시한 바와 같이, 박막트랜지스터(TFT)는 기판(Sub) 상의 게이트전극(SE), 게이트전극(SE)을 커버하는 게이트절연막(GI), 게이트절연막(GI) 상의 액티브층(ACT), 액티브층(ACT) 상의 에치스토퍼(ES), 액티브층(ACT) 일측 상의 소스전극(SE), 액티브층(ACT) 다른 일측 상의 드레인전극(DE) 및 소스전극(SE)과 드레인전극(DE)과 에치스토퍼(ES)를 커버하는 보호막(Passi)을 포함하여 이루어진다.
게이트전극(GE)은 기판(Sub) 상에 게이트라인(GL)과 함께 형성되고, 게이트라인(GL)의 일부 또는 게이트라인(GL)에서 분기된 형태로 이루어진다. 이러한 게이트전극(GE) 및 게이트라인(GL)은 도전성을 갖는 금속으로 선택되는데, 특히, Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W 및 Ta 중 적어도 하나의 단일층 또는 적어도 둘 이상의 이중층 또는 합금으로 선택될 수 있다.
게이트절연막(GI)은 게이트라인(GL)과 게이트전극(GE)을 커버하도록, 게이트라인(GL)과 게이트전극(GE)을 포함한 기판(Sub) 상의 전면에 절연성을 갖는 물질로 비교적 균일한 두께를 갖도록 형성된다. 이러한 게이트절연막(GI)은 유기절연물 또는 SiOx 또는 SiNx로 선택될 수 있다.
액티브층(ACT)은 게이트절연막(GI) 상에 게이트전극(GE)과 적어도 일부 오버랩하여 형성된다. 이때, 액티브층(ACT)은 실리콘반도체보다 높은 이동도 및 안정적인 정전류특성을 갖는 것으로 알려진 AxByCzO(x, y, z ≥ 0)의 산화물반도체로 선택되고, 이때, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 특히, 액티브층(ACT)은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 본 발명은 이에 국한되지 않는다.
한편, 산화물반도체는 식각 공정에 필요한 식각액 또는 식각가스 및 플라즈마 처리 공정에 필요한 플라즈마 가스에 의해 쉽게 반도체 특성을 잃고, 도체로 변질되는 단점을 갖는다. 이러한 산화물반도체의 변질을 방지하기 위하여, 액티브층(ACT) 상의 에치스토퍼(ES)는 액티브층(ACT) 중에서 소스전극(SE)과 드레인전극(DE)에 의해 커버되지 않는 영역, 즉, 액티브층(ACT)의 채널영역을 포함한 적어도 일부를 커버하도록 형성된다.
도 1, 도 2 및 도 4에 도시된 바와 같이, 에치스토퍼(ES)는 액티브층(ACT)의 채널영역 상부와 측부를 모두 커버하도록 형성된다. 특히, 에치스토퍼(ES)는 채널영역의 측부를 커버할 수 있도록, 액티브층(ACT)의 채널영역 가장자리에서 오프셋너비(Woffset: Width offset) 이상만큼 게이트절연막(GI)과 접하도록 연장되는 형태로 이루어진다. 이때, 오프셋너비(Woffset)는 0㎛을 초과하도록 설정함으로써, 에치스토퍼(ES)의 적어도 일부는 게이트절연막(GI)과 접하게 된다. 그러므로, 도 4에 도시된 바와 같이, 액티브층(ACT)의 채널영역의 상부뿐만 아니라 측부도 에치스토퍼(ES)에 의해 충분히 커버될 수 있다.
다시, 도 3을 이어서 설명하면, 소스전극(SE)과 드레인전극(DE)은 게이트절연막(GI) 상에 데이터라인(DL)과 함께 형성된다. 이러한 소스전극(SE)과 드레인전극(DE) 및 데이터라인(DL)은, 게이트전극(GE)과 마찬가지로, 도전성을 갖는 금속으로 선택되는데, 특히, Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W 및 Ta 중 적어도 하나의 단일층 또는 적어도 둘 이상의 이중층 또는 합금으로 선택될 수 있다.
그리고, 소스전극(SE)은 액티브층(ACT) 및 에치스토퍼(ES) 각각의 일측과 접하고, 드레인전극(DE)은 액티브층(ACT) 및 에치스토퍼(ES) 각각의 다른 일측과 접하도록 배치된다.
이에 따라, 액티브층(ACT)의 상부 및 측부는 에치스토퍼(ES)와 소스전극(SE)과 드레인전극(DE)에 의해 모두 커버된다. 특히, 소스전극(SE)과 드레인전극(DE)은 에치스토퍼(ES)의 양측에 각각 적어도 일부 중첩함에 따라, 소스전극(SE)과 드레인전극(DE) 각각의 가장자리는 에치스토퍼(ES) 또는 게이트절연막(GI) 상에만 존재하게 된다. 즉, 액티브층(ACT) 중 그 어디에서도 소스전극(SE)과 드레인전극(DE) 각각의 가장자리에 직접 접하지 않게 된다.
이와 같이 액티브층(ACT)은 에치스토퍼(ES)와 소스전극(SE)과 드레인전극(DE)에 의해 모두 커버됨에 따라, 액티브층(ACT)의 형성 과정 이후에 실시되는 소스/드레인전극의 형성 과정 중 금속막을 패터닝하기 위한 식각공정에서, 식각액 또는 식각가스가 액티브층(ACT)으로 침투할 가능성이 최소화된다.
즉, 액티브층(ACT)을 구성한 산화물반도체는 에치스토퍼(ES) 및 소스전극(SE)과 드레인전극(DE)에 의해 모두 커버되어, 식각공정에 필요한 식각액 또는 식각가스 또는 플라즈마 처리공정에 필요한 플라즈마가스에 직접 노출되지 않게 되므로, 산화물반도체가 도체로 변질되면서 반도체 특성을 상실하는 것을 방지할 수 있다.
도 5에 도시된 바와 같이, 기존의 박막트랜지스터의 경우, 마스크공정의 횟수를 줄이기 위한 방편으로, 에치스토퍼(ES)의 적어도 일부를 액티브층(ACT)과 동일한 패턴으로 형성함에 따라, 액티브층(ACT)의 적어도 일부(Exp)가 외부로 노출되면서, 식각액 또는 식각가스 또는 플라즈마가스가 쉽게 침투될 수 있다. 그로 인해, 액티브층(ACT)을 구성하는 산화물반도체 중 노출되는 적어도 일부(Exp)가 쉽게 도체로 변질될 수 있어, 균일한 채널특성을 확보하기 어려우므로, 박막트랜지스터의 소자 신뢰도가 저하되었다.
그에 반해, 본 발명의 실시예 및 다른 실시예에 따르면, 액티브층(ACT)이 에치스토퍼(ES) 및 소스전극(SE)과 드레인전극(DE)에 의해 모두 커버되고, 특히, 액티브층(ACT)의 채널영역 상부와 측부가 에치스토퍼(ES)에 의해 커버될 뿐만 아니라 액티브층(ACT) 중 어느 영역도 소스전극(SE)과 드레인전극(DE)의 가장자리에 해당하지 않는다. 이에 따라, 산화물반도체의 액티브층(ACT)이 식각액 또는 식각가스, 또는 플라즈마가스에 노출되어 도체로 변질되는 것을 방지할 수 있으므로, 기존보다 균일한 채널특성을 확보할 수 있어, 박막트랜지스터의 소자 신뢰도가 향상될 수 있다.
이상과 같이, 본 발명의 실시예 및 다른 실시예에 따른 박막트랜지스터는 산화물반도체의 액티브층(ACT)을 포함하여, 실리콘반도체의 액티브층을 포함하는 것보다, 트랜지스터 어레이의 배선 저항 및 기생용량을 감소시킬 수 있다. 그리고, 액티브층(ACT)의 상부 및 측부가 에치스토퍼(ES) 및 소스전극(SE)과 드레인전극(DE)에 의해 모두 커버됨에 따라, 식각액 또는 식각가스, 또는 플라즈마가스에 의한 산화물반도체의 변질을 최소화할 수 있어, 소자 신뢰도가 더 향상될 수 있다. 이러한 박막트랜지스터를 포함하는 트랜지스터 어레이는 종래보다 낮은 배선저항 및 기생용량을 갖고, 종래보다 향상된 소자 신뢰도를 갖는 박막트랜지스터를 포함함에 따라, 이를 이용하면, 평판 표시장치의 대형화 및 고해상도가 더욱 용이하게 실현될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다.
GL: 게이트라인 CL: 공통라인
DL: 데이터라인 CE: 공통전극
PE: 화소전극 TFT: 박막트랜지스터
ACT: 액티브층 ES: 에치스토퍼
GE: 게이트전극 SE: 소스전극
DE: 드레인전극 GI: 게이트절연막
Woffset: 오프셋너비
DL: 데이터라인 CE: 공통전극
PE: 화소전극 TFT: 박막트랜지스터
ACT: 액티브층 ES: 에치스토퍼
GE: 게이트전극 SE: 소스전극
DE: 드레인전극 GI: 게이트절연막
Woffset: 오프셋너비
Claims (14)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 기판;
상기 기판 상에 일방향으로 형성되는 게이트라인;
상기 게이트라인을 포함한 상기 기판 상의 전면에 형성되는 게이트절연막;
복수의 화소에 대응하는 복수의 화소영역이 각각 정의되도록, 상기 게이트절연막 상에 상기 게이트라인에 교차하여 형성되는 데이터라인;
상기 게이트 라인과 평행하며 동일층의 공통 라인; 및
상기 복수의 화소에 대응하여, 상기 게이트라인과 상기 데이터라인의 교차영역에 배치되며, 각각이
상기 기판 상에 상기 게이트라인과 이어지도록 형성되는 게이트전극과,
상기 게이트절연막 상에 상기 게이트전극 안쪽에서 중첩하며, 'U'자형의 채널 영역을 가지며 산화물 반도체로 이루어진 액티브층과,
상기 게이트절연막 상에 상기 'U'자형의 채널 영역의 상부 및 측부를 모두 커버하며, 상기 'U'자형의 채널 영역의 가장자리에서 돌출되어 상기 게이트 절연막과 만나는 에치스토퍼와,
상기 게이트절연막 상에 상기 액티브층 상의 양측과 각각 접하도록 형성되어, 상기 'U'자형의 채널영역을 사이에 두고 서로 이격하는 소스전극과 드레인전극을 포함하는 박막트랜지스터;
상기 화소영역 내에 서로 교번하는 동일층의 화소전극 및 공통 전극;
상기 공통 라인과 일체형이며, 상기 데이터 라인에 평행하게 연장된 차폐라인; 및
상기 데이터 라인 하측의 상기 데이터 라인과 접하며, 상기 액티브층과 동일층의 더미 반도체층 패턴을 포함하는 트랜지스터 어레이 기판. - 제 7항에 있어서,
상기 에치스토퍼는 상기 'U'자형의 채널 영역의 가장자리를 돌출하는 영역만큼 상기 게이트절연막과 접하며,
상기 소스전극과 드레인전극은 상기 에치스토퍼 상의 양측에 각각 접하도록 형성되고,
상기 에치 스토퍼로부터 노출된 상기 액티브층의 상부와 측부는 상기 소스전극과 드레인전극에 의해 모두 커버되는 트랜지스터 어레이 기판. - 삭제
- 제 7항에 있어서,
상기 에치스토퍼는 SiOx, SiNx, SiOCx 및 SiONx 중 적어도 하나의 무기물을 포함하는 무기막, 또는 유기물과 고분자유기물 중 적어도 하나를 포함하는 유기막으로 선택되는 트랜지스터 어레이 기판. - 제 7항에 있어서,
상기 액티브층은 AxByCzO(x, y, z ≥ 0)의 산화물반도체로 이루어지고,
상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택되는 트랜지스터 어레이 기판. - 제 11항에 있어서,
상기 액티브층은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택되는 트랜지스터 어레이 기판. - 제 7항에 있어서,
상기 박막 트랜지스터가 형성된 상기 게이트절연막과 상기 화소 전극 및 공통 전극의 층간에, 상기 드레인전극과 화소 전극의 중첩부에 대응하는 콘택홀을 갖는 보호막을 더 포함하는 트랜지스터 어레이 기판. - 제 13항에 있어서,
상기 소스전극은 상기 데이터라인과 이어지도록 형성되고,
상기 드레인전극은 상기 콘택홀을 통해 상기 보호막 상의 상기 화소전극에 연결되는 트랜지스터 어레이 기판.
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