CN113394191A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，包括：提供衬底，所述衬底内具有第一导电结构；在所述衬底上形成第一介质层；在所述第一介质层内并延伸入所述第一导电结构内形成第一开口，所述第一开口底部表面低于所述第一导电结构顶部表面；在所述第一开口内形成插塞结构。在本发明技术方案的半导体结构中，通过位于所述第一介质层内并延伸入第一导电结构内的第一开口，所述第一开口底部表面低于所述第一导电结构顶部表面；位于所述第一开口内的插塞结构。利用延伸入所述第一导电结构内的第一开口，使得所述第一导电结构与所述插塞结构之间的接触面积增大，以此实现减小所述第一导电结构与所述插塞结构之间的接触电阻，进而提升最终形成的半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断进步，半导体器件的特征尺寸逐渐变小。关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，同时给半导体工艺提出了更高的要求。
由于金属具有良好的导电性，在半导体技术中，往往通过金属插塞实现半导体连接件(例如，栅极和源漏掺杂区)与外部电路的电连接。然而，由于金属与半导体之间的费米能级相差较大，金属插塞与半导体连接件之间的势垒较高，导致金属插塞与半导体连接件之间的接触电阻较大。现有技术通过在金属插塞与半导体连接件之间形成金属硅化物来降低接触电阻，提高半导体结构的性能。
然而，现有技术形成的半导体结构仍然存在金属插塞与半导体连接件之间的接触电阻较大的问题。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够降低第一导电结构与插塞结构之间的接触电阻，改善所形成半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构，包括：衬底，所述衬底内具有第一导电结构，所述衬底表面暴露出所述第一导电结构；位于所述衬底上的第一介质层；位于所述第一介质层内并延伸入第一导电结构内的第一开口，所述第一开口底部表面低于所述第一导电结构顶部表面；位于所述第一开口内的插塞结构。
可选的，所述第一导电结构包括：第一阻挡层以及位于所述第一阻挡层上的第一导电层。
可选的，所述第一阻挡层的厚度为5埃～40埃。
可选的，所述插塞结构包括：位于第一开口侧壁和底部表面的第二阻挡层、以及位于第二阻挡层表面并填充满第一开口的导电插塞。
可选的，所述第二阻挡层的厚度为5埃～40埃。
可选的，还包括：位于所述第一介质层内的第二开口，所述第一开口位于所述第二开口底部，且所述第二开口与所述第一开口贯通。
可选的，还包括：位于所述第二开口内的第二导电结构。
可选的，所述第二导电结构包括：位于第二开口侧壁和底部表面的第三阻挡层、以及位于第三阻挡层表面并填充满第二开口的第二导电层。
可选的，所述第三阻挡层厚度为5埃～40埃。
可选的，所述第一阻挡层为单层或多层结构。
可选的，所述第二阻挡层为单层或多层结构。
可选的，所述第三阻挡层为单层或多层结构。
可选的，所述第一开口底部到所述第一导电结构顶部表面的距离与所述第一导电结构底部到所述第一导电结构顶部表面的距离之比为1：4～1.5：1。
相应的，本发明还提供了一种形成上述任一种半导体结构的形成方法，包括：提供衬底，所述衬底内具有第一导电结构，所述衬底表面暴露出所述第一导电结构；在所述衬底上形成第一介质层；在所述第一介质层内并延伸入所述第一导电结构内形成第一开口，所述第一开口底部表面低于所述第一导电结构顶部表面；在所述第一开口内形成插塞结构。
可选的，在形成所述第一开口之前，还包括：在所述第一介质层内形成第二开口；所述第一开口位于所述第二开口底部，且所述第二开口与所述第一开口贯通。
可选的，形成所述第一开口的方法包括：在所述第一介质层上和所述第二开口内形成第一掩膜层；在所述第一掩膜层上形成第一图形化层，所述第一图形化层暴露出第二开口内的部分所述第一掩膜层顶部表面；以所述第一图形化层为掩膜刻蚀所述第一掩膜层与所述第一介质层，直至暴露出部分所述第一导电结构的顶部表面，在所述第一介质层内形成初始第一开口；刻蚀所述初始第一开口暴露出的所述第一导电结构的顶部表面，在所述第一介质层内和所述第一导电结构内形成所述第一开口；在形成所述第一开口之后，去除所述第一图形化层与所述第一掩膜层。
可选的，刻蚀所述初始第一开口暴露出的所述第一导电结构的顶部表面的采用湿法刻蚀工艺。
可选的，在形成所述插塞结构的同时，还包括：在所述第二开口内形成第二导电结构。
可选的，所述插塞结构包括：位于第一开口侧壁和底部表面的第二阻挡层、以及位于第二阻挡层表面并填充满第一开口的导电插塞；所述第二导电结构包括：位于第二开口侧壁和底部表面的第三阻挡层、以及位于第三阻挡层表面并填充满第二开口的第二导电层。
可选的，所述插塞结构和所述第二导电结构的形成方法包括：在所述第一开口与所述第二开口的底部与侧壁表面、以及所述第一介质层的顶部表面形成初始阻挡层；在所述初始阻挡层上形成初始导电结构；对所述初始阻挡层与所述初始导电结构进行平坦化处理，直至暴露出所述第一介质层的顶部表面为止，形成所述插塞结构与所述第二导电结构。
可选的，所述第一导电结构包括：第一阻挡层以及位于所述第一阻挡层上的第一导电层。
可选的，所述第一阻挡层的厚度为5埃～40埃。
可选的，所述第二阻挡层的厚度为5埃～40埃。
可选的，所述第三阻挡层的厚度为5埃～40埃。
可选的，所述第一阻挡层为单层或多层结构。
可选的，所述第二阻挡层为单层或多层结构。
可选的，所述第三阻挡层为单层或多层结构。
可选的，所述第一开口底部到所述第一导电结构顶部表面的距离与所述第一导电结构底部到所述第一导电结构顶部表面的距离之比为1：4～1.5：1。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明技术方案的半导体结构中，通过位于所述第一介质层内并延伸入第一导电结构内的第一开口，所述第一开口底部表面低于所述第一导电结构顶部表面；位于所述第一开口内的插塞结构。利用延伸入所述第一导电结构内的第一开口，使得所述第一导电结构与所述插塞结构之间的接触面积增大，以此来实现减小所述第一导电结构与所述插塞结构之间的接触电阻，进而提升最终形成的半导体结构的电学性能。
在本发明技术方案的半导体结构的形成方法中，在形成所述插塞结构的同时，还包括：在所述第二开口内形成第二导电结构。通过同时形成所述插塞结构与所述第二导电结构，能够减少制程步骤，有效提升生产效率。
附图说明
图1至图3是一种半导体结构的结构示意图；
图4至图9是本发明半导体结构及其形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体结构仍然存在金属插塞与半导体连接件之间的接触电阻较大的问题。以下将结合附图进行具体说明。
图1至图3是一种半导体结构的形成过程中各步骤结构示意图。
请参考图1，提供衬底100，所述衬底100内具有第一导电结构101，所述衬底100表面暴露出所述第一导电结构101。
请参考图2，在所述衬底100上形成第一介质层102；在所述第一介质层102内形成第一开口103，所述第一开口103暴露出所述第一导电结构101顶部表面。
请参考图3，在所述第一开口103内形成第一阻挡层104；在所述第一阻挡层104上形成插塞结构106。
在上述实施例中，虽然通过第一阻挡层104的材料包括：钛、氮化钛、钽、氮化钽、镍、镁、钴、氧化锰、氧化铝和氮化铝中的一种或多种组合，所述第一阻挡层的作用是减小第一导电结构101与插塞结构105之间的势垒，进而减小第一导电结构101与插塞结构105之间的接触电阻，但是随着半导体器件的特征尺寸逐渐变小，所述第一导电结构101与所述插塞结构105之间的接触面积也会相应的减小，当所述第一导电结构101与所述插塞结构105之间的接触面积减小时，对应的所述第一导电结构101与所述插塞结构105之间的接触电阻便会增加，进而会影响最终形成的半导体结构的电学性能。
在此基础上，本发明提供一种半导体结构及其形成方法，在所述衬底上形成第一介质层；在所述第一介质层内并延伸入所述第一导电结构内形成第一开口，所述第一开口底部表面低于所述第一导电结构顶部表面；在所述第一开口内形成插塞结构。利用延伸入所述第一导电结构内的第一开口，使得所述第一导电结构与所述插塞结构之间的接触面积增大，以此来实现减小所述第一导电结构与所述插塞结构之间的接触电阻，进而提升最终形成的半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图4至图9是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图4，提供衬底200，所述衬底200内具有第一导电结构201，所述衬底200表面暴露出所述第一导电结构201。
在本实施例中，所述衬底200包括基底以及位于所述基底上的介质层(未图示)，所述第一导电结构201具体位于所述介质层内。
在本实施例中，所述基底为单层基底。
在其他实施例中，所述基底还可以为SOI基底，所述SOI基底可以是绝缘基底加顶层单晶硅层的双层，也可以是绝缘薄层为中间层的三明治结构。在进行器件制作时，仅使用顶层的薄硅层来作为器件制作层，即形成源、漏、沟道区等结构。基底仅起支撑作用，三明治结构中埋层器件制作层与基底在电学上隔离开，从而减少了基底对器件性能的影响。
在其他实施例中，所述基底还可以为鳍式基底，所述鳍式基底包括半导体基底以及位于所述半导体基底上的若干相互分立的鳍部，由所述鳍式基底形成的鳍式场效应晶体管是一种常见的多栅器件，它对沟道电荷展示了良好的栅极控制能力，并且将CMOS器件的尺寸延伸至更小范围。鳍式场效应晶体管的结构包括：位于半导体基底表面的鳍部和介质层，所述介质层填充于鳍之间的间隙并暴露出鳍的上部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
所述基底的材料包括硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以包括绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在本实施中，所述基底的材料为硅。
在本实施例中，所述第一导电结构201包括：第一阻挡层202以及位于所述第一阻挡层202上的第一导电层203。
在本实施例中，所述第一导电结构201的形成方法包括：在所述衬底200内形成衬底开口(未图示)；在所述衬底开口表面以及所述衬底200顶部表面形成初始第一阻挡层(未图示)；在所述初始第一阻挡层上形成初始第一导电层(未图示)；对所述初始第一阻挡层与所述初始第一导电层进行平坦化处理，直至暴露出所述衬底200的顶部表面为止，形成所述第一导电结构201。
所述第一阻挡层202通过退火处理，使其与半导体材料形成金属硅化物，通过形成的金属硅化物来减小所述第一导电层203的接触电阻，进而提升最终形成的半导体结构的电学性能，在本实施例中，所述第一阻挡层202为单层结构，所述第一阻挡层202的厚度为5埃～40埃；在其他实施例中，所述第一阻挡层还可以为多层结构。
所述第一阻挡层202的材料包括：钛、氮化钛、钽、氮化钽、镍、镁、钴、氧化锰、氧化铝和氮化铝中的一种或多种组合。在本实施例中所述第一阻挡层202的材料采用钽。
所述第一导电层203的材料包括金属，所述金属包括：铜、钴、钌、锰和铝中的一种或多种组合。在本实施例中，所述第一导电层203的材料采用铜。
请参考图5，在所述衬底200上形成第一介质层204。
在本实施例中，所述第一介质层204为多层结构，包括用于停止刻蚀的刻蚀停止层(未图示)、以及不同导电层之间的层间介质层(未图示)，所述层间介质层的材料包括氧化硅；在其他实施例中，所述层间介质层的材料还可以包括低k介质材料(指相对介电常数低于3.9的介质材料)或超低k介质材料(指相对介电常数低于2.5的介质材料)中的一种或多种组合。
在本实施例中，后续在所述第一介质层204内并延伸入所述第一导电结构内形成第一开口，所述第一开口底部表面低于所述第一导电结构201顶部表面。且在形成所述第一开口之前，还包括在所述第一介质层204内形成第二开口，具体如图5所示。
请继续参考图5，在所述第一介质层204内形成第二开口205。
在本实施例中，形成所述第二开口205的方法包括：在所述第一介质层204上形成第二掩膜层(未图示)；在所述第二掩膜层上形成第二图形化层(未图示)，所述第二图形化层暴露出部分所述第二掩膜层顶部表面；以所述第二图形化层为掩膜刻蚀所述第二掩膜层与所述第一介质层204，在所述第一介质层内形成所述第二开口205；在形成所述第二开口205之后，去除所述第二图形化层与所述第二掩膜层。
所述第二掩膜层的材料包括氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在本实施例中，所述第二掩膜层的材料采用氮化硅。
在本实施例中，所述第二图形化层的材料包括光刻胶，去除所述第二图形化层的工艺包括灰化工艺。
在形成所述第二开口之后，在所述第一介质层204内并延伸入所述第一导电结构201内形成第一开口，所述第一开口底部表面低于所述第一导电结构201顶部表面。所述第一开口的具体形成过程请参考图6至图8。
在本实施例中，所述第一开口具体位于所述第二开口205底部，且所述第二开口205与所述第一开口贯通。
请参考图6，在所述第一介质层204上和所述第二开口205内形成第一掩膜层206；在所述第一掩膜层206上形成第一图形化层207，所述第一图形化层207暴露出第二开口205内的部分所述第一掩膜层206顶部表面；以所述第一图形化层207为掩膜刻蚀所述第一掩膜层206与所述第一介质层204，直至暴露出部分所述第一导电结构201的顶部表面，在所述第一介质层204内形成初始第一开口208。
所述第一掩膜层206的材料包括氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在本实施例中，所述第一掩膜层206的材料采用氮化硅。
在本实施例中，所述第一图形化层207的材料采用光刻胶。
刻蚀所述第一掩膜层206与所述第一介质层204的工艺包括干法刻蚀工艺或湿法刻蚀工艺；在本实施例中，刻蚀所述第一掩膜层206与所述第一介质层204的工艺采用湿法刻蚀工艺。
请参考图7，刻蚀所述初始第一开口208暴露出的所述第一导电结构201的顶部表面，在所述第一介质层204内和所述第一导电结构201内形成所述第一开口209。
在本实施例中，刻蚀所述初始第一开口208暴露出的所述第一导电结构201的顶部表面的采用湿法刻蚀工艺，所述湿法刻蚀工艺中采用的刻蚀溶液包括酸性溶液。
在本实施例中，所述第一开口209底部到所述第一导电结构201顶部表面的距离与所述第一导电结构201底部到所述第一导电结构201顶部表面的距离之比为1：4～1.5:1。
通过该范围的比值既能够有效的增加后续形成的插塞结构与第一导电结构201之间的接触面积，减小所述第一导电结构201与插塞结构之间的接触电阻，进而提升最终形成的半导体结构的电学性能。
请参考图8，在形成所述第一开口209之后，去除所述第一图形化层207与所述第一掩膜层206。
在本实施例中，去除所述第一图形化层207的工艺包括灰化工艺。
请参考图9，在所述第一开口209内形成插塞结构210。
通过形成于所述第一介质层204内并延伸入第一导电结构201内的第一开口209，所述第一开口209底部表面低于所述第一导电结构201顶部表面、以及形成与所述第一开口209内的插塞结构210。利用延伸入所述第一导电结构201内的第一开口209，使得所述第一导电结构201与所述插塞结构210之间的接触面积增大，以此来实现减小所述第一导电结构201与所述插塞结构210之间的接触电阻，进而提升最终形成的半导体结构的电学性能。
在本实施例中，在形成所述插塞结构210的同时，还包括：在所述第二开口205内形成第二导电结构211。
通过同时形成所述插塞结构210与所述第二导电结构211，能够减少制程步骤，有效提升生产效率。
所述插塞结构210包括：位于第一开口209侧壁和底部表面的第二阻挡层212、以及位于第二阻挡层212表面并填充满第一开口209的导电插塞213；所述第二导电结构211包括：位于第二开口205侧壁和底部表面的第三阻挡层214、以及位于第三阻挡层214表面并填充满第二开口205的第二导电层215。
在本实施例中，所述插塞结构210和所述第二导电结构211的形成方法包括：在所述第一开口209与所述第二开口205的底部与侧壁表面、以及所述第一介质层204的顶部表面形成初始阻挡层(未图示)；在所述初始阻挡层上形成初始导电结构(未图示)；对所述初始阻挡层与所述初始导电结构进行平坦化处理，直至暴露出所述第一介质层204的顶部表面为止，形成所述插塞结构210与所述第二导电结构211。
所述平坦化处理的工艺包括化学机械打磨工艺、湿法刻蚀工艺或干法刻蚀工艺；在本实施例中，所述平坦化处理的工艺采用化学机械打磨工艺。
所述第二阻挡层212与所述第三阻挡层214通过退火处理，使其与半导体材料形成金属硅化物，通过形成的金属硅化物来减小所述第二导电层215以及导电插塞213的接触电阻，进而提升最终形成的半导体结构的电学性能，在本实施例中，所述第二阻挡层212的厚度为5埃～40埃；所述第三阻挡层214的厚度为5埃～40埃。
在本实施例中，所述第二阻挡层与所述第三阻挡层为单层结构；在其他实施例中，所述第二阻挡层与所述第三阻挡层还可以多层结构。
在本实施例中，所述第二阻挡层212与所述第三阻挡层214的材料包括：钛、氮化钛、钽、氮化钽、镍、镁、钴、氧化锰、氧化铝和氮化铝中的一种或多种组合。在本实施例中所述第二阻挡层212与所述第三阻挡层214的材料采用钽。
在本实施例中，所述导电插塞213与所述第二导电层215的材料包括：铜、钴、钌、锰和铝中的一种或多种组合。在本实施例中，所述第二导电层215与所述导电插塞213的材料采用铜。
相应的，本发明的实施例中还提供了一种半导体结构，请继续参考图9，包括：衬底200，所述衬底200内具有第一导电结构201，所述衬底200表面暴露出所述第一导电结构201；位于所述衬底200上的第一介质层204；位于所述第一介质层204内并延伸入第一导电结构201内的第一开口(未标示)，所述第一开口底部表面低于所述第一导电结构201顶部表面；位于所述第一开口内的插塞结构210。
以下将结合附图进行详细说明。
在本实施例中，所述第一导电结构201包括：第一阻挡层202以及位于所述第一阻挡层202上的第一导电层203。
所述第一阻挡层202通过退火处理，使其与半导体材料形成金属硅化物，通过形成的金属硅化物来减小所述第一导电层203的接触电阻，进而提升最终形成的半导体结构的电学性能，在本实施例中，所述第一阻挡层202的厚度为5埃～40埃。
在本实施例中，所述第一阻挡层202为单层结构；在其他实施例中，所述第一阻挡层还可以为多层结构。
所述第一阻挡层202的材料包括：钛、氮化钛、钽、氮化钽、镍、镁、钴、氧化锰、氧化铝和氮化铝中的一种或多种组合。在本实施例中所述第一阻挡层202的材料采用钽。
所述第一导电层203的材料包括金属，所述金属包括：铜、钴、钌、锰和铝中的一种或多种组合。在本实施例中，所述第一导电层203的材料采用铜。
在本实施例中，所述第一开口209底部到所述第一导电结构201顶部表面的距离与所述第一导电结构201底部到所述第一导电结构201顶部表面的距离之比为1：4～1.5：1。
通过该范围的比值既能够有效的增加后续形成的插塞结构与第一导电结构201之间的接触面积，减小所述第一导电结构201与插塞结构之间的接触电阻，进而提升最终形成的半导体结构的电学性能。
在本实施例中，所述插塞结构210包括：位于第一开口侧壁和底部表面的第二阻挡层212、以及位于第二阻挡层212表面并填充满第一开口的导电插塞213。
在本实施例中，还包括：位于所述第一介质层204内的第二开口(未标示)，所述第一开口位于所述第二开口底部，且所述第二开口与所述第一开口贯通。
在本实施例中，还包括：位于所述第二开口内的第二导电结构211。
在本实施例中，所述插塞结构210与所述第二导电结构211同时形成。
通过同时形成所述第二导电结构与所述插塞结构能够有效减少制程步骤，提升生产效率。
在本实施例中，所述第二导电结构211包括：位于第二开口侧壁和底部表面的第三阻挡层214、以及位于第三阻挡层214表面并填充满第二开口的第二导电层215。
所述第二阻挡层212与所述第三阻挡层214通过退火处理，使其与半导体材料形成金属硅化物，通过形成的金属硅化物来减小所述第二导电层215以及导电插塞213的接触电阻，进而提升最终形成的半导体结构的电学性能，在本实施例中，所述第二阻挡层212的厚度为5埃～40埃；所述第三阻挡层214的厚度为5埃～40埃。
在本实施例中，所述第二阻挡层212与所述第三阻挡层214为单层结构；在其他实施例中，所述第二阻挡层与所述第三阻挡层还可以多层结构。
在本实施例中，所述第二阻挡层212与所述第三阻挡层214的材料包括：钛、氮化钛、钽、氮化钽、镍、镁、钴、氧化锰、氧化铝和氮化铝中的一种或多种组合。在本实施例中所述第二阻挡层212与所述第三阻挡层214的材料采用钽。
在本实施例中，所述导电插塞213与所述第二导电层215的材料包括：铜、钴、钌、锰和铝中的一种或多种组合。在本实施例中，所述第二导电层215与所述导电插塞213的材料采用铜。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (28)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底内具有第一导电结构，所述衬底表面暴露出所述第一导电结构；
位于所述衬底上的第一介质层；
位于所述第一介质层内并延伸入第一导电结构内的第一开口，所述第一开口底部表面低于所述第一导电结构顶部表面；
位于所述第一开口内的插塞结构。
2.如权利要求1所述的半导体结构，其特征在于，所述第一导电结构包括：第一阻挡层以及位于所述第一阻挡层上的第一导电层。
3.如权利要求2所述的半导体结构，其特征在于，所述第一阻挡层的厚度为5埃～40埃。
4.如权利要求1所述的半导体结构，其特征在于，所述插塞结构包括：位于第一开口侧壁和底部表面的第二阻挡层、以及位于第二阻挡层表面并填充满第一开口的导电插塞。
5.如权利要求4所述的半导体结构，其特征在于，所述第二阻挡层的厚度为5埃～40埃。
6.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述第一介质层内的第二开口，所述第一开口位于所述第二开口底部，且所述第二开口与所述第一开口贯通。
7.如权利要求6所述的半导体结构，其特征在于，还包括：位于所述第二开口内的第二导电结构。
8.如权利要求7所述的半导体结构，其特征在于，所述第二导电结构包括：位于第二开口侧壁和底部表面的第三阻挡层、以及位于第三阻挡层表面并填充满第二开口的第二导电层。
9.如权利要求8所述的半导体结构，其特征在于，所述第三阻挡层厚度为5埃～40埃。
10.如权利要求2所述的半导体结构，其特征在于，所述第一阻挡层为单层或多层结构。
11.如权利要求4所述的半导体结构，其特征在于，所述第二阻挡层为单层或多层结构。
12.如权利要求8所述的半导体结构，其特征在于，所述第三阻挡层为单层或多层结构。
13.如权利要求1所述的半导体结构，其特征在于，所述第一开口底部到所述第一导电结构顶部表面的距离与所述第一导电结构底部到所述第一导电结构顶部表面的距离之比为1：4～1.5：1。
14.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底内具有第一导电结构，所述衬底表面暴露出所述第一导电结构；
在所述衬底上形成第一介质层；
在所述第一介质层内并延伸入所述第一导电结构内形成第一开口，所述第一开口底部表面低于所述第一导电结构顶部表面；
在所述第一开口内形成插塞结构。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，在形成所述第一开口之前，还包括：在所述第一介质层内形成第二开口；所述第一开口位于所述第二开口底部，且所述第二开口与所述第一开口贯通。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述第一开口的方法包括：在所述第一介质层上和所述第二开口内形成第一掩膜层；在所述第一掩膜层上形成第一图形化层，所述第一图形化层暴露出第二开口内的部分所述第一掩膜层顶部表面；以所述第一图形化层为掩膜刻蚀所述第一掩膜层与所述第一介质层，直至暴露出部分所述第一导电结构的顶部表面，在所述第一介质层内形成初始第一开口；刻蚀所述初始第一开口暴露出的所述第一导电结构的顶部表面，在所述第一介质层内和所述第一导电结构内形成所述第一开口；在形成所述第一开口之后，去除所述第一图形化层与所述第一掩膜层。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，刻蚀所述初始第一开口暴露出的所述第一导电结构的顶部表面的采用湿法刻蚀工艺。
18.如权利要求15所述的半导体结构的形成方法，其特征在于，在形成所述插塞结构的同时，还包括：在所述第二开口内形成第二导电结构。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述插塞结构包括：位于第一开口侧壁和底部表面的第二阻挡层、以及位于第二阻挡层表面并填充满第一开口的导电插塞；所述第二导电结构包括：位于第二开口侧壁和底部表面的第三阻挡层、以及位于第三阻挡层表面并填充满第二开口的第二导电层。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，所述插塞结构和所述第二导电结构的形成方法包括：在所述第一开口与所述第二开口的底部与侧壁表面、以及所述第一介质层的顶部表面形成初始阻挡层；在所述初始阻挡层上形成初始导电结构；对所述初始阻挡层与所述初始导电结构进行平坦化处理，直至暴露出所述第一介质层的顶部表面为止，形成所述插塞结构与所述第二导电结构。
21.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第一导电结构包括：第一阻挡层以及位于所述第一阻挡层上的第一导电层。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，所述第一阻挡层的厚度为5埃～40埃。
23.如权利要求19所述的半导体结构的形成方法，其特征在于，所述第二阻挡层的厚度为5埃～40埃。
24.如权利要求19所述的半导体结构的形成方法，其特征在于，所述第三阻挡层厚度为5埃～40埃。
25.如权利要求21所述的半导体结构的形成方法，其特征在于，所述第一阻挡层为单层或多层结构。
26.如权利要求19所述的半导体结构的形成方法，其特征在于，所述第二阻挡层为单层或多层结构。
27.如权利要求19所述的半导体结构的形成方法，其特征在于，所述第三阻挡层为单层或多层结构。
28.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第一开口底部到所述第一导电结构顶部表面的距离与所述第一导电结构底部到所述第一导电结构顶部表面的距离之比为1：4～1.5：1。
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