CN110400800A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN110400800A
CN110400800A CN201910328300.5A CN201910328300A CN110400800A CN 110400800 A CN110400800 A CN 110400800A CN 201910328300 A CN201910328300 A CN 201910328300A CN 110400800 A CN110400800 A CN 110400800A
Authority
CN
China
Prior art keywords
upper substrate
cutting region
substrate
region
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910328300.5A
Other languages
English (en)
Inventor
林根元
白石千
千志成
辛宗祐
崔凤贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110400800A publication Critical patent/CN110400800A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种半导体器件，包括：外围电路层，包括下基板；存储器单元层，在所述外围电路层上，包括第一上基板和第二上基板，所述第一上基板和所述第二上基板沿第一方向相邻地设置在所述外围电路层的上表面上；至少一个切割区域，在所述第一上基板和所述第二上基板之间；以及至少一个半导体图案，在所述第一上基板与所述第二上基板之间，并且与所述至少一个切割区域相邻。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年4月25日在韩国知识产权局提交的第10-2018-0047766号韩国专利申请的优先权，其全部内容通过引用合并于本文。
技术领域
本发明构思涉及一种半导体器件及其制造方法。
背景技术
随着对于电子设备的高性能、高速度和/或通用性的需求增加，电子设备中的半导体器件的集成度也在增大。根据半导体器件的集成度越来越高的趋势，用于形成半导体器件的图案变得越来越小。因此，减少或防止制造工艺中的缺陷非常重要。
发明内容
本发明构思的一个方面提供了一种具有改善的可靠性的半导体器件及其制造方法。
根据本发明构思的一个方面，一种半导体器件，包括：外围电路层，包括下基板；存储器单元层，在所述外围电路层上，包括第一上基板和第二上基板，所述第一上基板和所述第二上基板沿第一方向相邻地设置在所述外围电路层的上表面上；至少一个切割区域，在所述第一上基板和所述第二上基板之间；以及至少一个半导体图案，在所述第一上基板与所述第二上基板之间，并且与所述至少一个切割区域相邻。
根据本发明构思的一个方面，一种半导体器件，包括：下基板；电路元件，在所述下基板上；下层间绝缘层，在所述下基板上并至少部分地覆盖所述电路元件；多个上基板，在所述下层间绝缘层的上表面上；多个栅电极，分别在所述多个上基板上；上层间绝缘层，至少部分地覆盖所述多个栅电极；以及至少一个切割区域，在所述多个上基板之间，穿过所述上层间绝缘层并与所述下层间绝缘层接触。
根据本发明构思的一个方面，一种用于制造半导体器件的方法，包括：在下基板上形成包括外围电路在内的电路元件；形成上基板和将所述上基板彼此连接的半导体图案；在上基板上交替地堆叠牺牲层和模制绝缘层；形成穿过所述牺牲层和所述模制绝缘层的沟道结构；在所述半导体图案之间形成至少一个切割区域；以及去除所述牺牲层并且在去除了所述牺牲层的区域中形成栅电极。
附图说明
根据结合附图给出的以下具体描述，将更清楚地理解本公开的上述和其他方面、特征和其它优点，在附图中：
图1是根据本发明构思的示例性实施例的半导体器件的示意性平面图；
图2是图1的区域“A”的放大图；
图3是根据本发明构思的示例实施例的半导体器件的示意性截面图，该截面图是沿图2的线I-I’截取的；
图4是示出根据本发明构思的示例实施例的半导体器件的一部分的示意性平面图，并且示出了与图2对应的区域；
图5是根据本发明构思的示例实施例的半导体器件的示意性截面图；
图6是根据本发明构思的示例实施例的半导体器件的示意性平面图；
图7是图6的区域“A”的放大图；
图8是根据本发明构思的示例实施例的半导体器件的示意性截面图，该截面图是沿图7的线I-I’截取的；
图9是示出根据本发明构思的示例实施例的半导体器件的一部分的示意性平面图，并且示出了与图7对应的区域；
图10是根据本发明构思的示例实施例的半导体器件的示意性截面图；
图11至图14是示出根据本发明构思的示例实施例的半导体器件的一部分的示意性平面图；
图15是示出根据本发明构思的示例实施例的半导体器件的一部分的示意性平面图；
图16是根据本发明构思的示例实施例的半导体器件的示意性截面图，该截面图是沿图15的线I-I’截取的；
图17至图26是示出制造根据本发明构思的示例实施例的半导体器件的方法的示意性截面图。
具体实施方式
以下，将参考附图详细描述本公开的示例实施例。本文中所使用的术语“和/或”包括相关列出项目中的一个或多个的任意和所有组合。
本发明构思的一些实施例源自以下发现：在VNAND器件的外围上单元(COP)中，用于形成沟道孔的蚀刻工艺期间，正离子可以在沟道孔下方累积在上基板上，并且电子可以累积在非晶碳层(ACL)掩膜中。结果，可以产生电势差，这导致电弧(arcing)。为了防止或减少发生电弧的可能性，可以形成桥接图案以将上基板彼此连接并将上基板与下基板接地。然后，蚀刻沟道孔。在完成蚀刻沟道孔之后，可以使用针对桥接图案限定的切割区域来切割桥接图案。因此，桥接图案可以用作电流路径以释放可以在蚀刻工艺期间产生的任何电势差，从而减少不期望的电弧的风险。
图1是根据本发明构思的示例实施例的半导体器件的示意性截面图。图2是图1的区域“A”的放大图。图3是根据本发明构思的示例实施例的半导体器件的示意性截面图，该截面图是沿图2的线I-I’截取的。
参照图1至图3，半导体器件10可以包括下基板101、以及设置在下基板101上的上基板201。外围电路层PERI设置在下基板101上，其可以被认为是第一区域，并且存储器单元层CELL设置在上基板201上，其可以被认为是第二区域。半导体器件10可以包括切割区域265，切割区域265在上基板201的外围彼此间隔开。切割区域265可以设置在上基板201之间。如图所示，在两个相邻的上基板201之间布置了两个或三个切割区域265，但是示例实施例不限于此。半导体器件10可以包括半导体图案210，半导体图案210设置在上基板201和切割区域265之间并且在水平方向(例如，X方向和/或Y方向)上从上基板201突出。半导体图案210可以分别与切割区域265相接触。半导体图案210可以是桥接图案。
外围电路层PERI可以包括下基板101、设置在下基板101上的电路元件120、覆盖电路元件120的下层间绝缘层150以及下布线结构130。
下基板101可以具有在X方向和Y方向上延伸的上表面。下基板101可以包括诸如IV族半导体、III-V族化合物半导体和/或II-VI族化合物半导体的半导体材料。例如，IV族半导体可以包括硅、锗和/或硅锗。下基板101可以设置为体晶片或外延层。下基板101可以包括具有杂质的阱区域和元件隔离区域105。
电路元件120可以包括电路栅极介电层121、电路栅电极层123和源极/漏极区域125。电路栅极介电层121可以包括氧化硅，而电路栅电极层123可以包括诸如金属、多晶硅和/或金属硅化物的导电材料。源极/漏极区域125可以掺杂有杂质。在一些实施例中，间隔物可以设置在电路栅电极层123的每个侧壁上。例如，间隔物可以由氮化硅形成。
下层间绝缘层150可以覆盖下基板101和下基板101上的电路元件120的至少一部分或与之重叠，并且可以设置在下基板101和上基板201之间。下层间绝缘层150可以由绝缘材料形成。
下布线结构130可以包括从下基板101的源极/漏极区域125顺序地堆叠的第一下接触插塞131、第一下布线133、第二下接触插塞135和第二下布线137。形成下布线结构130的布线的数目可以在各种示例实施例中改变。下布线结构130可以包括金属，例如，钨(W)、铜(Cu)、铝(Al)等中的一种或多种。
存储器单元层CELL可以包括上基板201、彼此间隔开且与上基板201的上表面垂直地堆叠的栅电极230、与栅电极230交替堆叠的模制绝缘层220、设置为穿过栅电极230的沟道结构CHS、至少部分覆盖栅电极230的第一上层间绝缘层至第三上层间绝缘层250、252和254、以及栅极接触插塞281。地选择晶体管、存储器单元和串选择晶体管沿每个沟道结构CHS竖直排列，从而形成单个存储器单元串。
每个上基板201可以具有在X方向和Y方向上延伸的上表面。每个上基板201可以设置为具有比下基板101的尺寸更小的尺寸。上基板201可以包括半导体材料，诸如IV族半导体。例如，上基板201可以提供为多晶硅层，但是示例实施例不限于此。例如，上基板201可以提供为外延层。上基板201可以包括具有杂质的至少一个阱区域。例如，上基板201的整体可以形成单个p阱区域。
栅电极230彼此间隔开并与上基板201垂直地堆叠，并且可以在至少一个方向上(例如，在X方向上)延伸至不同的长度。每个栅电极230可以形成半导体器件10的地选择晶体管的地选择线、存储器单元的字线和串选择晶体管的串选择线。栅电极230的数目可以基于半导体器件10的数据存储容量而不同地改变。栅电极230可以包括金属材料，例如钨(W)。根据示例实施例，栅电极230可以包括多晶硅和/或金属硅化物材料。在示例实施例中，栅电极230还可以包括扩散阻挡物。例如，扩散阻挡物可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。
模制绝缘层220可以设置在栅电极230之间。模制绝缘层220可以在与上基板201的上表面垂直的方向上彼此间隔开，并且可以设置为以与栅电极230类似的方式在X方向上延伸至不同的长度。模制绝缘层220可以包括诸如氧化硅或氮化硅的绝缘材料。
沟道结构CHS可以彼此间隔开，并且可以在上基板201上布置成行和列。沟道结构CHS可以设置为在X-Y面上形成晶格型图案，或者可以在一个方向上以锯齿形排列。沟道结构CHS可以具有柱状形状，并且可以具有倾斜的侧表面。沟道结构CHS可以具有向上基板201的方向变窄的直径或宽度。
每个沟道结构CHS可以包括外延层261、栅极介电层263、沟道区域264、沟道绝缘层267和沟道焊盘269。在沟道结构CHS中，沟道区域264可以具有围绕形成在其中的沟道绝缘层267的环形形状。然而，根据示例实施例，沟道区域264可以具有没有沟道绝缘层267的柱状形状，诸如圆柱或棱柱。沟道区域264可以电连接到设置在其下方的外延层261。外延层261可以在沟道结构CHS的下端处设置在下基板201上。外延层261可以设置在上基板201的凹陷区域中。相对于下基板101，外延层261的上表面的水平可以高于最下方的栅电极230的上表面的水平，并且可以低于直接位于最下方的栅电极上方的栅电极230的下表面的水平。在示例实施例中，可以省略外延层261。在该情况下，沟道区域264可以直接连接到上基板201。沟道焊盘269可以设置为覆盖沟道绝缘层267的上表面或与之重叠，并且被设置为电连接到沟道区域264。外延层261和沟道区域264可以包括诸如多晶硅或单晶硅的半导体材料，并且半导体材料可以是非掺杂材料、或掺杂有p型或n型杂质的材料。沟道焊盘269可以包括例如掺杂多晶硅。栅极介电层263可以设置在栅电极230和沟道区域264之间。栅极介电层263可以具有围绕沟道区域264的环形形状。栅极介电层263可以包括从沟道区域264开始顺序地堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以允许电荷隧穿到电荷存储层，并且可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或其组合。电荷存储层可以是电荷俘获层或浮栅导电层。阻挡层166可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料或其组合。在示例实施例中，栅极介电层263的至少一部分可以沿栅电极230在水平方向上延伸。
第一上层间绝缘层250可以设置为覆盖上基板201、半导体图案210和设置在上基板201上的栅电极230的至少一部分或与之重叠。第二上层间绝缘层252和第三上层间绝缘层254可以堆叠在第一上层间绝缘层250上。第一上层间绝缘层250、第二上层间绝缘层252和第三上层间绝缘层254可以由绝缘材料形成。
半导体器件10还可以包括穿过区域260和切割区域265，穿过区域260设置为穿过上基板201，切割区域265位于半导体图案210之间以便切割半导体图案210或将半导体图案210彼此分离。穿过区域260可以穿过栅电极230、模制绝缘层220和上基板201，以便延伸至下层间绝缘层150的上部。穿过区域260可以是设置有第一穿过插塞285的区域，第一穿过插塞285用于连接存储器单元层CELL和外围电路层PERI。穿过区域260可以设置在设置有沟道结构CHS的区域与设置有栅极接触插塞281的区域之间。穿过区域260可以包括绝缘材料，并且第一穿过插塞285可以设置在穿过区域260中。第一穿过插塞285可以通过下布线结构130而电连接到电路元件120。第一穿过插塞285可以通过上布线结构(未示出)而连接到栅极接触插塞281、沟道结构CHS等。穿过区域260的侧壁的形状可以是倾斜的，并且宽度向下变窄。例如，穿过区域260的下表面可以比穿过区域260的上表面窄，并且穿过区域260的上宽度可以比穿过区域260的下宽度大。第二穿过插塞287可以形成在切割区域265之间，并且可以电连接到电路元件120同时穿过第一上层间绝缘层250。
切割区域265可以穿过第一上层间绝缘层250、第二上层间绝缘层252和第三上层间绝缘层254以及半导体图案210，以便延伸到下层间绝缘层150的上部。
切割区域265可以位于上基板201之间。切割区域265可以包括绝缘材料。
相对于下基板101，穿过区域260的下表面和切割区域265的下表面可以比上基板201的下表面低。穿过区域260和切割区域265可以使用不同的蚀刻工艺形成，并且穿过区域260和切割区域265的下表面的水平可以彼此不同。
切割区域265的高度可以大于穿过区域260的高度。相对于下基板101，切割区域265的上表面可以比穿过区域260的上表面高。
切割区域265的侧壁的形状可以是倾斜的，且宽度向下基板101的方向向下变窄。例如，切割区域265的下表面可以比切割区域265的上表面窄，并且切割区域265的上宽度可以比切割区域265的下宽度宽。此外，切割区域265的高度可以大于沟道结构CHS的高度。相对于下基板101，切割区域265的上表面可以比沟道结构CHS的上表面高。然而，切割区域265的形状以及切割区域265和穿过区域260的相对尺寸不限于图中所示，并且可以在示例实施例中不同地改变。
半导体器件10还可以包括分离区域SR，分离区域SR在X方向上分离并与存储器单元层CELL的栅电极230相交。分离区域SR包括绝缘层273和导电层275，并且导电层275是用于驱动存储器单元的公共源极线。杂质区域271可以在上基板201中分别设置在分离区域SR下方。
分离区域SR的一部分可以包括划分为至少部分围绕穿过区域260的部分。
图4是示出根据本发明构思的示例实施例的半导体器件的一部分的示意性平面图，并且示出了与图2对应的区域。图5是根据本发明构思的示例实施例的半导体器件的示意性截面图，所述截面图是沿图4的线I-I’截取的。
参考图4和图5，在示例实施例中的半导体器件10A中，半导体图案210a可以具有以与图1至图3的半导体器件10不同的方式与切割区域265a接触的凹槽。切割区域265a可以包括与半导体图案210a的凹槽接触的接触部分(突出部分)，并且接触部分(突出部分)可以包括凸弯曲表面。
将如参考图26所述，切割区域265a可以通过以下步骤提供：使用各向异性干法蚀刻工艺形成穿过第一上层间绝缘层250、第二上层间绝缘层252和第三上层间绝缘层254以及半导体图案210a的开口；然后使用附加的湿法蚀刻工艺去除半导体图案210a的一部分。湿法蚀刻工艺可以通过被配置为蚀刻例如多晶硅的蚀刻溶液来执行。
图6是根据本发明构思的示例实施例的半导体器件的示意性平面图。图7是图6的区域“A”的放大图。图8是根据本发明构思的示例实施例的半导体器件的示意性截面图，该截面图是沿图7的线I-I’截取的。
参考图6、图7和图8，根据示例实施例的半导体器件10B可以包括半导体图案210'，半导体图案210'设置在上基板201之间并与上基板201间隔开。切割区域265'可以设置在上基板201和半导体图案210'之间。每个切割区域265'可以与上基板201和半导体图案210'接触。上基板201和半导体图案210'可以由切割区域265'电隔离。结果，上基板201可以被切割区域265'电隔离。
图9是示出根据本发明构思的示例实施例的半导体器件的一部分的示意性平面图，并且示出了与图7对应的区域。图10是根据本发明构思的示例实施例的半导体器件的示意性截面图，该截面图是沿图9的线I-I’截取的。
参考图9和图10，通过与图6至图8的半导体器件10B不同的方式，在根据示例实施例的半导体器件10C中，半导体图案210a'可以具有与切割区域265a'接触的第一凹槽。上基板201还可以具有与切割区域265a'接触的第二凹槽。切割区域265a'可以包括与半导体图案210a'的第一凹槽和上基板201的第二凹槽接触的接触部分(突出部分)，并且接触部分(突出部分)可以包括凸弯曲表面。
图11至图14是示出根据本发明构思的示例实施例的半导体器件的一部分的示意性平面图。
参考图11，通过与图1至图3的半导体器件10不同的方式，根据示例实施例的半导体器件10D可以包括相邻的上基板201之间的至少一个切割区域265b。从上基板201突出的半导体图案210可以与至少一个切割区域265b接触。例如，上基板201可包括第一上基板201a和第二上基板201b，半导体图案210可包括第一半导体图案210a和第二半导体图案210b。第一半导体图案210a可在至少一个切割区域265b和第一上基板201a之间。第二半导体图案210b可在至少一个切割区域265b和第二上基板201b之间。至少一个切割区域265b与第一半导体图案210a和第二半导体图案210b接触。位于相邻的第一上基板201a和第二上基板201b之间的至少一个切割区域265b可以是单个切割区域。
参考图12，通过与图1至图3的半导体器件10不同的方式，根据示例实施例的半导体器件10E可以包括至少部分围绕上基板201的切割区域265c。切割区域265c可以与从上基板201突出的所有半导体图案210接触。
参考图13，通过与图6至图7的半导体器件10B不同的方式，在根据示例实施例的半导体器件10F中，设置在相邻的上基板201之间的三个半导体图案210'可以与单个切割区域265b'接触。
上基板201与三个半导体图案210'之间的单个切割区域265b'可以设置在上基板201的侧表面上。切割区域265b'可以设置在上基板201的四个侧表面中的每个侧表面上。
参考图14，通过与图6至图7的半导体器件10B不同的方式，根据示例实施例的半导体器件10G可以包括分别至少部分围绕上基板201的切割区域265c'。切割区域265c'可以与上基板201的一些或所有侧表面接触，并且可以与半导体图案210'接触。
图15是示出根据本发明构思的示例实施例的半导体器件的一部分的示意性平面图。图16是根据本发明构思的示例实施例的半导体器件的示意性截面图，该截面图是沿图15的线I-I’截取的。
参考图15和图16，根据示例实施例的半导体器件10H可以包括切割区域265d，切割区域265d设置在相邻的上基板201之间并且与上基板201接触。在示例实施例的半导体器件10H中，半导体图案不存在于上基板201之间。
图17至图26是示出根据本发明构思的示例性实施例的制造半导体器件的方法的示意截面图。在图17、图19至图21和图23至图26中，示出了与图3所示的区域对应的区域。在图18和图22中，示出了下基板101的边缘区域。
参考图17和图18，电路元件120和下布线结构130可以设置在下基板101上。元件隔离区域105可以设置在电路元件120之间。
首先，电路栅极介电层121和电路栅电极层123可以形成在下基板101上。电路栅极介电层121可以由氧化硅形成，并且电路栅电极层123可以由多晶硅、金属硅化物和/或金属形成，但是示例实施例不限于此。然后，源极/漏极区域125可以在电路栅电极层123的两侧处形成在下基板101的上部中。
下布线结构130和下层间绝缘层150可以形成在下基板101上。下布线结构130可以包括第一下接触插塞131、第一下布线133、第二下接触插塞135和第二下布线137。下层间绝缘层150可以由多个绝缘层形成。
此外，在下层间绝缘层150上可以设置有上基板201和从上基板201延伸的半导体图案210。图18示出了下基板101的边缘区域。在下基板101的边缘区域中，半导体图案210沿下层间绝缘层150的侧表面延伸，并且可以与下基板101接触。
上基板201和半导体图案210可以由例如多晶硅形成。上基板201可以包括例如p型杂质。上基板201可以设置为具有比下基板101的尺寸更小的尺寸。
参考图19，在上基板201上，牺牲层240和模制绝缘层220可以交替堆叠，并且牺牲层240和模制绝缘层220的部分可以通过重复执行光刻工艺和蚀刻工艺被去除，以在X方向上延伸不同的长度。因此，牺牲层240和模制绝缘层220可以具有阶梯形式。
牺牲层240可以是通过后续过程用栅电极230替换的层。牺牲层240可以由要被蚀刻同时具有相对于模制绝缘层220的蚀刻选择性的材料形成。例如，模制绝缘层220可以由氧化硅和/或氮化硅形成，并且牺牲层240可以由与模制绝缘层220不同的材料形成并且可以包括硅、氧化硅、碳化硅和/或氮化硅。模制绝缘层220的一部分的厚度可以与其余部分的厚度不同。
接下来，可以设置具有牺牲层240和模制绝缘层220的堆叠结构、和至少部分地覆盖上基板201和半导体图案210的第一上层间绝缘层250。
参考图20，可以设置穿过具有牺牲层240和模制绝缘层220的堆叠结构以及上基板201的穿过区域260。
形成开口，该开口穿过牺牲层240和模制绝缘层220的堆叠结构以及上基板201，以暴露下层间绝缘层150，并且开口填充有绝缘材料，以形成穿过区域260。穿过区域260的上表面可以与最上方的牺牲层240的上表面共面。
参考图21和图22，可以设置沟道孔CHH，沟道孔CHH穿过牺牲层240和模制绝缘层220的堆叠结构。
包括硬质掩膜层在内的掩膜层270、非晶碳层(ACL)等设置在模制绝缘层220、穿过区域260和第一上层间绝缘层250上，以形成沟道孔CHH。参考图22，在下基板101的边缘区域中，半导体图案210可以沿下层间绝缘层150的侧表面延伸，以与下基板101接触。此外，掩膜层270可以沿第一上层间绝缘层250的侧表面延伸，以与下基板101接触。
沟道孔CHH可以是具有高的高宽比的孔的形式，并且可以使用各向异性蚀刻工艺形成。由于堆叠结构的高度(即，由于高的高宽比)，沟道孔CHH的侧壁可以不垂直于上基板201的上表面。在示例实施例中，沟道孔CHH可以形成为允许上基板201的一部分凹陷。
当在形成沟道孔CHH期间使用等离子干法蚀刻工艺时，可以通过正离子和电子产生沟道孔CHH的上部与下部之间的电势差。然而，在示例实施例中，上基板201通过半导体图案210连接到下基板101，以允许正离子流到下基板101，并且电子可以穿过掩膜层270流到下基板101，从而防止或减小由电势差导致的电弧缺陷的可能性。
参考图23，外延层261、栅极介电层263、沟道区域264、沟道绝缘层267和沟道焊盘269形成在沟道孔CHH中，以形成沟道结构CHS。
外延层261可以使用选择性外延生长(SEG)工艺形成。外延层261可以由单个层或多个层形成。外延层261可以包括掺杂有杂质或未掺杂的多晶硅、单晶硅、多晶锗和/或单晶锗。可以使用ALD或CVD将栅极介电层263形成为具有均匀的厚度。沟道区域264可以设置在沟道孔CHH中的栅极介电层245上，并且沟道区域264的下部可以穿过栅极介电层245以连接到外延层261。沟道绝缘层267可以形成为填充沟道区域264的内部空间，并且可以是绝缘材料。然而，根据示例实施例，导电材料(而非沟道绝缘层267)可以填充沟道区域264的内部空间。沟道焊盘269可以由导电材料(例如，多晶硅)形成。
参考图24，设置开口OP，可以使用开口去除牺牲层240。此外，导电材料嵌入在去除牺牲层240的区域中，以形成栅电极230。
栅电极230可以包括金属、多晶硅和/或金属硅化物材料。在示例实施例中，在设置栅电极230之前，可以首先设置栅极介电层263的一部分。
在设置开口OP之前，可以设置第二上层间绝缘层252，第二上层间绝缘层252覆盖模制绝缘层220、沟道结构CHS、穿过区域260和第一上层间绝缘层250。
可以使用例如湿法蚀刻来选择性地去除通过开口OP暴露的牺牲层240。
参考图25，杂质被注入到由开口OP暴露的上基板201中，以形成杂质区域271。然后，绝缘层273和导电层275形成在开口OP中。绝缘层273和导电层275可以是分离区域SR。导电层275可以是公共源极线。导电层275可以包括例如钨、铜和/或铝。
参考图26，可以设置切割区域265，切割区域265穿过第一上层间绝缘层250、第二上层间绝缘层252和第三上层间绝缘层254以及半导体图案210。
可以设置第三上层间绝缘层254，第三上层间绝缘层254覆盖第二上层间绝缘层252。然后，使用各向异性干法蚀刻工艺来提供以下开口：该开口穿过第一上层间绝缘层250、第二上层间绝缘层252和第三上层间绝缘层254以及半导体图案210以暴露下层间绝缘层150，并且该开口填充有绝缘材料以形成切割区域265。切割区域265的上表面可以与第二上层间绝缘层252的上表面共面。相对于下基板101，切割区域265的上表面可以比穿过区域260的上表面高。相对于下基板101，切割区域265的上表面可以比沟道结构CHS的上表面高。换言之，相对于下基板101，切割区域265的上表面可以比沟道焊盘269的上表面高。
可使用CVD或物理气相沉积(PVD)工艺来提供绝缘材料。
设置切割区域265，切割区域265在半导体图案210之间以便切割或分离半导体图案210，从而允许上基板201处于浮置状态，半导体图案210将上基板201彼此连接并将上基板201连接到下基板101。
参考图2和图3，可以设置栅极接触插塞281和第一穿过插塞285，栅极接触插塞281穿过第一上层间绝缘层250并且连接到栅电极230，第一穿过插塞285穿过穿过区域260并且连接到下布线结构130。与第一穿过插塞285一起，第二穿过插塞287可以设置在切割区域265之间。
如上所述，根据本发明构思的示例实施例，在蚀刻沟道孔的工艺之后，形成了切割连接上基板的桥接图案的切割区域，从而提供了具有改进可靠性的半导体器件及其制造方法。
虽然以上已经示出并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
外围电路层，包括下基板；
存储器单元层，在所述外围电路层上，包括第一上基板和第二上基板，所述第一上基板和所述第二上基板沿第一方向相邻地设置在所述外围电路层的上表面上；
至少一个切割区域，在所述第一上基板和所述第二上基板之间；以及
至少一个半导体图案，在所述第一上基板与所述第二上基板之间，并且与所述至少一个切割区域相邻。
2.根据权利要求1所述的半导体器件，其中，所述至少一个半导体图案中的每一个半导体图案在所述至少一个切割区域中的相应切割区域与所述第一上基板和所述第二上基板之一之间，并且沿与所述下基板的上表面平行的水平方向在所述至少一个切割区域中的相应切割区域与所述第一上基板和所述第二上基板之一之间延伸。
3.根据权利要求2所述的半导体器件，其中，所述至少一个切割区域中的每个切割区域包括：突出部分，具有与相应半导体图案接触的凸弯曲表面。
4.根据权利要求2所述的半导体器件，其中，所述至少一个半导体图案包括第一半导体图案和第二半导体图案，
其中，所述第一半导体图案在所述至少一个切割区域与所述第一上基板之间，
其中，所述第二半导体图案在所述至少一个切割区域与所述第二上基板之间，
其中，所述至少一个切割区域与所述第一半导体图案和所述第二半导体图案接触。
5.根据权利要求1所述的半导体器件，其中，所述至少一个切割区域至少部分地围绕所述第一上基板和所述第二上基板。
6.根据权利要求1所述的半导体器件，其中，所述至少一个切割区域包括第一切割区域和第二切割区域，所述第一切割区域在所述至少一个半导体图案中的相应半导体图案与所述第一上基板之间，所述第二切割区域在所述至少一个半导体图案中的所述相应半导体图案与所述第二上基板之间，
所述第一切割区域与所述第一上基板和所述至少一个半导体图案中的所述相应半导体图案接触，并且
所述第二切割区域与所述第二上基板和所述至少一个半导体图案中的所述相应半导体图案接触。
7.根据权利要求6所述的半导体器件，其中，所述至少一个半导体图案具有凹槽，所述凹槽与所述第一切割区域和所述第二切割区域接触。
8.根据权利要求6所述的半导体器件，其中，所述第一上基板具有与所述第一切割区域接触的凹槽，并且所述第二上基板具有与所述第二切割区域接触的凹槽。
9.根据权利要求1所述的半导体器件，其中，所述至少一个半导体图案包括多个半导体图案，所述多个半导体图案在所述第一上基板与所述第二上基板之间。
10.根据权利要求9所述的半导体器件，其中，所述至少一个切割区域包括第一切割区域和第二切割区域，所述第一切割区域在所述多个半导体图案与所述第一上基板之间，所述第二切割区域在所述多个半导体图案与所述第二上基板之间，
所述第一切割区域与所述第一上基板和所述多个半导体图案接触，并且
所述第二切割区域与所述第二上基板和所述多个半导体图案接触。
11.根据权利要求10所述的半导体器件，其中，所述第一切割区域至少部分地围绕所述第一上基板，并且所述第二切割区域至少部分地围绕所述第二上基板。
12.根据权利要求1所述的半导体器件，其中，所述至少一个切割区域的侧壁是倾斜的，并且所述侧壁的远离所述下基板的上宽度比所述侧壁的接近所述下基板的下宽度宽。
13.根据权利要求1所述的半导体器件，其中，所述至少一个切割区域中的每一个切割区域的下表面比所述第一上基板的下表面和所述第二上基板的下表面低。
14.根据权利要求1所述的半导体器件，其中，所述存储器单元层包括：
多个栅电极，彼此间隔开，并且与所述第一上基板和所述第二上基板垂直地堆叠；以及
多个竖直沟道结构，与所述第一上基板的上表面和所述第二上基板的上表面垂直地延伸，同时穿过所述多个栅电极，并且
其中，所述至少一个切割区域在所述外围电路层的上表面上方的高度大于所述多个竖直沟道结构在所述外围电路层的上表面上方的高度。
15.根据权利要求1所述的半导体器件，还包括：
多个穿过区域，穿过所述存储器单元层、所述第一上基板和所述第二上基板；以及
多个外围电路接触插塞，穿过所述多个穿过区域，并且电连接到所述外围电路层中的电路元件。
16.根据权利要求15所述的半导体器件，其中，相对于所述下基板，所述至少一个切割区域的上表面高于所述多个穿过区域的上表面。
17.一种半导体器件，包括：
下基板；
电路元件，在所述下基板上；
下层间绝缘层，在所述下基板上并至少部分地覆盖所述电路元件；
多个上基板，在所述下层间绝缘层的上表面上；
多个栅电极，分别在所述多个上基板上；
上层间绝缘层，至少部分地覆盖所述多个栅电极；以及
至少一个切割区域，在所述多个上基板之间，穿过所述上层间绝缘层并与所述下层间绝缘层接触。
18.根据权利要求17所述的半导体器件，还包括：多个半导体图案，每个半导体图案在所述至少一个切割区域中的相应切割区域与所述多个上基板中的相应上基板之间，并且沿与所述下基板的上表面平行的水平方向在所述至少一个切割区域中的相应切割区域与所述多个上基板中的相应上基板之间延伸。
19.根据权利要求17所述的半导体器件，还包括：至少一个半导体图案，在所述多个上基板之间，
其中，所述至少一个切割区域包括多个切割区域，每个切割区域在所述至少一个半导体图案中的相应半导体图案与所述多个上基板中的相应上基板之间，并且与所述多个上基板中的相应上基板和所述至少一个半导体图案中的相应半导体图案接触。
20.根据权利要求17所述的半导体器件，还包括：多个半导体图案，在所述多个上基板之间，
其中，所述至少一个切割区域包括多个切割区域，每个切割区域在所述多个半导体图案中的相应半导体图案与所述多个上基板中的相应上基板之间，并且
所述多个切割区域沿相应上基板的侧表面设置，并且与相应上基板和相应半导体图案接触。
CN201910328300.5A 2018-04-25 2019-04-23 半导体器件 Pending CN110400800A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180047766A KR102465534B1 (ko) 2018-04-25 2018-04-25 반도체 장치 및 반도체 장치의 제조 방법
KR10-2018-0047766 2018-04-25

Publications (1)

Publication Number Publication Date
CN110400800A true CN110400800A (zh) 2019-11-01

Family

ID=68291293

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910328300.5A Pending CN110400800A (zh) 2018-04-25 2019-04-23 半导体器件

Country Status (3)

Country Link
US (2) US11133267B2 (zh)
KR (1) KR102465534B1 (zh)
CN (1) CN110400800A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102465534B1 (ko) * 2018-04-25 2022-11-14 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210012182A (ko) 2019-07-24 2021-02-03 삼성전자주식회사 수직형 메모리 소자 및 이의 제조방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040238867A1 (en) * 2003-05-26 2004-12-02 Park Je-Min Semiconductor memory device and method of manufacturing the same
US20110104869A1 (en) * 2009-11-03 2011-05-05 Hyun Sungwoo Three-dimensional semiconductor memory device and method of fabricating the same
US20120248525A1 (en) * 2011-03-29 2012-10-04 Sunghae Lee Three dimensional semiconductor memory devices and methods of fabricating the same
US20150325588A1 (en) * 2014-05-12 2015-11-12 Jae-Duk Lee Semiconductor devices
US20160163686A1 (en) * 2014-12-08 2016-06-09 Jaehan Lee Semiconductor devices having dummy patterns and methods of fabricating the same
US20170323900A1 (en) * 2016-05-09 2017-11-09 Kohji Kanamori Vertical memory devices
CN107393929A (zh) * 2016-05-16 2017-11-24 三星电子株式会社 半导体芯片

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101699515B1 (ko) * 2010-09-01 2017-02-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101692955B1 (ko) * 2010-10-06 2017-01-05 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
JP5814867B2 (ja) 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
KR102128469B1 (ko) * 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
KR20150106660A (ko) * 2014-03-12 2015-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102179168B1 (ko) * 2014-06-11 2020-11-16 삼성전자주식회사 수직 채널 셀을 갖는 비휘발성 메모리 소자
KR20160000512A (ko) * 2014-06-24 2016-01-05 삼성전자주식회사 메모리 장치
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR20160124294A (ko) 2015-04-16 2016-10-27 삼성전자주식회사 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법
KR102415401B1 (ko) 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
KR102408657B1 (ko) * 2015-07-23 2022-06-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102452826B1 (ko) 2015-11-10 2022-10-12 삼성전자주식회사 메모리 장치
KR102589594B1 (ko) 2016-03-02 2023-10-17 삼성전자주식회사 반도체 메모리 소자
KR102589301B1 (ko) * 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
KR102607749B1 (ko) * 2016-08-02 2023-11-29 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102630926B1 (ko) 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR102465534B1 (ko) * 2018-04-25 2022-11-14 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040238867A1 (en) * 2003-05-26 2004-12-02 Park Je-Min Semiconductor memory device and method of manufacturing the same
US20110104869A1 (en) * 2009-11-03 2011-05-05 Hyun Sungwoo Three-dimensional semiconductor memory device and method of fabricating the same
US20120248525A1 (en) * 2011-03-29 2012-10-04 Sunghae Lee Three dimensional semiconductor memory devices and methods of fabricating the same
US20150325588A1 (en) * 2014-05-12 2015-11-12 Jae-Duk Lee Semiconductor devices
US20160163686A1 (en) * 2014-12-08 2016-06-09 Jaehan Lee Semiconductor devices having dummy patterns and methods of fabricating the same
US20170323900A1 (en) * 2016-05-09 2017-11-09 Kohji Kanamori Vertical memory devices
CN107393929A (zh) * 2016-05-16 2017-11-24 三星电子株式会社 半导体芯片

Also Published As

Publication number Publication date
US20210398915A1 (en) 2021-12-23
KR20190123887A (ko) 2019-11-04
US11133267B2 (en) 2021-09-28
US20190333872A1 (en) 2019-10-31
KR102465534B1 (ko) 2022-11-14
US11791287B2 (en) 2023-10-17

Similar Documents

Publication Publication Date Title
CN109390272B (zh) 半导体器件及其制造方法
US20230292515A1 (en) Vertical memory devices and methods of manufacturing the same
CN107919358B (zh) 半导体器件及其制造方法
US11700731B2 (en) Stacked structure for a vertical memory device
US8058734B2 (en) Semiconductor device and method of manufacturing the same
CN112133701A (zh) 三维半导体存储器件
KR20180138381A (ko) 수직형 메모리 장치
CN112310082A (zh) 半导体装置
US12035526B2 (en) Vertical semiconductor device and method for fabricating the same
CN110400805A (zh) 半导体存储器装置
US11862556B2 (en) Semiconductor devices
US11610908B2 (en) Vertical memory devices
US11791287B2 (en) Semiconductor device including a cutting region having a height greater than a height of a channel structure
CN112563282A (zh) 半导体装置
KR20200078779A (ko) 수직형 메모리 장치
KR20210014444A (ko) 반도체 소자
US11805654B2 (en) Semiconductor device
US11588035B2 (en) Semiconductor devices
KR102691496B1 (ko) 반도체 장치
US20210384217A1 (en) Semiconductor device
KR20210032894A (ko) 반도체 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination