TWI609459B - 半導體裝置及其形成方法 - Google Patents

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Description

半導體裝置及其形成方法
本發明係有關於一種半導體裝置，特別為有關於一種具有電容元件的半導體裝置及其製造方法。
半導體積體電路(integrated circuit，IC)產業已經歷快速的成長。半導體製程的快速進展造就半導體裝置具有更精細的特徵部件及/或更高集積度。裝置的功能密度(即，每一晶片面積的內連接裝置數量)通常因裝置的特徵尺寸(即，一製程可製造出的最小部件)的縮小而增加。此尺寸微縮製程通常具有提昇生產效率以及降低相關成本等優點。
在半導體積體電路產業中，製造者現在是將動態隨機存取記憶體(dynamic random access memory，DRAM)陣列埋入同一基底中，當作中央處理器核心或是其他邏輯裝置。此技術被稱之為嵌入式動態隨機存取記憶體(embedded DRAM，EDRAM)。嵌入式動態隨機存取記憶體通常可在較低的成本下提供微控制器(micor controller，MCU)及其他嵌入式控制器較快的存取至晶載記憶體(on-chip memory)的較大電容。
半導體記憶體(例如動態隨機存取記憶體或嵌入式動態隨機存取記憶體)主要由一電晶體以及一電容器組成。然而，隨著特徵尺寸的更加微縮化以及密度要求的增加，形成電 容器變得更加困難。因此需要有一個形成嵌入式動態隨機存取記憶體的改良製程。
本揭露包括一種半導體裝置，包括：一半導體基底；一介電層，位於半導體基底上；一接觸插塞，位於介電層中；一凹部，自介電層的一表面向接觸插塞延伸；以及一電容元件，位於凹部中且與接觸插塞電性連接。
本揭露亦包括一種半導體裝置，包括：一半導體基底；一介電層，位於半導體基底上；一接觸插塞，位於介電層中；以及一電容元件，位於介電層中且位於接觸插塞上，其中電容元件的一側壁表面與接觸插塞的一側壁表面實質上共平面。
本揭露亦包括一種半導體裝置之形成方法，包括：形成一介電層於一半導體基底上；形成一接觸插塞於介電層中；部分移除接觸插塞以形成一凹部於接觸插塞上；以及形成一電容元件於凹部中。
100‧‧‧半導體基底
102‧‧‧閘極介電層
104‧‧‧閘極電極
106a、106b‧‧‧輕摻雜區域
108‧‧‧間隙壁部件
110a、110b‧‧‧摻雜區域
112‧‧‧接觸蝕刻停止層
113a‧‧‧上部
113b‧‧‧下部
114‧‧‧介電層
115‧‧‧表面
116a、116b‧‧‧接觸孔
118‧‧‧阻障層
120‧‧‧導電材料
122a、122b‧‧‧接觸插塞
123‧‧‧側壁
124‧‧‧罩幕層
126‧‧‧凹部
127s、135s‧‧‧側壁
135t、136‧‧‧上表面
127b‧‧‧底部
128、132‧‧‧電極層
130‧‧‧絕緣層
133‧‧‧電容元件
134‧‧‧介電層
W1‧‧‧上寬度
W2‧‧‧下寬度
W3‧‧‧寬度
H‧‧‧深度
第1A-1H圖繪示出根據本揭露的一些實施例的形成一半導體裝置的製程的不同階段的剖面示意圖。
第2A-2D圖個別繪示出根據本揭露的一些實施例的一半導體裝置的上視示意圖。
第3圖顯示繪示出根據本揭露的一些實施例的一半導體裝置的剖面示意圖。
本說明書的揭露內容提供許多不同的實施例或範 例，以實施本發明的不同特徵部件。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。再者，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
另外，在空間上的相關用語，例如“之下”、“以 下”、“下方”、“之上”、“上方”等等係用以容易表達出本說明書中的部件或特徵部件與其他部件或特徵部件的關係。 這些空間上的相關用語除了涵蓋了圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。裝置可具有不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
以下敘述本揭露一些不同的實施例。第1A-1H圖繪 示出根據本揭露的一些實施例的形成一半導體裝置的製程的不同階段的剖面示意圖。
如第1A圖所示，提供一半導體基底100。在一些實 施例中，半導體基底100係一塊體半導體基底，例如一半導體晶圓。舉例來說，半導體基底100包括矽或其他元素半導體材料(例如，鍺)。在其他實施例中，半導體基底100包括化合物半導體，可包括碳化矽(silocon carbide)、砷化鎵(gallium arsenide)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、其他適合的化合物半導體或其組合。在一些實施例中，半導體基底100包括絕緣體上覆矽(Silicon On Insulator，SOI)基底。絕緣體上覆矽結構的製造可利用氧植入隔離(separation by implantation of oxygen，SIMOX)製程、晶圓接合製程、其他適合的方法或其組合。
在一些實施例中，隔離特徵部件(未繪示)形成於半 導體基底100中以定義並隔離形成於半導體基底100中的各個裝置元件(未繪示)。隔離特徵部件包括例如淺溝槽隔離(shallow tranch isolation，STI)特徵部件或局部矽氧化(local oxidation of silison，LOCOS)特徵部件。
可形成於半導體基底100中的裝置部件的許多例 子包括電晶體(例如，金屬氧化半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、互補式金屬氧化半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極性接面電晶體(bipolar junction transistor，BJT)、高壓電晶體、高頻電晶體、P型通道及/或N型通道場效電晶體(PFETs/NFETs)、二極體、其他適合的部件或其之組合)。實施不同的製程以形成不同的裝置部件，例如沉積製程、蝕刻製程、 佈植製程、微影製程、退火製程、平坦化製程、其他適合的製程或其組合。
如第1圖所示，根據一些實施例，沉積一閘極介電 材料與一閘極電極層於半導體基底100上且圖案化以形成一閘極介電層102與一閘極電極104。在一些實施例中，藉由化學氣相沉積(chemical vapor deposition，CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、熱氧化製程、其他適合的製程或其組合依序沉積閘極介電材料與閘極電極層。
接著，圖案化製程包括例如實施微影及蝕刻製程 以圖案化閘極介電材料與閘極電極層。如此一來，形成閘極介電層102與閘極電極104。閘極介電層102與閘極電極104一同形成一閘極堆疊。在一些實施例中，閘極堆疊設置於一嵌入式動態隨機存取記憶體陣列區域上。在一些實施例中，半導體基底100更包括其他區域，例如鄰近嵌入式動態隨機存取記憶體陣列區的一輸入/輸出(I/O)區域(未繪示)與一核心區域(未繪示)。
在一些實施例中，閘極介電層102係由氧化矽、氮 化矽、氮氧化矽、高介電常數(high-K)之介電材料、其他適合的材料或其組合所組成。高介電常數介電材料包括氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-鋁合金(hafnium dioxide-alumina alloy)、氧化矽鉿(hafnium silicon oxide)、氮氧化矽鉿(hafnium silicon oxynitride)、氧化鉿鉭(hafnium tantalum oxide)、氧化鉿鈦(hafnium titanium oxide)、氧化鉿鋯(hafnium zirconium oxide)、 其他適合的高介電常數材料或其組合。在一些實施例中，閘極介電層102係一虛設閘極介電層，其將於後續的製程中被移除。 虛設閘極介電層可為一氧化矽層。
在一些實施例中，閘極電極104係由多晶矽、金屬 材料、其他導電材料或其組合所組成。在一些實施例中，閘極電極104係一虛設閘極電極層且會被其他導電材料(如，金屬材料)所取代。虛設閘極電極層可由多晶矽所組成。
接著，根據一些實施例，實施一輕離子佈植製程 以形成二個輕摻雜區域106a及106b，如第1A圖所示。輕摻雜區域106a及106b分別沉積於閘極堆疊的各側邊。接著，根據一些實施例，形成間隙壁部件108於於閘極堆疊的各側邊上，如第1A圖所示。
在一些實施例中，間隙壁部件108係由氮化矽、氧化矽、氮氧化矽、碳化矽、其他適合的材料所其組合所組成。間隙壁部件108係用來幫助接下來的離子佈植製程形成源極與汲極區域。在一些實施例中，一間隙壁材料層沉積於半導體基底100及閘極堆疊上。接著，實施一蝕刻製程以部分移除間隙壁材料層而形成間隙壁部件108。
如第1A圖所示，根據一些實施例，形成摻雜區域110a及110b於半導體基底100上。在一些實施例中，實施一離子佈植製程於半導體基底100以形成摻雜區域110a及110b。在一些實施例中，實施一熱操作製程以活化摻雜區域110a及110b中的摻雜物。在一些實施例中，摻雜區域110a係作為一源極區域，而摻雜區域110b係作為一汲極區域。
如第1A圖所示，根據一些實施例，沉積一接觸蝕 刻停止層112於半導體基底100、間隙壁部件108及閘極電極104上。接觸蝕刻停止層112係在接下來的接觸孔形成時用來控制其終點。在一些實施中，順應性沉積接觸蝕刻停止層112於半導體基底100、間隙壁部件108及閘極電極104上。
在一些實施例中，接觸蝕刻停止層112係由氮化矽、 氮氧化矽、碳化矽、其他適合的材料或其組合所組成。在一些實施例中，藉由化學氣相沉積製程、物理氣象沉積製程、旋塗(spin-on)製程、其他適合的製程或其組合沉積接觸蝕刻停止層112。本揭露具有許多不同之實施例。在一些實施例中，並未形成接觸蝕刻停止層112。
如第1A圖所示，根據一些實施例，沉積一介電層 114於接觸蝕刻停止層112上。在一些實施例中，對介電層114實施一平坦化製程。如此一來，介電層114的一表面115實質上係一平坦面。平坦化製程可包括化學機械研磨(chemical mechanical polishing，CMP)製程、研磨(grinding)製程、蝕刻製程、其他適合的製程或其組合。
在一些實施例中，介電層114係由氧化矽或其他適 合的材料組成。在一些實施例中，介電層114係由一低介電常數介電材料組成。低介電常數介電材料低於氧化矽的介電常數。 舉例來說，低介電常數介電材料具有範圍介於約1.2至約3.5的一介電常數。
隨著半導體裝置密度增加以及電路元件的尺寸微 小化，電阻電容(resistance capacitance，RC)延遲時間逐漸支 配電路效能。使用一低介電常數介電材料作為介電層114有助於減少電阻電容延遲時間。
在一些實施例中，介電層114包括一旋塗無機介電 質、一旋塗有機介電質、一多孔介電材料、一有機聚合物、一有機矽酸鹽玻璃、氟氧化矽系列材料、一氫基倍半矽氧烷(hydrogen silsesquioxane，HSQ)系列材料、一甲基倍半矽氧烷(methyl silsesquioxane，MSQ)系列材料、一多孔有機系列材料、其他適合的材料或其組合。在一些實施例中，介電層114包括含有矽、碳、氧或氫的材料。舉例來說，介電層114包括二氧化矽、碳氧化矽(SiOC)、氮氧化矽(SiON)、氫摻雜的碳氧化矽(SiCOH)、碳氮氧化矽(SiOCN)或其組合。在一些實施例中，介電層114係由碳摻雜之氧化矽組成。碳摻雜之氧化矽也可稱作有機矽酸鹽玻璃(organosilicate glass，OSG)或含碳氧化物(C-oxide)。在一些實施例中，碳摻雜之氧化矽包括甲基倍半矽氧烷、氫基倍半矽氧烷、聚倍半矽氧烷(polysilsesquioxane)、其他適合的材料或其組合。在一些實施例中，介電層114包括摻雜氟的矽酸鹽玻璃(fluorine-doped silicate glass，FSG)，例如氟摻雜之聚二甲基矽氧烷(-(O-Si(CH3)2-O)-)。在一些實施例中，藉由化學氣相沉積製程、旋塗製程、噴霧塗佈(spray coating)製程、其他適合的製程或其組合沉積介電層114。
如第1B圖所示，根據一些實施例，形成接觸孔116a 及116b於介電層114中。在一些實施例中，實施一微影製程以及一蝕刻製程在介電層114中形成孔洞以露出接觸蝕刻停止層112。接著，藉由使用例如另一蝕刻製程移除接觸蝕刻停止層 112的露出部分。如此一來，形成接觸孔116a及116b。接觸孔116a及116b自介電層114的表面115朝半導體基底100延伸。在一些實施例中，接觸孔116a及116b分別露出摻雜區域110a及110b。
如第1C圖所示，根據一些實施例，沉積一阻障層 118於介電層114上以及接觸孔116a及116b的底部上。阻障層118可用於保護接觸孔116a及116b的側壁在接下來的製程中不受損害。阻障層118也可作為一黏膠層以增加介電層114與接下來形成的導電材料之間的黏著力。
在一些實施例中，阻障層118係由鈦、氮化鈦、氮 化鉭、氮化鎢、其他適合的材料或其組合組成。在一些實施例中，藉由一物理氣相沉積製程、一化學氣相沉積製程、其他適合的製程或其組合沉積阻障層118。本揭露具有許多不同之實施例。在一些實施例中，並未形成阻障層118。
接著，根據一些實施例，沉積一導電材料120以填 入接觸孔116a及116b，如第1C圖所示。在一些實施例中，導電材料120係由鎢組成。在一些實施例中，導電材料120係由銅、鋁、鎢、鈦、金、鉑、鎳、其他適合的導電材料或其組合組成。 在一些實施例中，藉由一化學氣相沉積製程、一物理氣相沉積製程、一電鍍製程、一無電電鍍製程、其他適合的製程或其組合沉積一導電材料120。
如第1D圖所示，根據一些實施例，移除接觸孔116a 及116b外的導電材料120及阻障層118。如此一來，餘留於介電層114中的接觸孔116a及116b內的導電材料120及阻障層118形 成接觸插塞122a及122b，如第1D圖所示。同時形成接觸插塞122a及122b。在一些實施例中，每個接觸插塞122a及122b更包括一晶種層(未繪示)。
在一些實施例中，接觸插塞122a及122b分別與摻 雜區域110a及110b電性連接。在一些實施例中，接觸插塞122a係於摻雜區域110a與一位元線(未繪示)之間形成一電性連接。 在一些實施例中，接觸插塞122b係於摻雜區域110b與接著形成於介電層114中的電容元件之間形成一電性連接。
在一些實施例中，實施一回蝕刻製程以移除介電 層114的表面115上的導電材料120及阻障層118。在一些實施例中，實施一平坦化製程以移除介電層114的表面115上的導電材料120及阻障層118。平坦化製程包括化學機械研磨製程、研磨製程、蝕刻製程、其他適合的製程或其組合。
如第1E圖所示，根據一些實施例，移除接觸插塞 122b的一上部以於介電層114中形成一凹部126。凹部126具有一側壁127s以及一底部127b。在一些實施例中，凹部126自介電層114的表面115朝接觸插塞122b延伸。在一些實施例中，凹部126露出已凹陷的接觸插塞122b。在一些實施例中，亦移除阻障層118的一上部，如第1E圖所示。在一些實施例中，阻障層118並未完全移除且圍繞凹部126。
在一些實施例中，凹部126用來容納接下來形成於 其中的一電容元件。如第1E圖所示，凹部126具有一上寬度W1、一下寬度W2以及一深度H。在一些實施例中，上寬度W1大於下寬度W2。凹部126的側壁127s向介電層114的表面115傾斜。
在一些實施例中，上寬度W1之範圍介於約1奈米到 約1000奈米。在一些其他實施例中，上寬度W1之範圍介於約10奈米到約500奈米。在一些實施例中，下寬度W2之範圍介於約1奈米到約1000奈米。在一些其他實施例中，下寬度W2之範圍介於約10奈米到約500奈米。上寬度W1對下寬度W2之比值範圍介於約0.5到約0.15。在一些實施例中，深度H之範圍介於約1奈米至約100奈米。在一些實施例中，凹部126具有一深寬比(H/W1)，其範圍介於約0.1到10。
本揭露具有許多不同之實施例。在一些實施例中， 上寬度W1與下寬度W2實質上彼此相等。在一些實施例中，凹部126的側壁127s實質上垂直於介電層114的表面115。
在一些實施例中，為了形成凹部126，實施一蝕刻 製程部分移除接觸插塞122b。蝕刻製程可包括乾蝕刻製程、濕蝕刻製程或其組合。在一些實施例中，包括六氟化硫(SF6)、氮氣以及氯氣的混和氣體可作為一蝕刻氣體。然而，可理解的是本揭露的實施例並非侷限於此。根據接觸插塞122b的材料也可使用其他適合的蝕刻液。
在一些實施例中，形成一罩幕層124於介電層114 與接觸插塞122a上，如第1E圖所示。罩幕層124具有一開口以露出接觸插塞122b。罩幕層124用於在形成凹部126的時候保護接觸插塞122a不受損害或蝕刻。
在一些實施例中，罩幕層124係一圖案化的光阻層。 在一些實施例中，罩幕層124的開口的設計為大於接觸插塞122b之上表面。因此，較容易露出接觸插塞122b的整個上表面。 在一些實施例中，在形成凹部126後移除罩幕層124。
如第1F圖所示，根據一些實施例，沉積一電極層 128於介電層114上以及凹部126的側壁127s與底部127b上。在一些實施例中，電極層128順應性形成於凹部126的側壁127s與底部127b上。電極層128與接觸插塞122b電性連接。在一些實施例中，接觸插塞122b於摻雜區域110b與電極層128之間形成一電性連接。
在一些實施例中，電極層128係由氮化鈦、氮化鉭、 鈦、鉭、釕、其他適合的導電材料或其組合組成。在一些實施例中，藉由物理氣相沉積(例如，濺鍍製程)製程、化學氣相沉積製程、其他適合的製程或其組合沉積電極層128。
接著，根據一些實施例，沉積一絕緣層130於電極 層128上，如第1F圖所示。在一些實施例中，絕緣層130順應性形成於電極層128上。絕緣層130係用於將電極層128與接下來形成於絕緣層130上的電極層電性隔離。在一些實施例中，絕緣層130係一高介電常數介電材料，其具有高於氧化矽的一介電常數。
在一些實施例中，絕緣層130係由氧化鋯、氧化鈦、 氧化鉿、氧化矽鋯、氧化矽鉿、氧化鉭、氧化鑭、氧化鋁、其他適合的材料或其組合。在一些實施例中，絕緣層130具有結晶結構。在一些實施例中，藉由物理氣相沉積(例如，濺鍍製程)製程、化學氣相沉積製程、旋塗製程、噴霧塗佈製程、其他適合的製程或其組合沉積絕緣層130。
如第1F圖所示，根據一些實施例，沉積一電極層 132於絕緣層130上。在一些實施例中，電極層132順應性形成於絕緣層130。絕緣層130將電極層132與電極層128電性隔離。
在一些實施例中，電極層132係由氮化鈦、氮化鉭、 鈦、鉭、釕、其他適合的導電材料或其組合組成。在一些實施例中，電極層128與132的材料本質上相同。在一些實施例中，藉由物理氣相沉積(例如，濺鍍製程)製程、化學氣相沉積製程、其他適合的製程或其組合沉積電極層132。
如第1G圖所示，根據一些實施例，移除凹部126外 的電極層128、絕緣層130及電極層132的多餘部分。餘留於凹部126內的電極層128、絕緣層130及電極層132一同形成具有一金屬-絕緣物-金屬(metal-insulator-metal，MIM)結構的一電容元件133。電極層128以及電極層132分別作為電容元件133的一下電極板以及一上電極板。絕緣層130與電極層128以及132配合以儲存電荷。
在一些實施例中，實施一平坦化製程以移除凹部 126外的多餘部分。平坦化製程包括化學機械研磨製程、研磨製程、蝕刻製程、其他適合的製程或其組合。在一些實施例中，於平坦化製程後電容元件133完全位於凹部126內。
如第1G圖所示，電容元件133具有一側壁135s，而 接觸插塞122b具有一側壁123。在一些實施例中，電容元件133的側壁135s與接觸插塞122b的側壁123實質上共平面，如第1G圖所示。在一些實施例中，電容元件133的側壁135s向介電層114的表面115傾斜。在一些實施例中，電容元件133的側壁135s實質上垂直於介電層114的表面115。如第1G圖所示，電容元件 133具有一上表面135t。在一些實施例中，電容元件133的上表面135t與介電層114的表面115實質上共平面。
如第1G圖所示，接觸插塞122a具有一上表面136。 在一些實施例中，接觸插塞122a的上表面136與電容元件133的上表面135t實質上共平面。在一些實施例中，電容元件133的設置不高於接觸插塞122a。如第1G圖所示，接觸插塞122a具有一寬度W3。在一些實施例中，寬度W3實質上等於寬度W1。在一些實施例中，電容元件133不寬於接觸插塞122b。在一些實施例中，電容元件133不寬於接觸插塞122a。
如第1G圖所示，介電層114具有一上部113a及一下 部113b。上部113a圍繞電容元件133，而下部113b圍繞接觸插塞122b。在一些實施例中，上部113a及下部113b係一單一膜層(或一單一塊體)。在一些實施例中，並無蝕刻停止層形成於上部113a及下部113b之間。
接著，根據一些實施例，沉積一介電層134於介電 層114、接觸插塞122a及電容元件133上，如第1H圖所示。在一些實施例中，介電層134填入凹部126。在一些實施例中，介電層134的材料與形成方法類似於介電層114。在接下來的製程可形成其他的內連接結構(未繪示)於介電層134中。
第2A-2D圖係根據一些實施例的繪示於第1G圖的 電容元件133的上視示意圖。電容元件133的外部輪廓取決於第1E圖所示的凹部126的外部輪廓，其更取決於接觸孔116b的外部輪廓。藉由調整接觸孔116b或凹部126的外部輪廓，可根據需求改變電容元件133的外部輪廓。
如第2A圖所示，根據一些實施例，電容元件133實 質上具有一橢圓形的上視形狀。本揭露具有許多不同之實施例。 在一些實施例中，電容元件133實質上具有一圓形的上視形狀，如第2B圖所示。如第2C圖所示，根據一些實施例，電容元件133實質上具有一矩形的上視形狀。如第2D圖所示，根據一些實施例，電容元件133實質上具有一矩形的上視形狀，以及曲狀的側邊。電容元件133具有其他適合的上視形狀，例如正方形之形狀。
在一些實施例中，電容元件133佔據凹部126的一 部份，如第1G圖所示。本揭露具有許多不同之實施例且不限於此。第3圖係繪示出根據一些實施例的一半導體裝置的剖面示意圖。
在一些實施例中，凹部126相對較小及/或電極層 128與絕緣層130相對較厚。在這些例子中，電極層132可不順應性形成於絕緣層130上。在一些實施例中，電極層132可完全填滿凹部126，如第3圖所示。
在本揭露的實施例中，一電容元件形成於藉由凹 入一接觸插塞而形成的凹部內。可不需要實施複雜的形成製程以形成具有冠狀結構(crown structure)的電容元件。因此可有效的減少製造成本及製造時間。半導體裝置的尺寸也可減少。也改善了半導體裝置的可靠性及效能。
根據一些實施例，提供一半導體裝置。半導體裝 置包括一半導體基底及一介電層位於半導體基底上。半導體裝置亦包括一接觸插塞位於介電層中，以及一凹部自介電層的一 表面向接觸插塞延伸。半導體裝置更包括電容元件位於凹部中且與接觸插塞電性連接。
根據一些實施例，提供一半導體裝置。半導體裝 置包括一半導體基底及一介電層位於半導體基底上。半導體裝置亦包括一接觸插塞位於介電層中。半導體裝置更包括一電容元件位於介電層中且位於接觸插塞上。電容元件的一側壁表面與接觸插塞的一側壁表面實質上共平面。
根據一些實施例，提供一半導體裝置的形成方法。 方法包括形成一介電層於一半導體基底上，以及形成一接觸插塞於介電層中。方法亦包括部分移除接觸插塞以形成一凹部於接觸插塞上。方法更包括形成一電容元件於凹部中。
以上概略說明了本發明數個實施例的特徵部件， 使所屬技術領域中具有通常知識者對於後續本發明的詳細說明可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到本說明書可輕易作為其它結構或製程的變更或設計基礎，以進行相同於本發明實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構或製程並未脫離本發明之精神和保護範圍內，且可在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。
100‧‧‧半導體基底
102‧‧‧閘極介電層
104‧‧‧閘極電極
106a‧‧‧輕摻雜區域
108‧‧‧間隙壁部件
110a、110b‧‧‧摻雜區域
112‧‧‧接觸蝕刻停止層
113a‧‧‧上部
113b‧‧‧下部
114‧‧‧介電層
115‧‧‧表面
116a‧‧‧接觸孔
118‧‧‧阻障層
122a、122b‧‧‧接觸插塞
123‧‧‧側壁
126‧‧‧凹部
135s‧‧‧側壁
135t、136‧‧‧上表面
128、132‧‧‧電極層
130‧‧‧絕緣層
133‧‧‧電容元件
134‧‧‧介電層
W1‧‧‧上寬度
W2‧‧‧下寬度
W3‧‧‧寬度
H‧‧‧深度

Claims (9)

  1. 一種半導體裝置，包括：一半導體基底；一介電層，位於該半導體基底上；一接觸插塞，位於該介電層中；一凹部，自該介電層的一表面向該接觸插塞延伸；以及一電容元件，位於該凹部中且與該接觸插塞電性連接，其中該電容元件的一底部與該接觸插塞的一頂部實質上具有相同大小。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該電容元件包括：一第一電極層，位於該凹部的一側壁及一底部部分上；一絕緣層，位於該第一電極層上；以及一第二電極層，位於該絕緣層上；其中，該第一電極層順應性形成於該凹部的側壁及底部上；該絕緣層順應性形成於該第一電極層上；以及該第二電極層順應性形成於該絕緣層上。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該電容元件的一側壁表面與該接觸插塞的一側壁表面實質上共平面，且其中該電容元件的一上表面與該介電層的該表面實質上共面。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該接觸插塞與一電晶體的一汲極區電性連接，且該半導體裝置更包括 一第二接觸插塞設置於該介電層中，其中該第二接觸插塞與該電晶體的一源極區電性連接，且該第二接觸插塞的一上表面與該電容元件的一上表面實質上共平面。
  5. 一種半導體裝置，包括：一半導體基底；一介電層，位於該半導體基底上；一接觸插塞，位於該介電層中；以及一電容元件，位於該介電層中且位於該接觸插塞上，其中該電容元件的一側壁表面與該接觸插塞的一側壁表面實質上共平面。
  6. 如申請專利範圍第5項所述之半導體裝置，更包括一第二接觸插塞位於該介電層中，其中該第二接觸插塞的一上表面與該電容元件的一上表面實質上共平面。
  7. 一種半導體裝置之形成方法，包括：形成一介電層於一半導體基底上；形成一接觸插塞於該介電層中；部分移除該接觸插塞以形成一凹部於該接觸插塞上；以及形成一電容元件於該凹部中，其中該電容元件的一底部與該接觸插塞的一頂部實質上具有相同大小。
  8. 如申請專利範圍第7項所述之半導體裝置之形成方法，其中形成該電容包括：形成一第一電極層於該凹部的一側壁及一底部部分上；形成一絕緣層於該第一電極層上；形成一第二電極層於該絕緣層上；以及 移除該第一電極層、該絕緣層及該第二電極層於該凹部外側的多餘部分。
  9. 如申請專利範圍第7項所述之半導體裝置之形成方法，更包括形成一第二接觸插塞於該介電層中，其中該接觸插塞與該第二接觸插塞係同時形成。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5925928B1 (ja) * 2015-02-26 2016-05-25 日本航空電子工業株式会社 電気接続構造および電気接続部材
US11088036B2 (en) * 2018-07-31 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Atom probe tomography specimen preparation
US11233058B2 (en) 2018-12-19 2022-01-25 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor device and method for fabricating the same
CN111341728B (zh) * 2018-12-19 2022-12-02 夏泰鑫半导体(青岛)有限公司 半导体器件及其制造方法
US11164874B2 (en) * 2018-12-19 2021-11-02 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor device and method for fabricating the same
US11910621B2 (en) * 2019-02-22 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US11917806B2 (en) * 2021-08-12 2024-02-27 Changxin Memory Technologies, Inc. Method of manufacturing semiconductor structure and semiconductor structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6313005B1 (en) * 2000-01-13 2001-11-06 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device
US20030077858A1 (en) * 2001-10-18 2003-04-24 Jingyu Lian Recess Pt structure for high k stacked capacitor in DRAM and FRAM, and the method to form this structure
US6720232B1 (en) * 2003-04-10 2004-04-13 Taiwan Semiconductor Manufacturing Company Method of fabricating an embedded DRAM for metal-insulator-metal (MIM) capacitor structure
US20050191820A1 (en) * 2004-02-26 2005-09-01 Taiwan Semiconductor Manufacturing Co. Method for making improved bottom electrodes for metal-insulator-metal crown capacitors

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531730B2 (en) * 1993-08-10 2003-03-11 Micron Technology, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
JPH0730077A (ja) * 1993-06-23 1995-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100531419B1 (ko) * 2001-06-12 2005-11-28 주식회사 하이닉스반도체 반도체소자 및 그의 제조방법
US20080217775A1 (en) 2007-03-07 2008-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming contact plugs for eliminating tungsten seam issue

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6313005B1 (en) * 2000-01-13 2001-11-06 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device
US20030077858A1 (en) * 2001-10-18 2003-04-24 Jingyu Lian Recess Pt structure for high k stacked capacitor in DRAM and FRAM, and the method to form this structure
US6720232B1 (en) * 2003-04-10 2004-04-13 Taiwan Semiconductor Manufacturing Company Method of fabricating an embedded DRAM for metal-insulator-metal (MIM) capacitor structure
US20050191820A1 (en) * 2004-02-26 2005-09-01 Taiwan Semiconductor Manufacturing Co. Method for making improved bottom electrodes for metal-insulator-metal crown capacitors

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