TW202226394A - 具有冠狀結構與互連部之下電容器電極的半導體元件結構及其製備方法 - Google Patents

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Abstract

本揭露提供一種具有冠狀結構與互連部之下電容器電極的半導體元件結構及其製備方法。該半導體元件結構具有一電容器接觸點，設置在一半導體基底上；以及一介電層，設置在該電容器接觸點上。該半導體元件結構亦具有一圖案化遮罩，設置在該介電層上；以及一下電容器電極，設置在該電容器接觸點上並電性連接到該電容器接觸點。該下電容器電極具有一基層，設置在該電容器接觸點與該介電層之間；以及一圍繞部，設置在該基層上並沿著該介電層與該圖案化遮罩的各側壁設置。該下電容器電極亦具有一第一互連部，設置在該介電層中且大致平行於該基層。

Description

具有冠狀結構與互連部之下電容器電極的半導體元件結構及其製備方法
本申請案主張2020年12月29日申請之美國正式申請案第17/137,129號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件結構及其製備方法。特別是有關於一種具有一冠狀結構與一互連部之一下電容器電極的半導體元件結構及其製備方法。
對於許多現代應用，半導體元件是不可或缺的。隨著電子科技的進步，半導體元件的尺寸變得越來越小，於此同時提供較佳的功能以及包含較大的積體電路數量。由於半導體元件的規格小型化，實現不同功能的半導體元件之不同型態與尺寸規模，係整合(integrated)並封裝(packaged)在一單一模組中。再者，許多製造步驟執行於各式不同型態之半導體裝置的整合(integration)。
然而，該等半導體元件的製造與整合包含許多複雜步驟與操作。在該等半導體元件中的整合係變得越加複雜。該等半導體元件之製造與整合的複雜度中的增加可造成多個缺陷。據此，有持續改善該等半導體元件之製造流程的需要，以便對付該等缺陷並可加強其效能。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括：一電容器接觸點，設置在一半導體基底上；以及一介電層，設置在該電容器接觸點上。該半導體元件結構亦包括一圖案化遮罩，設置在該介電層上；以及一下電容器電極，設置在該電容器接觸點上並電性連接到該電容器接觸點。該下電容器電極包括一基層，設置在該電容器接觸點與該介電層之間；以及一圍繞部，設置在該基層上並沿著該介電層與該圖案化遮罩的各側壁設置。該下電容器電極亦包括一第一互連部，設置在該介電層中且大致平行於該基層。
在一些實施例中，該圍繞部與該基層共同形成該下電容器電極的一冠狀(crown-shaped)結構。在一些實施例中，該第一互連部與該圍繞部的各相對側壁係直接接觸。在一些實施例中，該第一互連部從頂視圖來看係具有一網格圖案(grid pattern)。在一些實施例中，該下電容器電極還包括一第二互連部，設置在該介電層中且大致平行於該第一互連部，其中，該第二互連部與該第一互連部分隔開。在一些實施例中，該第二互連部與該圍繞部的各相對側壁係直接接觸。在一些實施例中，該第一互連部大致重疊該第二互連部。
本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括：一第一介電層，設置在一半導體基底上；以及一電容器接觸點，穿經該第一介電層。該半導體元件結構亦包括一第二介電層，設置在該第一介電層上；以及一下電容器電極，設置在該第一介電層上且電性連接到該電容器接觸點。該下電容器電極包括一基層，分隔開該第一介電層與該第二介電層；以及一第一互連部以及一第二互連部，設置在該基層上並嵌設在該第二介電層中。該第一互連部、該第二互連部以及該基層係大致相互平行。該下電容器電極亦包括一圍繞部，設置在該基層上並圍繞該第一互連部、該第二互連部以及該第二介電層。
在一些實施例中，該下電容器電極的該第一互連部、該第二互連部以及該基層係藉由該第二介電層而相互分隔開。在一些實施例中，該第一互連部與該第二互連部直接接觸該圍繞部的一內側壁。在一些實施例中，該圍繞部直接接觸該基層。在一些實施例中，該第一互連部大致重疊該第二互連部，以及該第一互連部與該第二互連部從頂視圖來看係具有一網格圖案。在一些實施例中，該半導體元件結構還包括一圖案化遮罩，設置在該第二介電層上，且被該下電容器電極的哀圍繞部所圍繞，其中，該圖案化遮罩的各側壁大致對準該第二介電層的各側壁。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：形成一電容器接觸點在一半導體基底上；以及形成一基層在該電容器接觸點上。該製備方法亦包括形成一介電層在該基層上；以及執行一第一摻雜製程以形成一第一摻雜區在該介電層中。該製備方法還包括蝕刻該介電層以使該介電層的一側壁對準該第一摻雜區的一側壁；以及在該介電層蝕刻之後，移除該第一摻雜區以形成一第一間隙結構在該介電層中。此外，該製備方法包括藉由一沉積製程，沿著該介電層的各側壁形成一圍繞部以及形成一第一互連部在該第一間隙結構中，其中，該基層、該圍繞部以及該第一互連部共同形成一下電容器電極。
在一些實施例中，該第一摻雜區從頂視圖來看係具有一網格圖案。在一些實施例中，該製備方法還包括在蝕刻該介電層之前，形成一圖案化遮罩在該介電層上，其中，該第一摻雜區係被該圖案化遮罩所覆蓋；以及其中，在該沉積製程之後，使用該圖案化遮罩當作一蝕刻遮罩以蝕刻該介電層，以及圖案化遮罩係被該下電容器電極得該圍繞部所圍繞。在一些實施例中，該製備方法還包括在蝕刻該介電層之前，執行一第二摻雜製程以形成一第二摻雜區在該介電層中，其中，該第二摻雜區與該第一摻雜區係分隔開。在一些實施例中，該第二摻雜區形成在該基層與該第一摻雜區之間。在一些實施例中，該製備方法還包括在執行該第一摻雜製程之前，形成一圖案化遮罩在該介電層上，其中，使用該圖案化遮罩當作一摻雜遮罩以執行該第一摻雜製程與該第二摻雜製程。在一些實施例中，該製備方法還包括移除該第二摻雜區以形成一第二間隙結構在該介電層中；以及藉由該沉積製程而形成該下電容器電極的一第二互連部在該第二間隙結構中。
本揭露係提供一半導體元件結構及其製備方法的一些實施例。在一些實施例中，該半導體元件結構具有一介電層以及一圖案化遮罩，該介電層設置在一電容器接觸點上，該圖案化遮罩設置在該介電層上。再者，該半導體元件結構具有一下電容器電極，設置在該電容器接觸點上並電性連接到該電容器接觸點。該下電容器電極具有一基層、一圍繞部以及一或多個互連部，該基層設置在該電容器接觸點與該介電層之間，該圍繞部設置在該基層上且沿著該介電層與該圖案化遮罩的各側壁設置，該一或多個互連部設置在該介電層中且大致平行於該基層。藉由形成如上所述的下電容器電極，係可增加該下電容器電極與該介電層的表面積，也因此無須增加該電容器的橫向尺寸(lateral dimension)即可增加該電容器的電容值(capacitance)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1例示本揭露一些實施例之一半導體元件結構100的頂視示意圖。圖2例示本揭露一些實施例之該半導體元件結構100沿圖1的剖線A-A或B-B的剖視示意圖。圖3例示本揭露一些實施例之該半導體元件結構100沿圖1的剖線C-C或D-D的剖視示意圖。如圖1到圖3所示，半導體元件結構100包括一半導體基底101；一源極/汲極區103，設置在半導體基底101中；一介電層105，設置在半導體基底101上；以及一電容器接觸點107，穿經該介電層105。在一些實施例中，電容器接觸點107電性連接到在半導體基底101中的源極/汲極區103。
再者，半導體元件結構100包括一下電容器電極159、一介電層111以及一圖案化遮罩141，圖案化遮罩141設置在介電層105與電容器接觸點107上。在一些實施例中，圖案化遮罩141設置在介電層111上。在一些實施例中，介電層111的各側壁111S大致對準圖案化遮罩141的各側壁141S。在本揭露的內容中，字詞「大致上(substantially)」意指較佳者為至少90%，更佳者為95%，再更佳者為98%，而最佳者為99%。
在一些實施例中，下電容器電極159具有一基層(base layer)109；一圍繞部151，設置在基層109上；一第一互連部153，設置在介電層111中；以及一第二互連部155，設置在介電層111中且位在第一互連部153與基層109之間。在一些實施例中，下電容器電極159的圍繞部151係沿著介電層111的各側壁111S以及圖案化遮罩141的各側壁141S設置。在一些實施例中，基層109直接接觸圍繞部151，以及基層109與圍繞部151共同形成下電容器電極159的一冠狀結構157。在一些實施例中，第一互連部153與第二互連部155均與圍繞部151的相對側壁(例如各內側壁)直接接觸。
仍請參考圖1到圖3，在一些實施例中，第一互連部153大致重疊第二互連部155，以及第一互連部153與第二互連部155從圖1的頂視圖來看具有一網格圖案。在一些實施例中，第一互連部153、第二互連部155以及基層109大致相互平行。在一些實施例中，半導體元件結構100為動態隨機存取記憶體(DRAM)，以及下電容器電極159經由電容器接觸點107而電性連接到源極/汲極區103。在一些實施例中，表示第一互連部153與圍繞部151之邊界以及第二互連部155與圍繞部151之邊界的虛線，係使用來闡明本公開。在第一互連部153、第二互連部155以及圍繞部151之間並不存在明顯的界面。
圖4例示本揭露一些實施例之一半導體元件結構(例如半導體元件結構100)之製備方法10的流程示意圖，以及製備方法10具有步驟S11、S13、S15、S17、S19、S21、S23以及S25。圖4的步驟S11到S25係結合下列圖式進行詳細說明。
圖5及圖6例示本揭露一些實施例製備半導體元件結構100之各中間階段的剖視示意圖。如圖5所示，係提供半導體基底101。半導體基底101可為一半導體晶圓，例如一矽晶圓。
或者是或此外，半導體基底101可包括元素半導體材料、化合物半導體材料及/或合金半導體材料。該等元素半導體材料的例子可包括單晶矽、多晶矽、非晶矽、鍺及/或鑽石，但並不以此為限。該等化合物半導體材料的例子可包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦，但並不以此為限。該等合金半導體材料的例子可包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP，但並不以此為限。
在一些實施例中，半導體基底101包括一磊晶層(epitaxial layer)。舉例來說，半導體基底101具有一磊晶層，係覆蓋一塊狀(bulk)半導體上。在一些實施例中，半導體基底101為一絕緣體上覆半導體(semiconductor-on-insulator)基底，其係可包括一基底、一埋入氧化物層(buried oxide layer)以及一半導體層，而埋入氧化物層位在基底上，半導體層位在埋入氧化物層上，而絕緣體上覆半導體基底係例如一絕緣體上覆矽(silicon-on-insulator，SOI)基底、一絕緣體上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或一絕緣體上覆鍺(germanium-on-insulator，GOI)基底。絕緣體上覆半導體基底可使用氧離子佈植分離(separation by implanted oxygen，SIMOX)、晶圓接合(wafer bonding)及/或其他適合的方法製造。
仍請參考圖5，源極/汲極區103形成在半導體基底101中。在一些實施例中，源極/汲極區103的製作技術包含離子植入製程，以及取決於半導體元件結構100的導電類型，P型摻雜物或N型摻雜物可植入到半導體基底101中，以形成源極/汲極區103，而P型摻雜物係例如硼、鎵或銦，N型摻雜物係例如磷或砷。
如圖5所示，依據一些實施例，在源極/汲極區103形成之後，係形成介電層105以覆蓋源極/汲極區103，以及形成電容器接觸點107以被介電層105所圍繞。其個別步驟係繪示在如圖4所示之製備方法10中的步驟S11。介電層105可為一單一層或多層。在一些實施例中，介電層105包含氧化矽、氮化矽、氮氧化矽或其他可應用的介電材料。在一些實施例中，電容器接觸點107包含鋁、銅、鎢、鈦、鉭或其他可應用的導電材料。
介電層105與電容器接觸點107的製作技術可包含沉積介電層105在半導體基底101上；蝕刻介電層105以形成一開孔(圖未示)以暴露源極/汲極區103；沉積一導電材料(圖未示)在該開孔中以及在介電層105上；以及平坦化該等導電材料以形成被介電層105所圍繞的電容器接觸點107。
介電層105的沉積製程包括一化學氣相沉積(CVD)製程、一物理氣相沉積(PVD)製程、一原子層沉積(ALD)製程、一旋轉塗佈製程或其他可應用的製程。介電層105的蝕刻可包括一濕蝕刻製程、一乾蝕刻製程或其組合。該等導電材料的沉積製程可包括一CVD製程、一PVD製程、一ALD製程、一金屬有機化學氣相沉積(MOCVD)製程、一噴濺製程、一鍍覆(plating)製程或其他可應用的製程。該導電材料藉由一化學機械研磨(CMP)製程進行平坦化。
然後，如圖6所示，依據一些實施例，基層109形成在介電層105上，以及介電層111形成在基層109上。其個別步驟係繪示在如圖4所示之製備方法10中的步驟S13與S15。在一些實施例中，電容器接觸點107係被基層109與介電層111所覆蓋。
在一些實施例中，基層109包含一導電材料，例如鋁、銅、鎢、鈦、鉭、其組合或其他可應用的導電材料。再者，基層109製作技術可包含一沉積製程，例如一CVD製程、一PVD製程、一ALD製程、一MOCVD製程、一噴濺製程、一鍍覆製程或其他可應用的製程。用於形成介電層111的一些材料與製程係類似於或相同於用於形成介電層105的材料與製程，且其詳細說明不再在文中重複。
圖7例示本揭露一些實施例在圖6之結構之後的一中間階段的頂視示意圖。圖8例示本揭露一些實施例之沿圖7之剖線A-A或B-B的剖視示意圖。圖9例示本揭露一些實施例之沿圖7之剖線C-C或D-D的剖視示意圖。
如圖7到圖9所示，依據一些實施例，一圖案化遮罩113形成在介電層111上，而在圖案化遮罩113中的一開孔結構120係暴露介電層111。在圖7的頂視圖中，開孔結構120具有一網格圖案，該網格圖案具有複數個第一平行帶狀部以及複數個第一平行帶狀部，該複數個第二平行帶狀部交叉且垂直於該複數個第一平行帶狀部。
圖10及圖11例示本揭露一些實施例在圖7到圖9的結構之後製備半導體元件結構100之各中間階段的剖視示意圖。如圖10及圖11所示，依據一些實施例，在具有開孔結構1250之圖案化遮罩113形成之後，執行一第一摻雜製程125以形成一第一摻雜區127在介電層111中。其個別步驟係繪示在如圖4所示之製備方法10中的步驟S17。
在一些實施例中，第一摻雜區127大致平行於基層109。應當理解，使用圖案化遮罩113當作在第一摻雜製程中的一摻雜遮罩。在一些實施例中，圖案化遮罩113的開孔結構120具有一網格圖案，也因此從頂視圖來看，由圖案化遮罩113所形成的第一摻雜區127亦具有一網格圖案。
圖12及圖13例示本揭露一些實施例在圖10及圖11的結構之後製備半導體元件結構100之各中間階段的剖視示意圖。如圖12及圖13所示，依據一些實施例，在第一摻雜製程125執行之後，執行一第二摻雜製程135以形成一第二摻雜區137在介電層111中。其個別步驟係繪示在如圖4所示之製備方法10中的步驟S19。
在一些實施例中，使用在第一摻雜製程125中的該等摻雜物以及使用在第二摻雜製程135中的該等摻雜物係為相同。在一些實施例中，第二摻雜區137藉由調整第二摻雜製程135的摻雜能量而形成在第一摻雜區127與基層109之間。舉例來說，第二摻雜製程135的摻雜能量係高於第一摻雜製程125的摻雜能量。
在一些實施例中，第一摻雜區127、第二摻雜區137以及基層109係大致相互平行。此外，類似於第一摻雜區127，由於圖案化遮罩113的開孔結構120具有一網格圖案，所以從頂視圖來看，由相同之圖案化遮罩113所形成的第二摻雜區137亦具有一網格圖案。換言之，依據一些實施例，第一摻雜區127大致重疊第二摻雜區137。
在第二摻雜製程135執行之後，舉例來說，係在一灰化(ashing)製程中移除圖案化遮罩113。雖然在本實施例中執行兩個摻雜製程(意即第一摻雜製程125與第二摻雜製程135)，但是可改變執行在圖7到圖9之結構上的摻雜製程的數量。舉例來說，摻雜製程的數量可小於兩個(例如一個)或是多於兩個(例如三個、四個等等)。結果，在形成在介電層111之摻雜區的數量可少於兩個或是多於兩個。
圖14例示本揭露一些實施例在圖12及圖13的結構之後製備半導體元件結構100之各中間階段的頂視示意圖。圖15例示本揭露一些實施例之沿圖14之剖線A-A或B-B的剖視示意圖。圖16例示本揭露一些實施例之沿圖14之剖線C-C或D-D的剖視示意圖。
如圖14到圖16所示，依據一些實施例，另一個圖案化遮罩141形成在介電層111上。在一些實施例中，第一摻雜區127與第二摻雜區137係完全被圖案化遮罩141所覆蓋。在一些實施例中，依據一些實施例，介電層111的一周圍區係藉由圖案化遮罩141而暴露，以及第一摻雜區127與第二摻雜區137並未延伸進入介電層111的該周圍區中。
圖17例示本揭露一些實施例在圖14到圖16的結構之後製備半導體元件結構100之各中間階段的頂視示意圖。圖18例示本揭露一些實施例之沿圖17之剖線A-A或B-B的剖視示意圖。圖19例示本揭露一些實施例之沿圖17之剖線C-C或D-D的剖視示意圖。
如圖17到圖19所示，依據一些實施例，在形成圖案化遮罩141以覆蓋第一摻雜區127與第二摻雜區137之後，係蝕刻介電層111以暴露第一摻雜區127與第二摻雜區137。其個別步驟係繪示在如圖4所示之製備方法10中的步驟S21。在一些實施例中，使用圖案化遮罩141當作在介電層111的蝕刻中的一蝕刻遮罩。
在一些實施例中，係藉由一乾蝕刻製程以蝕刻介電層111。在介電層111的蝕刻製程之後，係暴露第一摻雜區127的各側壁127S以及第二摻雜區137的各側壁137S。在一些實施例中，如圖19所示，依據一些實施例，第一摻雜區127的各側壁127S、第二摻雜區137的各側壁137S以及介電層111的各側壁111S，係大致對準圖案化遮罩141的各側壁141S。
圖20及圖21例示本揭露一些實施例在圖17到圖19的結構之後製備半導體元件結構100之各中間階段的剖視示意圖。如圖20及圖21所示，依據一些實施例，在蝕刻介電層111之後，移除第一摻雜區127與第二摻雜區137，以形成一第一間隙結構143以及一第二間隙結構145在介電層111中。其個別步驟係繪示在如圖4所示之製備方法10中的步驟S23。
在一些實施例中，藉由一氣相氫氟酸(vapor phase hydrofluoric acid，VHF)蝕刻製程以移除第一摻雜區127與第二摻雜區137。在蝕刻製程期間，使用VHF當作一蝕刻劑，以及第一摻雜區127與第二摻雜區137對介電層111具有一高的選擇性。因此，藉由蝕刻製程以移除第一摻雜區127與第二摻雜區137，同時可大致留下介電層111，以便獲得第一間隙結構143以及第二間隙結構145。
如上所述，形成在介電層111中之該等摻雜區的數量可少於兩個或是多於兩個。因此，有形成在介電層111中的單一個間隙結構，或示形成在介電層111中的多於兩的的間隙結構，其係取決於半導體元件結構100的設計需求。
請往回參考圖1到圖3，依據一些實施例，執行一沉積製程以沿著介電層111的各側壁111S、在第一間隙結構143中的第一互連部153以及在第二間隙結構145中的第二互連部155而形成圍繞部151。在一些實施例中，基層109、圍繞部151、第一互連部153以及第二互連部155共同形成下電容器電極159。其個別步驟係繪示在如圖4所示之製備方法10中的步驟S25。
在一些實施例中，圍繞部151、第一互連部153以及第二互連部155包含一導電材料，例如鋁、銅、鎢、鈦、鉭、其組合或示其 可應用的導電材料。在一些實施例中，圍繞部151、第一互連部153以及第二互連部155的製作技術包含執行一沉積製程以及接續的一平坦化製程。沉積製程可包括一CVD製程、一PVD製程、一ALD製程、一MOCVD製程、一噴濺製程、一鍍覆製程或其他可應用的製程。平坦化製程可包括一CMP製程。在一些實施例中，圍繞部151係沿著介電層111的各側壁111S以及沿著圖案化遮罩141的各側壁141S所形成。在平坦化製程之後，圍繞部151的上表面大致與圖案化遮罩141的上表面為同位面(或共面)。
在一些實施例中，基層109、圍繞部151、第一互連部153以及第二互連部155係實體且電性連接。在一些實施例中，基層109與圍繞部151共同形成冠狀結構157。在一些實施例中，第一互連部153與第二互連部155均與圍繞部151的相對側壁151S(意即各內側壁)直接接觸。在一些實施例中，基層109、第一互連部153以及第二互連部155藉由介電層111而相互分隔開。
在一些實施例中，從頂視圖來看，第一互連部153大致重疊第二互連部155，以及第一互連部153與第二互連部155具有一重疊的網格圖案。如上所述，形成在介電層111中之該等間隙結構的數量可少於兩個或是多於兩個。因此，有形成在下電容器電極159中的一單一個互連部，或是形成在下電容器電極159中之多於兩個的互連部，其係取決於半導體元件結構100的設計需求。在下電容器電極159形成之後，係獲得半導體元件結構100。
本揭露係提供一半導體元件結構100及其製備方法的一些實施例。在一些實施例中，半導體元件結構100具有一介電層111以及一圖案化遮罩141，介電層111設置在一電容器接觸點107上，圖案化遮罩141設置在介電層111上。再者，半導體元件結構100具有一下電容器電極159，設置在電容器接觸點107上並電性連接到電容器接觸點107。下電容器電極159具有基層109、圍繞部151、第一互連部153以及第二互連部155，基層109設置在電容器接觸點107與介電層111之間，圍繞部151設置在基層109上且沿著介電層111與圖案化遮罩141的各側壁111S、141S設置，第一互連部153設置在介電層111中，第二互連部155設置在介電層111中位在基層109與第一互連部153之間。基層109、第一互連部153與第二互連部155大致相互平行。藉由形成下電容器電極159，係可增加下電容器電極159與介電層111的表面積，也因此無須增加該電容器的橫向尺寸(lateral dimension)即可增加該電容器的電容值(capacitance)。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括一電容器接觸點，設置在一半導體基底上；以及一介電層，設置在該電容器接觸點上。該半導體元件結構亦包括一圖案化遮罩，設置在該介電層上；以及一下電容器電極，設置在該電容器接觸點上並電性連接到該電容器接觸點。該下電容器電極包括一基層，設置在該電容器接觸點與該介電層之間；以及一圍繞部，設置在該基層上並沿著該介電層與該圖案化遮罩的各側壁設置。該下電容器電極亦包括一第一互連部，設置在該介電層中且大致平行於該基層。
本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括一第一介電層，設置在一半導體基底上；以及一電容器接觸點，穿經該第一介電層。該半導體元件結構亦包括一第二介電層，設置在該第一介電層上；以及一下電容器電極，設置在該第一介電層上且電性連接到該電容器接觸點。該下電容器電極包括一基層，分隔開該第一介電層與該第二介電層；以及一第一互連部以及一第二互連部，設置在該基層上並嵌設在該第二介電層中。該第一互連部、該第二互連部以及該基層係大致相互平行。該下電容器電極亦包括一圍繞部，設置在該基層上並圍繞該第一互連部、該第二互連部以及該第二介電層。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括形成一電容器接觸點在一半導體基底上；以及形成一基層在該電容器接觸點上。該製備方法亦包括形成一介電層在該基層上；以及執行一第一摻雜製程以形成一第一摻雜區在該介電層中。該製備方法還包括蝕刻該介電層以使該介電層的一側壁對準該第一摻雜區的一側壁；以及在該介電層蝕刻之後，移除該第一摻雜區以形成一第一間隙結構在該介電層中。此外，該製備方法包括藉由一沉積製程，沿著該介電層的各側壁形成一圍繞部以及形成一第一互連部在該第一間隙結構中，其中，該基層、該圍繞部以及該第一互連部共同形成一下電容器電極。
本揭露的該等實施例具有一些有利的特徵。藉由形成如所討論的下電容器電極，係可增加該下電容器電極與在其上層之介電層的表面積。結果，可增加該電容氣的電容值，其係顯著地改善整體元件的效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:製備方法 100:半導體元件結構 101:半導體基底 103:源極/汲極區 105:介電層 107:電容器接觸點 109:基層 111:介電層 111S:側壁 113:圖案化遮罩 120:開孔結構 125:第一摻雜製程 127:第一摻雜區 127S:側壁 135:第二摻雜製程 137:第二摻雜區 137S:側壁 141:圖案化遮罩 141S:側壁 143:第一間隙結構 145:第二間隙結構 151:圍繞部 151S:側壁 153:第一互連部 155:第二互連部 157:冠狀結構 159:下電容器電極 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1例示本揭露一些實施例之一半導體元件結構的頂視示意圖。 圖2例示本揭露一些實施例之該半導體元件結構沿圖1的剖線A-A或B-B的剖視示意圖。 圖3例示本揭露一些實施例之該半導體元件結構沿圖1的剖線C-C或D-D的剖視示意圖。 圖4例示本揭露一些實施例之一半導體元件結構之製備方法的流程示意圖。 圖5例示本揭露一些實施例之一中間階段的剖視示意圖，其中，該中間階段係在該半導體元件結構形成期間，形成一電容器接觸點。 圖6例示本揭露一些實施例之一中間階段的剖視示意圖，其中，該中間階段係在該半導體元件結構形成期間，形成一基層以及一介電層在該電容器接觸點上。 圖7例示本揭露一些實施例之一中間階段的頂視示意圖，其中，該中間階段係在該半導體元件結構形成期間，形成一圖案化遮罩在該介電層上。 圖8例示本揭露一些實施例之該半導體元件結構形成期間之一中間階段沿圖7之剖線A-A或B-B的剖視示意圖。 圖9例示本揭露一些實施例之該半導體元件結構形成期間之一中間階段沿圖7之剖線C-C或D-D的剖視示意圖。 圖10例示本揭露一些實施例之一中間階段沿圖7之剖線A-A或B-B的剖視示意圖，其中，該中間階段係在該半導體元件結構形成期間，執行一第一摻雜製程。 圖11例示本揭露一些實施例之一中間階段沿圖7之剖線C-C或D-D的剖視示意圖，其中，該中間階段係在該半導體元件結構形成期間，執行該第一摻雜製程。 圖12例示本揭露一些實施例之一中間階段沿圖7之剖線A-A或B-B的剖視示意圖，其中，該中間階段係在該半導體元件結構形成期間，執行一第二摻雜製程。 圖13例示本揭露一些實施例之一中間階段沿圖7之剖線C-C或D-D的剖視示意圖，其中，該中間階段係在該半導體元件結構形成期間，執行該第二摻雜製程。 圖14例示本揭露一些實施例之一中間階段的頂視示意圖，其中，該中間階段係在該半導體元件結構形成期間，形成另一圖案化遮罩在該介電層上。 圖15例示本揭露一些實施例之該半導體元件結構形成期間之一中間階段沿圖14之剖線A-A或B-B的剖視示意圖。 圖16例示本揭露一些實施例之該半導體元件結構形成期間之一中間階段沿圖14之剖線C-C或D-D的剖視示意圖。 圖17例示本揭露一些實施例之一中間階段的剖視示意圖，其中，該中間階段係在該半導體元件結構形成期間，蝕刻該介電層。 圖18例示本揭露一些實施例之該半導體元件結構形成期間之一中間階段沿圖17之剖線A-A或B-B的剖視示意圖。 圖19例示本揭露一些實施例之該半導體元件結構形成期間之一中間階段沿圖17之剖線C-C或D-D的剖視示意圖。 圖20例示本揭露一些實施例之一中間階段沿圖17之剖線A-A或B-B的剖視示意圖，其中，該中間階段係在該半導體元件結構形成期間，形成一第一間隙結構以及一第二間隙結構在該介電層中。 圖21例示本揭露一些實施例之一中間階段沿圖17之剖線C-C或D-D的剖視示意圖，其中，該中間階段係在該半導體元件結構形成期間，形成該第一間隙結構以及該第二間隙結構。
100:半導體元件結構
101:半導體基底
103:源極/汲極區
105:介電層
107:電容器接觸點
109:基層
111S:側壁
141:圖案化遮罩
141S:側壁
151:圍繞部
151S:側壁
153:第一互連部
155:第二互連部
157:冠狀結構
159:下電容器電極

Claims (20)

  1. 一種半導體元件結構，包括： 一電容器接觸點，設置在一半導體基底上； 一介電層，設置在該電容器接觸點上； 一圖案化遮罩，設置在該介電層上；以及 一下電容器電極，設置在該電容器接觸點上並電性連接到該電容器接觸點，其中，該下電容器電極包括： 一基層，設置在該電容器接觸點與該介電層之間； 一圍繞部，設置在該基層上並沿著該介電層與該圖案化遮罩的各側壁設置；以及 一第一互連部，設置在該介電層中且大致平行於該基層。
  2. 如請求項1所述之半導體元件結構，其中該圍繞部與該基層共同形成該下電容器電極的一冠狀結構。
  3. 如請求項1所述之半導體元件結構，其中該第一互連部與該圍繞部的各相對側壁係直接接觸。
  4. 如請求項1所述之半導體元件結構，其中該第一互連部從頂視圖來看係具有一網格圖案。
  5. 如請求項1所述之半導體元件結構，其中該下電容器電極還包括一第二互連部，設置在該介電層中且大致平行於該第一互連部，其中，該第二互連部與該第一互連部分隔開。
  6. 如請求項5所述之半導體元件結構，其中該第二互連部與該圍繞部的各相對側壁係直接接觸。
  7. 如請求項5所述之半導體元件結構，其中該第一互連部大致重疊該第二互連部。
  8. 一種半導體元件結構，包括： 一第一介電層，設置在一半導體基底上； 一電容器接觸點，穿經該第一介電層； 一第二介電層，設置在該第一介電層上；以及 一下電容器電極，設置在該第一介電層上且電性連接到該電容器接觸點，其中，該下電容器電極包括： 一基層，分隔開該第一介電層與該第二介電層； 一第一互連部以及一第二互連部，設置在該基層上並嵌設在該第二介電層中，其中，該第一互連部、該第二互連部以及該基層係大致相互平行；以及 一圍繞部，設置在該基層上並圍繞該第一互連部、該第二互連部以及該第二介電層。
  9. 如請求項8所述之半導體元件結構，其中該下電容器電極的該第一互連部、該第二互連部以及該基層係藉由該第二介電層而相互分隔開。
  10. 如請求項8所述之半導體元件結構，其中該第一互連部與該第二互連部直接接觸該圍繞部的一內側壁。
  11. 如請求項8所述之半導體元件結構，其中該圍繞部直接接觸該基層。
  12. 如請求項8所述之半導體元件結構，其中該第一互連部大致重疊該第二互連部，以及該第一互連部與該第二互連部從頂視圖來看係具有一網格圖案。
  13. 如請求項8所述之半導體元件結構，還包括一圖案化遮罩，設置在該第二介電層上，且被該下電容器電極的哀圍繞部所圍繞，其中，該圖案化遮罩的各側壁大致對準該第二介電層的各側壁。
  14. 一種半導體元件的製備方法，包括： 形成一電容器接觸點在一半導體基底上； 形成一基層在該電容器接觸點上； 形成一介電層在該基層上； 執行一第一摻雜製程以形成一第一摻雜區在該介電層中； 蝕刻該介電層以使該介電層的一側壁對準該第一摻雜區的一側壁； 在該介電層蝕刻之後，移除該第一摻雜區以形成一第一間隙結構在該介電層中；以及 藉由一沉積製程，沿著該介電層的各側壁形成一圍繞部以及形成一第一互連部在該第一間隙結構中，其中，該基層、該圍繞部以及該第一互連部共同形成一下電容器電極。
  15. 如請求項14所述之半導體元件的製備方法，其中該第一摻雜區從頂視圖來看係具有一網格圖案。
  16. 如請求項14所述之半導體元件的製備方法，還包括： 在蝕刻該介電層之前，形成一圖案化遮罩在該介電層上，其中，該第一摻雜區係被該圖案化遮罩所覆蓋；以及 其中，在該沉積製程之後，使用該圖案化遮罩當作一蝕刻遮罩以蝕刻該介電層，以及圖案化遮罩係被該下電容器電極得該圍繞部所圍繞。
  17. 如請求項14所述之半導體元件的製備方法，還包括在蝕刻該介電層之前，執行一第二摻雜製程以形成一第二摻雜區在該介電層中，其中，該第二摻雜區與該第一摻雜區係分隔開。
  18. 如請求項17所述之半導體元件的製備方法，其中該第二摻雜區形成在該基層與該第一摻雜區之間。
  19. 如請求項17所述之半導體元件的製備方法，還包括在執行該第一摻雜製程之前，形成一圖案化遮罩在該介電層上，其中，使用該圖案化遮罩當作一摻雜遮罩以執行該第一摻雜製程與該第二摻雜製程。
  20. 如請求項17所述之半導體元件的製備方法，還包括： 移除該第二摻雜區以形成一第二間隙結構在該介電層中；以及 藉由該沉積製程而形成該下電容器電極的一第二互連部在該第二間隙結構中。
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