DE102018106191A1 - FinFET-Vorrichtung und Verfahren zum Ausbilden von dieser - Google Patents

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    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

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Abstract

Es werden eine FinFET-Vorrichtung und ein Verfahren zum Ausbilden von dieser bereitgestellt. Ein Verfahren umfasst ein Ausbilden einer Finne, die sich über einem Isolationsgebiet erstreckt. Ein Opfergate wird über der Finne ausgebildet. Ein erstes dielektrisches Material wird auf Seitenwänden des Opfergates selektiv abgeschieden, um Spacer auf den Seitenwänden des Opfergates auszubilden. Die Finne wird unter Verwendung des Opfergates und der Spacer als einer kombinierten Maske strukturiert, um eine Aussparung in der Finne auszubilden. Ein epitaktisches Source-/Draingebiet wird in der Aussparung ausgebildet.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Serien-Nr. 62/565,794 mit dem Titel „FinFET Device and Method of Forming Same“, die am 29. September 2017 eingereicht wurde und die hier durch Rückbezug in ihrer Gänze aufgenommen ist.
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielfalt von elektronischen Anwendungen, wie zum Beispiel Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden in der Regel gefertigt, indem sequenziell isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden, und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und - elemente darauf auszubilden.
  • Die Halbleiterindustrie verbessert beständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.), indem die minimale Merkmalgröße fortlaufend reduziert wird, was ermöglicht, dass mehr Komponenten in eine bestimmte Fläche integriert werden. Mit der Reduzierung der kleinsten Merkmalgrößen treten jedoch zusätzliche Probleme zutage, die angegangen werden müssen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 ist eine perspektivische Ansicht einer Fin-Feldeffekttransistorvorrichtung („FinFET“-Vorrichtung) gemäß einigen Ausführungsformen.
    • 2A bis 5A sind Querschnittsansichten von Zwischenstufen beim Herstellen einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 6A bis 6B sind Querschnittsansichten von Zwischenstufen beim Herstellen einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 7A, 7B und 7C sind Querschnittsansichten von Zwischenstufen beim Herstellen einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 8A, 8B und 8C sind Querschnittsansichten von Zwischenstufen beim Herstellen einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 9A, 9B und 9C sind Querschnittsansichten von Zwischenstufen beim Herstellen einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 10A, 10B und 10C sind Querschnittsansichten von Zwischenstufen beim Herstellen einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 11A, 11B und 11C sind Querschnittsansichten von Zwischenstufen beim Herstellen einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 12A, 12B und 12C sind Querschnittsansichten von Zwischenstufen beim Herstellen einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 13A, 13B und 13C sind Querschnittsansichten von Zwischenstufen beim Herstellen einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 14A, 14B und 14C sind Querschnittsansichten von Zwischenstufen beim Herstellen einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 15A, 15B und 15C sind Querschnittsansichten von Zwischenstufen beim Herstellen einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 16A, 16B und 16C sind Querschnittsansichten von Zwischenstufen beim Herstellen einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 17A, 17B und 17C sind Querschnittsansichten einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 18A, 18B und 18C sind Querschnittsansichten einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 19A, 19B und 19C sind Querschnittsansichten einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 20A, 20B und 20C sind Querschnittsansichten einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 21A, 21B und 21C sind Querschnittsansichten einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 22A, 22B und 22C sind Querschnittsansichten einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 23 ist ein Ablaufdiagramm, das ein Verfahren zum Ausbilden einer FinFET-Vorrichtung gemäß einigen Ausführungsformen zeigt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Ausführungsformen werden im Hinblick auf einen spezifischen Kontext, nämlich eine FinFET-Vorrichtung und ein Verfahren zum Ausbilden von dieser, beschrieben. Verschiedene hier dargestellte Ausführungsformen werden im Kontext einer FinFET-Vorrichtung besprochen, die unter Verwendung eines Gate-Zuletzt-Prozesses ausgebildet wird. In anderen Ausführungsformen kann ein Gate-Zuerst-Prozess verwendet werden. Außerdem ziehen einige Ausführungsformen Aspekte in Betracht, die in planaren Vorrichtungen, wie z.B. planaren FET-Vorrichtungen, verwendet werden. Verschiedene hier besprochene Ausführungsformen ermöglichen ein selektives Ausbilden von Gatespacern auf Seitenwänden von Gates, Ausbilden gut definierter Keimbildungsbereiche für epitaktische Source-/Draingebiete, Ausbilden gleichmäßiger epitaktischer Source-/Draingebiete, Vergrößern eines Prozessfensters, eine präzise Prozesssteuerung und eine leichte Prozessintegration.
  • 1 zeigt ein Beispiel eines Fin-Feldeffekttransistors (FinFET) 10 in einer dreidimensionalen Ansicht. Der FinFET 10 umfasst eine Finne 16 auf einem Substrat 12. Das Substrat 12 umfasst Isolationsgebiete 14 und die Finne 16 steht über diesen und aus dem Raum zwischen benachbarten Isolationsgebieten 14 hervor. Ein Gatedielektrikum 18 befindet sich entlang von Seitenwänden und über einer oberen Fläche der Finne 16, und eine Gateelektrode 20 befindet sich über dem Gatedielektrikum 18. Source-/Draingebiete 22 und 24 sind auf gegenüberliegenden Seiten der Finne 16 in Bezug auf das Gatedielektrikum 18 und die Gateelektrode 20 angeordnet. Der in 1 dargestellte FinFET 10 ist lediglich zu Veranschaulichungszwecken bereitgestellt und soll den Umfang der vorliegenden Offenbarung nicht beschränken. Daher sind viele Abwandlungen, wie z.B. epitaktische Source-/Draingebiete, mehrere Finnen, Mehrschichtenfinnen usw. möglich.
  • 2A bis 22A-22C sind Querschnittsansichten von Zwischenstufen beim Herstellen einer FinFET-Vorrichtung gemäß einigen Ausführungsformen. In 2A bis 22A-22C sind Figuren, die mit einer „A“-Kennzeichnungen enden, entlang des in 1 dargestellten Referenzquerschnitts A-A gezeigt, mit der Ausnahme von mehreren FinFETs und mehreren Finnen pro FinFET; Figuren, die mit einer „B“-Kennzeichnung enden, sind entlang des in 1 dargestellten Referenzquerschnitts B-B gezeigt; und Figuren, die mit einer „C“-Kennzeichnung enden, sind entlang des in 1 dargestellten Referenzquerschnitts C-C gezeigt.
  • 2A zeigt ein Substrat 50. Das Substrat 50 kann ein Halbleitersubstrat, wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen sein, das dotiert (z.B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie z.B. ein Silizium-Wafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet ist. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxid-Schicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst, Kombinationen davon oder dergleichen umfassen.
  • Das Substrat 50 kann ferner integrierte Schaltungsvorrichtungen (nicht dargestellt) umfassen. Wie ein Durchschnittsfachmann erkennen wird, kann eine breite Vielfalt von integrierten Schaltungsvorrichtungen, wie z.B. Transistoren, Dioden, Kondensatoren, Widerständen, dergleichen oder Kombinationen davon, in und/oder auf dem Substrat 50 ausgebildet werden, um die strukturellen und funktionellen Anforderungen des Designs für die resultierende FinFET-Vorrichtung zu erzeugen. Die integrierten Schaltungsvorrichtungen können unter Verwendung beliebiger geeigneter Verfahren ausgebildet werden.
  • In einigen Ausführungsformen können geeignete Wannen (nicht dargestellt) im Substrat 50 ausgebildet werden. In einigen Ausführungsformen, in denen die resultierende FinFET-Vorrichtung eine n-Kanal-Vorrichtung ist, sind die Wannen p-Wannen. In einigen Ausführungsformen, in denen die resultierende FinFET-Vorrichtung eine p-Kanal-Vorrichtung ist, sind die Wannen n-Wannen. In anderen Ausführungsformen werden sowohl p-Wannen als auch n-Wannen im Substrat 50 ausgebildet. In einigen Ausführungsformen werden p-Typ-Verunreinigungen in das Substrat 50 implantiert, um die p-Wannen auszubilden. Die p-Typ-Verunreinigungen können Bor, BF2 oder dergleichen sein und können bis zu einer Konzentration von kleiner gleich 1018 cm-3, wie z.B. in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1018 cm-3, implantiert werden. In einigen Ausführungsformen werden n-Typ-Verunreinigungen in das Substrat 50 implantiert, um die n-Wannen auszubilden. Die n-Typ-Verunreinigungen können Phosphor, Arsen oder dergleichen sein und können bis zu einer Konzentration von kleiner gleich 1018 cm-3, wie z.B. in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1018 cm-3 implantiert werden. Nach dem Implantieren der geeigneten Verunreinigungen kann eine Ausheilung an dem Substrat durchgeführt werden, um die implantierten p-Typ- und n-Typ-Verunreinigungen zu aktivieren.
  • 2A zeigt ferner das Ausbilden einer Maske 53 über dem Substrat 50. In einigen Ausführungsformen kann die Maske 53 in einem anschließenden Ätzschritt verwendet werden, um das Substrat 50 zu strukturieren (siehe 3A). In einigen Ausführungsformen kann die Maske 53 eine oder mehrere Maskenschichten umfassen. Wie in 2A dargestellt, kann in einigen Ausführungsformen die Maske 53 eine erste Maskenschicht 53A und eine zweite Maskenschicht 53B über der ersten Maskenschicht 53A umfassen. Die erste Maskenschicht 53A kann eine Hartmaskenschicht sein, kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumkohlenstoffnitrid, eine Kombination davon oder dergleichen umfassen, und kann unter Verwendung eines geeigneten Prozesses, wie z.B. einer thermischen Oxidation, thermischen Nitrierung, einer Atomlagenabscheidung (ALD), einer physikalischen (PVD), einer chemischen Gasphasenabscheidung (CVD), einer Kombination davon oder dergleichen ausgebildet werden. Die erste Maskenschicht 53Akann verwendet werden, um ein Ätzen des unter der ersten Maskenschicht 53A liegenden Substrats 50 in dem anschließenden Ätzschritt zu verhindern oder zu minimieren (siehe 3A). Die zweite Maskenschicht 53B kann ein Fotolack umfassen, und sie kann in einigen Ausführungsformen verwendet werden, um die erste Maskenschicht 53A für eine Verwendung in dem anschließenden Ätzschritt zu strukturieren. Die zweite Maskenschicht 53B kann unter Verwendung einer Rotationsbeschichtungstechnik ausgebildet werden und kann unter Verwendung geeigneter fotolithografischer Techniken strukturiert werden. In einigen Ausführungsformen kann die Maske 53 drei oder mehr Maskenschichten umfassen.
  • 3A zeigt das Ausbilden von Halbleiterstegen 52 über dem Substrat 50. Zuerst können die Maskenschichten 53A und 53B strukturiert werden, wobei Öffnungen in den Maskenschichten 53A und 53B Bereiche des Substrats 50 freilegen, wo Gräben 55 ausgebildet werden. Als Nächstes kann ein Ätzprozess durchgeführt, wobei der Ätzprozess die Gräben 55 im Substrat 50 durch die Öffnungen in der Maske 53 ausbildet. Die verbleibenden Abschnitte des Substrats 50, die unter einer strukturierten Maske 53 liegen, bilden mehrere Halbleiterstege 52. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie z.B. ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (Neutral Beam Etch, NBE), eine Kombination davon, oder dergleichen. Der Ätzprozess kann anisotrop sein. In einigen Ausführungsformen können nach dem Ausbilden der Halbleiterstege 52 jegliche verbleibenden Abschnitte der Maske 53 mithilfe eines beliebigen geeigneten Prozesses entfernt werden. In anderen Ausführungsformen können Abschnitte der Maske 53, wie z.B. die erste Maskenschicht 53A, über den Halbleiterstegen 52 verbleiben. In einigen Ausführungsformen können die Halbleiterstege 52 eine Höhe H1 zwischen ungefähr 70 nm und ungefähr 95 nm und eine Breite W1 zwischen ungefähr 10 nm und ungefähr 25 nm aufweisen.
  • 4A zeigt das Ausbilden eines Isolationsmaterials in den Gräben 55 (siehe 3A) zwischen benachbarten Halbleiterstegen 52, um Isolationsgebiete 54 auszubilden. Das Isolationsmaterial kann ein Oxid, wie z.B. Siliziumoxid, ein Nitrid, wie z.B. Siliziumnitrid, dergleichen oder eine Kombination davon sein, und kann mithilfe einer chemischen Gasphasenabscheidung unter Verwendung von hochdichtem Plasma (HDP-CVD), einer FCVD (Flowable CVD) (z.B. einer CVD-basierten Materialabscheidung in einem Fernplasmasystem und einem anschließenden Härten, um es in ein anderes Material, wie z.B. ein Oxid, umzuwandeln), einer Kombination davon oder dergleichen ausgebildet werden. Andere Isolationsmaterialien, die mithilfe beliebiger geeigneter Prozesse ausgebildet werden, können ebenfalls verwendet werden.
  • Außerdem können in einigen Ausführungsformen die Isolationsgebiete 54 einen konformen Liner (nicht dargestellt) umfassen, der auf Seitenwänden und unteren Flächen der Gräben 55 (siehe 3A) vor dem Füllen der Gräben 55 mit einem Isolationsmaterial der Isolationsgebiete 54 ausgebildet werden. In einigen Ausführungsformen kann der Liner ein Nitrid eines Halbeleiters (z.B. Siliziumnitrid), ein Oxid eines Halbleiters (z.B. Siliziumoxid), ein thermisches Oxid eines Halbleiters (z.B. thermisches Siliziumoxid), ein Oxinitrid eines Halbleiters (z.B. Siliziumoxinitrid), ein Polymer, Kombinationen davon oder dergleichen umfassen. Das Ausbilden des Liners kann ein beliebiges geeignetes Verfahren, wie z.B. ALD, CVD, HDP-CVD, PVD eine Kombination davon oder dergleichen umfassen. In solchen Ausführungsformen kann der Liner die Diffusion des Halbleitermaterials aus den Halbleiterstegen 52 (z.B. Si und/oder Ge) in die umgebenden Isolationsgebiete 54 während der anschließenden Ausheilung der Isolationsgebiete 54 verhindern (oder zumindest reduzieren). In einigen Ausführungsformen kann, nachdem das Isolationsmaterial der Isolationsgebiete 54 abgeschieden wurde, ein Ausheilungsprozess an dem Isolationsmaterial der Isolationsgebiete 54 durchgeführt werden.
  • Unter Bezugnahme auf 4A kann ein Planarisierungsprozess, wie z.B. ein chemischmechanisches Polieren (CMP), jegliches überschüssiges Isolationsmaterial der Isolationsgebiete 54 entfernen, so dass obere Flächen der Isolationsgebiete 54 und obere Flächen der Halbleiterstege 52 komplanar sind. In einigen Ausführungsformen, in denen Abschnitte der Maske 53 über den Halbleiterstegen 52 nach dem Ausbilden der Halbleiterstege 52 verbleiben, kann der Planarisierungsprozess auch die verbleibenden Abschnitte der Maske 53 entfernen.
  • 5A zeigt das Aussparen der Isolationsgebiete 54, um STI-Gebiete 54 (flache Grabenisolation) auszubilden. Die Isolationsgebiete 54 werden ausgespart, so dass Finnen 56 aus dem Raum zwischen benachbarten Isolationsgebieten 54 hervorstehen. Außerdem können die oberen Flächen der Isolationsgebiete 54 eine flache Fläche, wie dargestellt, eine konvexe Fläche, eine konkave Fläche (wie z.B. eine Wölbung) oder eine Kombination davon aufweisen. Die oberen Flächen der Isolationsgebiete 54 können flach, konvex und/oder konkav mithilfe eines geeigneten Ätzens ausgebildet werden. Die Isolationsgebiete 54 können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines, der gegenüber dem Material der Isolationsgebiete 54 selektiv ist, ausgespart werden. Zum Beispiel kann eine chemische Oxidentfernung unter Verwendung eines CERTAS®-Ätzens, eines Applied Materials SICONI-Werkzeugs oder einer verdünnten Flusssäure (dHF) verwendet werden.
  • Ein Durchschnittsfachmann wird leicht verstehen, dass der in Bezug auf 2A bis 5A beschriebene Prozess lediglich ein Beispiel dafür ist, wie die Finnen 56 ausgebildet werden können. In anderen Ausführungsformen kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; Homoepitaxiestrukturen können in den Gräben epitaktisch aufgewachsen werden; und die dielektrische Schicht kann derart ausgespart werden, dass die Homoepitaxiestrukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden. In noch anderen Ausführungsformen können Heteroepitaxiestrukturen für die Finnen verwendet werden. Zum Beispiel können die Halbleiterstege 52 in 4A ausgespart werden und ein oder mehrere, von den Halbleiterstegen 52 verschiedene Materialien können stattdessen epitaktisch aufgewachsen werden. In noch weiteren Ausführungsformen kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; Heteroepitaxiestrukturen können in den Gräben unter Verwendung eines oder mehrerer, vom Substrat 50 verschiedenen Materialien epitaktisch aufgewachsen werden; und die dielektrische Schicht kann derart ausgespart werden, dass die Heteroepitaxiestrukturen von der dielektrischen Schicht hervorstehen, um Finnen 56 zu bilden.
  • In einigen Ausführungsformen, in denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch aufgewachsen werden, können die aufgewachsenen Materialien während des Wachstums in-situ dotiert werden. In anderen Ausführungsformen können homoepitaktische oder heteroepitaktische Strukturen zum Beispiel unter Verwendung einer Ionenimplantation dotiert werden, nachdem homoepitaktische oder heteroepitaktische Strukturen epitaktisch aufgewachsen wurden. In verschiedenen Ausführungsformen können die Finnen 56 Siliziumgermanium (SixGe1-x, wobei x zwischen ungefähr 0 und 1 liegen kann), Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI Verbindungshalbleiter oder dergleichen umfassen. Zum Beispiel umfassen die verfügbaren Materialien zum Ausbilden eines III-V-Verbindungshalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen, sind aber nicht darauf beschränkt.
  • Unter Bezugnahme auf 6A und 6B wird eine dielektrische Schicht 58 auf Seitenwänden und oberen Flächen der Finnen 56 ausgebildet. In einigen Ausführungsformen kann die dielektrische Schicht 58 auch über den Isolationsgebieten 54 ausgebildet werden. In anderen Ausführungsformen können obere Flächen der Isolationsgebiete 54 frei von der dielektrischen Schicht 58 sein. Die dielektrische Schicht 58 kann ein Oxid, wie z.B. Siliziumoxid oder dergleichen, umfassen und kann gemäß geeigneten Techniken (zum Beispiel unter Verwendung von ALD, CVD, PVD, einer Kombination davon oder dergleichen) abgeschieden oder (zum Beispiel unter Verwendung einer thermischen Oxidation oder dergleichen) thermisch aufgewachsen werden. In einigen Ausführungsformen kann die dielektrische Schicht 58 ein dielektrisches Material umfassen, das eine geeignete Durchschlagsspannungs- und Leckstromleistungsfähigkeit aufweist. Eine Gateelektrodenschicht 60 wird über der dielektrischen Schicht 58 ausgebildet und eine Maske 62 wird über der Gateelektrodenschicht 60 ausgebildet. In einigen Ausführungsformen kann die Gateelektrodenschicht 60 über der dielektrischen Schicht 58 abgeschieden und dann zum Beispiel unter Verwendung eines CMP-Prozesses planarisiert werden. Die Maske 62 kann über der Gateelektrodenschicht 60 abgeschieden werden. Die Gateelektrodenschicht 60 kann zum Beispiel aus Polysilizium gefertigt werden, obwohl andere Materialien, die eine hohe Ätzselektivität in Bezug auf das Material der Isolationsgebiete 54 aufweisen, ebenfalls verwendet werden können. Die Maske 62 kann eine oder mehrere Schichten zum Beispiel aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumkohlenstoffnitrid, einer Kombination davon oder dergleichen umfassen, und kann unter Verwendung eines geeigneten Prozesses, wie z.B. einer thermischen Oxidation, thermischen Nitrierung, einer ALD, einer PVD, einer CVD, einer Kombination davon oder dergleichen ausgebildet werden. In der dargestellten Ausführungsform umfasst die Maske 62 ein Oxidmaterial, wie z.B. Siliziumoxid. In einigen Ausführungsformen kann die Maske 62 eine Dicke von zwischen ungefähr 20 nm und ungefähr 70 nm aufweisen.
  • Unter Bezugnahme auf 7A, 7B und 7C kann die Maske 62 (siehe 6A und 6B) unter Verwendung geeigneter fotolithografischer und Ätztechniken strukturiert werden, um eine strukturierte Maske 72 auszubilden. Die Struktur der strukturierten Maske 72 wird mithilfe einer geeigneten Ätztechnik auf die Gateelektrodenschicht 60 übertragen, um Gates 70 auszubilden. Die Struktur der Gates 70 deckt jeweilige Kanalgebiete der Finnen 56 ab, während Source-/Draingebiete der Finnen 56 freigelegt werden. Die Gates 70 können auch eine Längsrichtung aufweisen, die zur Längsrichtung jeweiliger Finnen 56 innerhalb Prozessschwankungen im Wesentlichen senkrecht ist. Eine Größe der Gates 70 und ein Pitch zwischen den Gates 70 können von einem Gebiet eines Die abhängen, in dem die Gates 70 ausgebildet sind. In einigen Ausführungsformen können die Gates 70 eine größere Größe und einen größeren Pitch aufweisen, wenn sie zum Beispiel in einem Eingabe-/Ausgabebereich eines Die (z.B. wo eine Eingabe-Ausgabe-Schaltung angeordnet ist) angeordnet sind als wenn sie zum Beispiel in einem Logikbereich eines Die (z.B. wo eine Logikschaltung angeordnet ist) angeordnet sind. Wie nachstehend ausführlicher beschrieben, sind die Gates 70 Opfergates und werden anschließend durch Ersatzgates ersetzt. Dementsprechend können die Gates 70 auch als Opfergates 70 bezeichnet werden.
  • Unter Bezugnahme auf 7A, 7B und 7C können schwach dotierte Source-/Draingebiete (LDD-Gebiete) 75 im Substrat 50 ausgebildet werden. Ähnlich dem vorstehend unter Bezugnahme auf 2A besprochenen Implantationsprozess werden geeignete Verunreinigungen in die Finnen 56 implantiert, um die LDD-Gebiete 75 auszubilden. In einigen Ausführungsformen, in denen die resultierende FinFET-Vorrichtung eine p-Kanal-Vorrichtung ist, werden p-Typ-Verunreinigungen in die Finnen 56 implantiert, um p-Typ-LDD-Gebiete 75 auszubilden. In einigen Ausführungsformen, in denen die resultierende FinFET-Vorrichtung eine n-Kanal-Vorrichtung ist, werden n-Typ-Verunreinigungen in die Finnen 56 implantiert, um n-Typ-LDD-Gebiete 75 auszubilden. Während der Implantation der LDD-Gebiete 75 können die Gates 70 und die strukturierte Maske 72 als eine Maske wirken, um zu verhindern (oder es zumindest zu verringern), dass Dotierstoffe in Kanalgebiete der freigelegten Finnen 56 implantiert werden. Daher können die LDD-Gebiete 75 im Wesentlichen in Source-/Draingebieten der freigelegten Finnen 56 ausgebildet werden. Die n-Typ-Verunreinigungen können beliebige von den vorstehend besprochenen n-Typ-Verunreinigungen sein, und die p-Typ-Verunreinigungen können beliebige von den vorstehend besprochenen p-Typ-Verunreinigungen sein. Die LDD-Gebiete 75 können eine Konzentration von Verunreinigungen zwischen ungefähr 1015 cm-3 bis ungefähr 1016 cm-3 aufweisen. Nach dem Implantationsprozess kann ein Ausheilungsprozess durchgeführt werden, um die implantierten Verunreinigungen zu aktivieren.
  • 8A bis 11C zeigen das Ausbilden von Spacern 82 auf Seitenwänden der Gates 70 gemäß einigen Ausführungsformen. Zunächst wird unter Bezugnahme auf 8A, 8B und 8C eine dielektrische Schicht 80 auf freigelegten Flächen der Opfergates 70, der strukturierten Maske 72 und der dielektrischen Schicht 58 ausgebildet. In einigen Ausführungsformen kann die dielektrische Schicht 80 ein Oxid, wie z.B. Aluminiumoxid (Al2O3) oder dergleichen, umfassen und kann flächendeckend unter Verwendung einer CVD, einer ALD oder dergleichen abgeschieden werden. In einigen Ausführungsformen, in denen die dielektrische Schicht 80 Aluminiumoxid (Al2O3) umfasst, kann die dielektrische Schicht 80 unter Verwendung einer Vorstufe ausgebildet werden, die eine Mischung aus Trimethylaluminium (TMA) und H2O, eine Mischung aus Trimethylaluminium (TMA) und O3/O2 oder dergleichen umfasst, ausgebildet werden. In einigen Ausführungsformen kann die dielektrische Schicht 80 bei einem Druck zwischen ungefähr 0,5 Torr und ungefähr 10 Torr und bei einer Temperatur zwischen ungefähr 25 °C und ungefähr 350 °C ausgebildet werden. In einigen Ausführungsformen kann die dielektrische Schicht 80 eine Dicke von zwischen ungefähr 1 nm und ungefähr 6 nm aufweisen.
  • Unter Bezugnahme auf 9A, 8B und 9C wird ein Fluoradditionsprozess (ein Fluorierungsprozess) an der strukturierten Maske 72 und den freigelegten Abschnitten der dielektrischen Schicht 58 durchgeführt, um die fluorierte strukturierte Maske 73 und die fluorierten Gebiete 59 in der dielektrischen Schicht 58 auszubilden. In einigen Ausführungsformen, in denen die dielektrische Schicht 58 und die strukturierte Maske 72 aus einem Oxid, wie z.B. Siliziumoxid, ausgebildet werden, kann der Fluorierungsprozess einen Plasmaprozess, wie z.B. einen SICONI-Prozess, umfassen. In einigen Ausführungsformen ist der SICONI-Prozess ein Plasmaprozess, der unter Verwendung einer Mischung aus Prozessgasen, die NF3, NH3, einer Kombination davon oder dergleichen umfasst, durchgeführt wird. In einigen Ausführungsformen kann der SICONI-Prozess bei einer Temperatur zwischen ungefähr 90 °C und ungefähr 120 °C durchgeführt werden. In einigen Ausführungsformen schützt die dielektrische Schicht 80 die dielektrische Schicht 58 und die strukturierte Maske 72 vor einer Ätzung während des Fluorierungsprozesses. Dementsprechend kann in einigen Ausführungsformen die dielektrische Schicht 80 aus einem Material ausgebildet werden, das während des Fluorierungsprozesses nicht wesentlich geätzt wird, das ermöglicht, dass Fluoratome auf darunterliegende Schichten (wie z.B. die dielektrische Schicht 58 und die strukturierte Maske 72) übertragen werden, und ermöglicht, dass die dielektrische Schicht 58 und die strukturierte Maske 72 während des Fluorierungsprozesses geschützt werden. In einigen Ausführungsformen kann die fluorierte strukturierte Maske 73 einen Atomanteil an Fluor zwischen ungefähr 0,03 und ungefähr 0,05 aufweisen. In einigen Ausführungsformen können die fluorierten Gebiete 59 der dielektrischen Schicht 58 einen Atomanteil an Fluor zwischen ungefähr 0,03 und ungefähr 0,05 aufweisen.
  • Unter Bezugnahme auf 10A, 10B und 10C wird nach Abschluss des vorstehend beschriebenen Fluorierungsprozesses die dielektrische Schicht 80 entfernt. In einigen Ausführungsformen kann die dielektrische Schicht 80 unter Verwendung eines geeigneten Ätzprozesses selektiv entfernt werden. In einigen Ausführungsformen, in denen die dielektrische Schicht 80 Aluminiumoxid (Al2O3) umfasst, kann die dielektrische Schicht 80 unter Verwendung eines Trockenätzprozesses mit einem Prozessgas, das eine Mischung aus Cl2 und SiCl4, eine Mischung aus Cl2 und BCl3, eine Mischung aus Cl2 und HBr oder dergleichen umfasst, entfernt werden.
  • Unter Bezugnahme auf 11A, 11B und 11C werden Spacer 82 selektiv auf Seitenwänden der Gates 70 ausgebildet. In einigen Ausführungsformen können die Spacer 82 ein dielektrisches Material, wie z.B. Siliziumnitrid (SiN), Siliziumoxinitrid (SiON), Siliziumoxikarbid (SiOC), Siliziumkohlenstoffnitrid (SiCN), Siliziumkarboxinitrid (SiOCN) eine Kombination davon oder dergleichen, umfassen, und kann unter Verwendung einer CVD, einer ALD, einer Kombination davon oder dergleichen ausgebildet werden. In einigen Ausführungsformen wird ein Wachstum eines Materials der Spacer 82 auf freigelegten Flächen der fluorierten strukturierten Maske 73 und den fluorierten Gebieten 59 der dielektrischen Schicht 58 behindert. Dementsprechend werden die Gatespacer 82 auf den Seitenwänden der Gates 70 selektiv ausgebildet. Durch selektives Ausbilden der Spacer 82 wird ein anisotroper Ätzprozess ausgelassen, was ermöglicht, dass mögliche Schäden von dem anisotropen Ätzprozess vermieden werden, und stellt gut definierte Keimbildungsbereiche für anschließend ausgebildete epitaktische Source-/Draingebiete bereit. In einigen Ausführungsformen können die Spacer 82 eine Breite W2 zwischen ungefähr 1 nm und ungefähr 6 nm aufweisen.
  • 12A bis 15C zeigen das Ausbilden von Spacern 82 auf Seitenwänden der Gates 70 gemäß alternativen Ausführungsformen. Zunächst wird unter Bezugnahme auf 12A, 12A und 12C eine dielektrische Schicht 80 auf freigelegten Flächen der strukturierten Maske 72 und der dielektrischen Schicht 58 selektiv ausgebildet. In einigen Ausführungsformen kann die dielektrische Schicht 80 ein Oxid, wie z.B. Aluminiumoxid (Al2O3) oder dergleichen, umfassen und kann unter Verwendung einer CVD, einer ALD oder dergleichen ausgebildet werden. In einigen Ausführungsformen kann das selektive Ausbilden der dielektrischen Schicht 80 erzielt werden, indem eine geeignete Vorstufe für ein Material der dielektrischen Schicht 80 ausgewählt wird. In einigen Ausführungsformen, in denen die dielektrische Schicht 80 Aluminiumoxid (Al2O3) umfasst, kann die dielektrische Schicht 80 unter Verwendung einer Vorstufe selektiv ausgebildet werden, die Triisobutylaluminium (TiBA), Tris(dimethylamido)aluminium, Aluminumtris(2,2,6,6-tetramethyl-3,5-heptanedionat) oder dergleichen umfasst. In einigen Ausführungsformen kann die dielektrische Schicht 80 bei einem Druck zwischen ungefähr 0,5 Torr und ungefähr 10 Torr und bei einer Temperatur zwischen ungefähr 25 °C und ungefähr 350 °C ausgebildet werden. In einigen Ausführungsformen kann die dielektrische Schicht 80 eine Dicke von zwischen ungefähr 1 nm und ungefähr 6 nm aufweisen.
  • Unter Bezugnahme auf 13A, 13B und 13C wird ein Fluoradditionsprozess (ein Fluorierungsprozess) an der strukturierten Maske 72 und den freigelegten Abschnitten der dielektrischen Schicht 58 durchgeführt, um die fluorierte strukturierte Maske 73 und die fluorierten Gebiete 59 in der dielektrischen Schicht 58 auszubilden. In einigen Ausführungsformen, in denen die dielektrische Schicht 58 und die strukturierte Maske 72 aus einem Oxid, wie z.B. Siliziumoxid, ausgebildet werden, kann der Fluorierungsprozess einen Plasmaprozess, wie z.B. einen SICONI-Prozess, umfassen. In einigen Ausführungsformen ist der SICONI-Prozess ein Plasmaprozess, der unter Verwendung einer Mischung aus Prozessgasen, die NF3, NH3, eine Kombination davon oder dergleichen umfassen, durchgeführt. In einigen Ausführungsformen kann der SICONI-Prozess bei einer Temperatur zwischen ungefähr 90 °C und ungefähr 120 °C durchgeführt werden. In einigen Ausführungsformen schützt die dielektrische Schicht 80 die dielektrische Schicht 58 und die strukturierte Maske 72 vor einer Ätzung während des Fluorierungsprozesses. Dementsprechend kann in einigen Ausführungsformen die dielektrische Schicht 80 aus einem Material ausgebildet werden, das während des Fluorierungsprozesses nicht wesentlich geätzt wird, das ermöglicht, dass Fluoratome auf darunterliegende Schichten (wie z.B. die dielektrische Schicht 58 und die strukturierte Maske 72) übertragen werden, und ermöglicht, dass die dielektrische Schicht 58 und die strukturierte Maske 72 während des Fluorierungsprozesses geschützt werden. In einigen Ausführungsformen kann die fluorierte strukturierte Maske 73 einen Atomanteil an Fluor zwischen ungefähr 0,03 und ungefähr 0,05 aufweisen. In einigen Ausführungsformen können die fluorierten Gebiete 59 der dielektrischen Schicht 58 einen Atomanteil an Fluor zwischen ungefähr 0,03 und ungefähr 0,05 aufweisen.
  • Unter Bezugnahme auf 14A, 14B und 14C wird nach Abschluss des vorstehend beschriebenen Fluorierungsprozesses die dielektrische Schicht 80 entfernt. In einigen Ausführungsformen kann die dielektrische Schicht 80 unter Verwendung eines geeigneten Ätzprozesses selektiv entfernt werden. In einigen Ausführungsformen, in denen die dielektrische Schicht 80 Aluminiumoxid (Al2O3) umfasst, kann die dielektrische Schicht 80 unter Verwendung eines Trockenätzprozesses mit einem Prozessgas, das eine Mischung aus Cl2 und SiCl4, eine Mischung aus Cl2 und BCl3, eine Mischung aus Cl2 und HBr oder dergleichen umfasst, entfernt werden.
  • Unter Bezugnahme auf 15A, 15B und 15C werden Spacer 82 selektiv auf Seitenwänden der Gates 70 ausgebildet. In einigen Ausführungsformen können die Spacer 82 ein dielektrisches Material, wie z.B. Siliziumnitrid (SiN), Siliziumoxinitrid (SiON), Siliziumoxikarbid (SiOC), Siliziumkohlenstoffnitrid (SiCN), Siliziumkarboxinitrid (SiOCN) eine Kombination davon oder dergleichen, umfassen, und kann unter Verwendung einer CVD, einer ALD, einer Kombination davon oder dergleichen ausgebildet werden. In einigen Ausführungsformen wird ein Wachstum eines Materials der Spacer 82 auf freigelegten Flächen der fluorierten strukturierten Maske 73 und den fluorierten Gebieten 59 der dielektrischen Schicht 58 behindert. Dementsprechend werden die Gatespacer 82 auf den Seitenwänden der Gates 70 selektiv ausgebildet. Durch selektives Ausbilden der Spacer 82 wird ein anisotroper Ätzprozess weggelassen, was ermöglicht, dass mögliche Schäden von dem anisotropen Ätzprozess vermieden werden, und stellt gut definierte Keimbildungsbereiche für anisotrop ausgebildete epitaktische Source-/Draingebiete bereit. In einigen Ausführungsformen können die Spacer 82 eine Breite W2 zwischen ungefähr 1 nm und ungefähr 6 nm aufweisen.
  • Unter Bezugnahme auf 16A, 16B und 16C wird, nach dem selektiven Ausbilden der Spacer 82 auf den Seitenwänden der Gates 70, ein Strukturierungsprozess an den Finnen 56 durchgeführt, um Aussparungen 76 in den Source-/Draingebieten der Finnen 56 auszubilden. In einigen Ausführungsformen kann der Strukturierungsprozess einen geeigneten anisotropen Trockenätzprozess umfassen, während die fluorierte strukturierte Maske 73, die Gates 70, die Spacer 82 und/oder die Isolationsgebiete 54 als eine kombinierte Maske verwendet werden. Der geeignete anisotrope Trockenätzprozess kann ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (Neutral Beam Etch, NBE), eine Kombination davon, oder dergleichen umfassen. In einigen Ausführungsformen können die fluorierten Gebiete 59 der dielektrischen Schicht 58 über den Isolationsgebieten 54 während des Strukturierungsprozesses entfernt werden.
  • Unter Bezugnahme auf 17A, 17B und 17C werden epitaktische Source-/Draingebiete 84 in den Aussparungen 76 ausgebildet (siehe 16A, 16B und 16C). In einigen Ausführungsformen werden die epitaktischen Source-/Draingebiete 84 in den Aussparungen 76 unter Verwendung einer metallorganischen CVD (MPCVD), einer Molekularstrahlepitaxie (MBE), einer Flüssigphasenepitaxie (LPE), Gasphasenepitaxie (VPE), eines selektiven epitaktischen Wachstums (SEG), einer Kombination davon oder dergleichen epitaktisch aufgewachsen. In einigen Ausführungsformen, in denen die resultierende FinFET-Vorrichtung eine n-Kanal-Vorrichtung ist und die Finnen 56 aus Silizium ausgebildet werden, können die epitaktischen Source-/Draingebiete 84 Silizium, SiC, SiCP, SiP oder dergleichen umfassen. In einigen Ausführungsformen, in denen die resultierende FinFET-Vorrichtung eine p-Kanal-Vorrichtung ist und die Finnen 56 aus Silizium ausgebildet werden, können die epitaktischen Source-/Draingebiete 84 SiGe, SiGeB, Ge, GeSn oder dergleichen umfassen. Die epitaktischen Source-/Draingebiete 84 können Flächen aufweisen, die von jeweiligen Flächen der Finnen 56 angehoben sind, und können Rautenflächen aufweisen. In einigen Ausführungsformen können sich die epitaktischen Source-/Draingebiete 84 über die Finnen 56 hinaus und in die Halbleiterstege 52 erstrecken. In einigen Ausführungsformen können geeignete Dotierstoffe in das Material der epitaktischen Source-/Draingebiete 84 implantiert werden. In einigen Ausführungsformen ist der Implantationsprozess dem zum Ausbilden der LLD-Gebiete 75 verwendeten Prozess, wie vorstehend unter Bezugnahme auf 7A, 7B und 7C beschrieben, ähnlich und die Beschreibung wird hier der Kürze halber nicht wiederholt. In anderen Ausführungsformen kann das Material der epitaktischen Source-/Draingebiete 84 während des Wachstums in-situ dotiert werden.
  • Unter Bezugnahme auf 17A, 17B und 17C ist in der dargestellten Ausführungsform jedes der epitaktischen Source-/Draingebiete 84 physisch von anderen epitaktischen Source-/Draingebieten 84 getrennt. In anderen Ausführungsformen können benachbarte epitaktische Source-/Draingebiete 84 verknüpft sein. Eine solche Ausführungsform ist in 22A, 22B und 22C dargestellt, wobei benachbarte epitaktische Source-/Draingebiete 84 verknüpft sind, um ein gemeinsames epitaktisches Source-/Draingebiet 84 zu bilden.
  • Unter Bezugnahme auf 18A, 18B und 18C werden eine Ätzstoppschicht 87 und eine dielektrische Zwischenschicht (ILD) 88 über den Gates 70 und über den epitaktischen Source-/Draingebieten 84 abgeschieden. In einer Ausführungsform ist die ILD 88 ein fließfähiger Film, der mithilfe einer fließfähigen CVD ausgebildet wird. In einigen Ausführungsformen wird die ILD 88 aus einem dielektrischen Material, wie z.B. Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen, ausgebildet und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, einer PECVD, eines Spin-on-Glas-Prozesses, einer Kombination davon oder dergleichen abgeschieden werden. In einigen Ausführungsformen wird die Ätzstoppschicht 87 als eine Stoppschicht während des Strukturierens der ILD 88 verwendet, um Öffnungen für anschließend ausgebildete Kontakte auszubilden. Dementsprechend kann ein Material für jede Ätzstoppschicht 87 derart ausgewählt werden, dass das Material der Ätzstoppschicht 87 eine niedrigere Ätzrate aufweist als das Material der ILD 88. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die obere Fläche der ILD 88 mit den oberen Flächen der Gates 70 zu ebnen. In einigen Ausführungsformen entfernt der Planarisierungsprozess auch die fluorierte strukturierte Maske 73.
  • Unter Bezugnahme auf 19A, 19B und 19C werden die Gates 70 (siehe 18A, 18B und 18C) entfernt, um Aussparungen 90 in der ILD 88 auszubilden. In einigen Ausführungsformen können die Gates 70 unter Verwendung eines oder mehrerer geeigneter Ätzprozesse entfernt werden. Jede der Aussparungen 90 legt ein Kanalgebiet einer jeweiligen Finne 56 frei. In einigen Ausführungsformen kann die dielektrische Dummy-Schicht 58 als eine Ätzstoppschicht verwendet werden, wenn die Gates 70 geätzt werden. In einigen Ausführungsformen können, nach dem Entfernen der Gateelektrodenschichten 60 der Gates 70, freigelegte Abschnitte der dielektrischen Schicht 58 ebenfalls entfernt werden. In einigen Ausführungsformen können die freigelegten Abschnitte der dielektrischen Schicht 58 in den Aussparungen 90 verbleiben.
  • Unter Bezugnahme auf 20A, 20B und 20C werden eine Gatedielektrikumsschicht 92 und eine Gateelektrodenschicht 94 in den Aussparungen 90 ausgebildet (siehe 19A, 19B und 19C). In einigen Ausführungsformen wird die Gatedielektrikumsschicht 92 konform in den Aussparungen 90 abgeschieden. In einigen Ausführungsformen umfasst die Gatedielektrikumsschicht 92 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In anderen Ausführungsformen umfasst die Gatedielektrikumsschicht 92 ein High-k-Dielektrikumsmaterial und in diesen Ausführungsformen kann die Gatedielektrikumsschicht 92 einen k-Wert aufweisen, der größer als ungefähr 7,0 ist, und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, und Kombinationen davon umfassen. Die Verfahren zum Ausbilden der Gatedielektrikumsschicht 92 können eine Molekularstrahlabscheidung (MBD), eine ALD, eine PECVD, eine Kombination davon und dergleichen umfassen. In einigen Ausführungsformen kann die Gatedielektrikumsschicht 92 eine Dicke von zwischen ungefähr 0,5 nm und ungefähr 4 nm aufweisen.
  • Unter Bezugnahme auf 20A, 20B und 20C können in einigen Ausführungsformen, in denen die Abschnitte der dielektrischen Schicht 58 über den Kanalgebieten der Finnen 56 nicht entfernt werden, die Abschnitte der dielektrischen Schicht 58 über den Kanalgebieten der Finnen 56 als Grenzflächenschichten zwischen der Gatedielektrikumsschicht 92 und den Kanalgebieten der Finnen 56 wirken. In einigen Ausführungsformen, in denen die Abschnitte der dielektrischen Schicht 58 über den Kanalgebieten der Finnen 56 entfernt werden, können Grenzflächenschichten über den Kanalgebieten der Finnen 56 ausgebildet werden, bevor die Gatedielektrikumsschicht 92 ausgebildet wird, und die Gatedielektrikumsschicht 92 wird über den Grenzflächenschichten ausgebildet. Die Grenzflächenschichten helfen dabei, die anschließend ausgebildete High-k-Dielektrikumsschicht von dem darunterliegenden Halbleitermaterial zu puffern. In einigen Ausführungsformen umfassen die Grenzflächenschichten ein chemisches Siliziumoxid, das in chemischen Reaktionen ausgebildet werden kann. Zum Beispiel kann ein chemisches Oxid unter Verwendung von entionisiertem Wasser + Ozon (O3 ), NH4OH+H2O2+H2O (APM) oder anderer Verfahren ausgebildet werden. Andere Ausführungsformen können ein anderes Material oder andere Prozesse (z.B. eine thermische Oxidation oder einen Abscheidungsprozess) zum Ausbilden der Grenzflächenschichten verwenden. In einigen Ausführungsformen können die Grenzflächenschichten eine Dicke von zwischen ungefähr 0,5 nm und ungefähr 2 nm aufweisen.
  • Als Nächstes wird die Gateelektrodenschicht 94 über der Gatedielektrikumsschicht 92 abgeschieden und füllt die verbleibenden Abschnitte der Aussparungen 90 (siehe 19A, 19B und 19C). In einigen Ausführungsformen kann die Gateelektrodenschicht 94 eine oder mehrere Schichten aus geeigneten leitfähigen Materialien umfassen. Die Gateelektrodenschicht 94 kann ein Metall umfassen, das aus einer Gruppe aus W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt, Zr und Kombinationen davon ausgewählt wird. In einigen Ausführungsformen kann die Gateelektrodenschicht 94 ein Metall umfassen, das aus einer Gruppe von TiN, WN, TaN, Ru und Kombinationen davon ausgewählt wird. Metalllegierungen, wie z.B. Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni und Ni-Ta, können verwendet werden und/oder Metallnitride, wie z.B. WNx, TiNx, MoNx, TaNx und TaSixNy, können verwendet werden. Die Gateelektrodenschicht 94 kann unter Verwendung eines geeigneten Prozesses, wie z.B. einer ALD, einer CVD, einer PVD, eines Plattierens, Kombinationen davon oder dergleichen ausgebildet werden. In einigen Ausführungsformen kann die Gateelektrodenschicht 94 eine Dicke von zwischen ungefähr 0,5 nm und ungefähr 6 nm aufweisen. Nach dem Füllen der Aussparungen 90 mit der Gateelektrodenschicht 94 kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumsschicht 92 und der Gateelektrodenschicht 94 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche der ILD 88 befinden. Die resultierenden verbleibenden Abschnitte von Materialien der Gateelektrodenschicht 94 und der Gatedielektrikumsschicht 92 bilden daher Ersatzgates 96 der resultierenden FinFET-Vorrichtung. In anderen Ausführungsformen können die Gates 70 verbleiben anstatt durch die Ersatzgates 96 ersetzt zu werden.
  • Unter Bezugnahme auf 21A, 21B und 21C wird eine ILD 102 über der ILD 88 abgeschieden, Kontakte 104 werden durch die ILD 102 und die ILD 88 ausgebildet, und Kontakte 108 werden durch die ILD 102 ausgebildet. In einer Ausführungsform wird die ILD 102 unter Verwendung ähnlicher Materialien und Verfahren ausgebildet, wie bei der vorstehend unter Bezugnahme auf 18A, 18B und 18C beschriebenen ILD 88, und die Beschreibung wird hier der Kürze halber nicht wiederholt. In einigen Ausführungsformen werden die ILD 102 und die ILD 88 aus einem selben Material ausgebildet. In anderen Ausführungsformen werden die ILD 102 und die ILD 88 aus verschieden Materialien ausgebildet.
  • Unter weiterer Bezugnahme auf 21A, 21B und 21C werden Öffnungen für die Kontakte 104 durch die ILDs 88 und 102 und die Ätzstoppschicht 87 ausgebildet, und Öffnungen für die Kontakte 108 werden durch die ILD 102 und die Ätzstoppschicht 87 ausgebildet. Diese Öffnungen können alle gleichzeitig in einem selben Prozess oder in getrennten Prozessen ausgebildet werden. Die Öffnungen können unter Verwendung geeigneter fotolithografischer und Ätztechniken ausgebildet werden. In einigen Ausführungsformen werden ein Liner, wie z.B. eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material in den Öffnungen ausgebildet. Der Liner kann Titan, Titannitrid, Tantal, Tantalnitrid, eine Kombination davon oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel, eine Kombination davon oder dergleichen sein. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um überschüssige Materialien von einer oberen Fläche der ILD 102 zu entfernen. Der verbleibende Liner und das leitfähige Material bilden die Kontakte 104 und 108. Ein Ausheilungsprozess kann durchgeführt werden, um ein Silizide (nicht dargestellt) an Grenzflächen zwischen den epitaktischen Source-/Draingebieten 84 und den jeweiligen Kontakten 104 auszubilden. Die Kontakte 104 werden mit den epitaktischen Source-/Draingebieten 84 physisch und elektrisch gekoppelt, und die Kontakte 108 werden mit den Ersatzgates 96 physisch und elektrisch gekoppelt. Obwohl die Kontakte 104 in 21B in einem selben Querschnitt dargestellt sind wie die Kontakte 108, geschieht diese Darstellung lediglich zu Veranschaulichungszwecken und die Kontakte 104 können in einigen Ausführungsformen in einem anderen Querschnitt angeordnet sein als die Kontakte 108.
  • 22A, 22B und 22C zeigen Querschnittsansichten einer FinFET-Vorrichtung, die der in 21a, 21B und 21C dargestellten FinFET-Vorrichtung ähnlich ist, wobei gleiche Elemente mit gleichen Bezugszeichen gekennzeichnet sind. In einigen Ausführungsformen kann die FinFET-Vorrichtung von 22A, 22B und 22C unter Verwendung ähnlicher Materialien und Verfahren ausgebildet werden wie die FinFET-Vorrichtung von 21A, 21B und 21C, die vorstehend unter Bezugnahme auf 2A bis 21C beschrieben sind und die Beschreibung wird hier der Kürze halber nicht wiederholt. In der dargestellten Ausführungsform sind benachbarte epitaktische Source-/Draingebiete 84 verknüpft, um ein gemeinsames epitaktisches Source-/Draingebiet 84 zu bilden. In einigen Ausführungsformen können Hohlräume (nicht dargestellt) unter dem gemeinsamen epitaktischen Source-/Draingebiet 84 und zwischen dem gemeinsamen epitaktischen Source-/Draingebiet 84 und den Isolationsgebieten 54 ausgebildet werden. In einigen Ausführungsformen werden die Hohlräume mit dem Material der ILD 88 gefüllt. In der dargestellten Ausführungsform weist das gemeinsame epitaktische Source-/Draingebiet 84 eine plane obere Fläche auf. In anderen Ausführungsformen kann das gemeinsame epitaktische Source-/Draingebiet 84 eine nicht plane obere Fläche aufweisen.
  • 23 ist ein Ablaufdiagramm, das ein Verfahren 230 zum Ausbilden einer FinFET-Vorrichtung gemäß einigen Ausführungsformen zeigt. Das Verfahren 230 beginnt mit Schritt 231, bei dem ein Substrat (wie z.B. das in 2A dargestellte Substrat 50) strukturiert wird, um Finnen (wie z.B. die in 5A dargestellten Finnen 56) auszubilden, wie vorstehend unter Bezugnahme auf 2A bis 5A beschrieben. In Schritt 232 werden Opfergatestapel (wie z.B. die in 7A und 7B dargestellten Gates 70) über den Finnen ausgebildet, wie vorstehend unter Bezugnahme auf 6A, 6B und 7A bis 7C beschrieben. In Schritt 233 werden Spacer (wie z.B. die in 11B oder 15B dargestellten Spacer 82) auf den Seitenwänden der Opfergatestapel selektiv ausgebildet, wie vorstehend unter Bezugnahme auf 8A bis 11C oder 12a bis 15C beschrieben. In Schritt 234 werden die Finnen unter Verwendung der Opfergatestapel und der Spacer als einer kombinierten Maske strukturiert, um Aussparungen (wie z.B. die in 16B und 16C dargestellten Aussparungen 76) in den Finnen auszubilden, wie vorstehend unter Bezugnahme auf 16A bis 16C beschrieben. In Schritt 235 werden Source-/Draingebiete (wie z.B. die in 17B und 17C dargestellten epitaktischen Source-/Draingebiete 84) in den Aussparungen epitaktisch aufgewachsen, wie vorstehend unter Bezugnahme auf 17A bis 17C beschrieben. In Schritt 236 werden Ersatzgatestapel (wie z.B. die in 20A und 20B dargestellten Ersatzgates 96) über den Finnen ausgebildet, wie vorstehend unter Bezugnahme auf 18A bis 20C beschrieben.
  • Verschiedene hier besprochene Ausführungsformen ermöglichen ein selektives Ausbilden von Gatespacern auf Seitenwänden von Gates, Ausbilden gut definierter Keimbildungsbereiche für epitaktische Source-/Draingebiete, Ausbilden gleichmäßiger epitaktischer Source-/Draingebiete, Vergrößern eines Prozessfensters, eine präzise Prozesssteuerung und eine leichte Prozessintegration.
  • Gemäß einer Ausführungsform umfasst ein Verfahren: Ausbilden einer Finne, die sich über einem Isolationsgebiet erstreckt; Ausbilden eines Opfergates über der Finne; selektives Abscheiden eines ersten dielektrischen Materials auf Seitenwänden des Opfergates, um Spacer auf den Seitenwänden des Opfergates auszubilden, wobei das erste dielektrische Material nicht über einer oberen Fläche des Opfergates abgeschieden wird; Strukturieren der Finne unter Verwendung des Opfergates und der Spacer als einer kombinierten Maske, um eine Aussparung in der Finne auszubilden; und Ausbilden eines epitaktischen Source-/Draingebiets in der Aussparung. In einer Ausführungsform umfasst das Ausbilden des Opfergates über der Finne: Ausbilden einer Gateelektrodenschicht über der Finne; Ausbilden einer strukturierten Maske über der Gateelektrodenschicht; und Übertragen einer Struktur der strukturierten Maske auf die Gateelektrodenschicht. In einer Ausführungsform umfasst das Verfahren ferner, vor dem selektiven Abscheiden des ersten dielektrischen Materials auf den Seitenwänden des Opfergates, ein Durchführen eines Fluorierungsprozesses an der strukturierten Maske. In einer Ausführungsform umfasst das Verfahren ferner, vor dem Durchführen des Fluorierungsprozesses an der strukturierten Maske, ein Ausbilden eines zweiten dielektrischen Materials auf Seitenwänden und einer oberen Fläche der strukturierten Maske. In einer Ausführungsform umfasst das Verfahren ferner, nach dem Durchführen des Fluorierungsprozesses an der strukturierten Maske, ein Entfernen des zweiten dielektrischen Materials. In einer Ausführungsform umfasst das Ausbilden des zweiten dielektrischen Materials auf den Seitenwänden der oberen Fläche der strukturierten Maske ferner ein Ausbilden des zweiten dielektrischen Materials auf den Seitenwänden des Opfergates. In einer Ausführungsform umfasst das Ausbilden des zweiten dielektrischen Materials auf den Seitenwänden der oberen Fläche der strukturierten Maske ein selektives Abscheiden des zweiten dielektrischen Materials auf Seitenwänden und der oberen Fläche der strukturierten Maske.
  • Gemäß einer anderen Ausführungsform umfasst ein Verfahren: Aussparen eines Isolationsgebiets, um Seitenwände einer Halbleiterfinne freizulegen; Ausbilden einer Gateelektrodenschicht über der Halbleiterfinne; Ausbilden einer strukturierten Maske über der Gateelektrodenschicht; Entfernen von Abschnitten der Gateelektrodenschicht, die durch die strukturierte Maske freigelegt wurden, um ein Opfergate über der Halbleiterfinne auszubilden; Durchführen eines Fluorierungsprozesses an der strukturierten Maske, um eine fluorierte strukturierte Maske auszubilden; selektives Abscheiden eines ersten dielektrischen Materials auf Seitenwänden des Opfergates, um Spacer auf den Seitenwänden des Opfergates auszubilden; Ätzen der Halbleiterfinne unter Verwendung der fluorierten strukturierten Maske, des Opfergates und der Spacer als einer kombinierten Maske, um eine Aussparung in der Halbleiterfinne auszubilden; und Abscheiden eines Halbleitermaterials in der Aussparung. In einer Ausführungsform umfasst das Verfahren ferner, vor dem Durchführen des Fluorierungsprozesses an der strukturierten Maske, ein Ausbilden eines zweiten dielektrischen Materials auf Seitenwänden und einer oberen Fläche der strukturierten Maske. In einer Ausführungsform umfasst das zweite dielektrische Material Aluminiumoxid. In einer Ausführungsform umfasst das Verfahren ferner, vor dem Ausbilden der Gateelektrodenschicht über der Halbleiterfinne; ein Ausbilden eines dritten dielektrischen Materials über der Halbleiterfinne. In einer Ausführungsform umfasst das Verfahren ferner: nach dem Ausbilden des Opfergates über der Halbleiterfinne, Ausbilden des zweiten dielektrischen Materials über freigelegten Abschnitten des dritten dielektrischen Materials; und Durchführen des Fluorierungsprozesses an den freigelegten Abschnitten des dritten dielektrischen Materials. In einer Ausführungsform umfasst die strukturierte Maske ein Oxidmaterial. In einer Ausführungsform umfasst das Durchführen des Fluorierungsprozesses ein Durchführen eines Plasmaprozesses unter Verwendung einer Mischung aus Prozessgasen, die NF3 umfassen.
  • Gemäß einer noch anderen Ausführungsform umfasst ein Verfahren: Ätzen eines Isolationsgebiets, um Seitenwände einer Halbleiterfinne freizulegen; Ausbilden eines ersten Oxidmaterials auf der Seitenwand und einer oberen Fläche der Halbleiterfinne; Ausbilden eines leitfähigen Materials über dem ersten Oxidmaterial; Ausbilden eines zweiten Oxidmaterials über dem leitfähigen Material; Ätzen des zweiten Oxidmaterials, um ein strukturiertes zweites Oxidmaterial auszubilden; Ätzen des leitfähigen Materials unter Verwendung des strukturierten zweiten Oxidmaterials als einer Maske, um ein Opfergate über der Halbleiterfinne auszubilden; Ausbilden eines ersten dielektrischen Materials auf Seitenwänden und einer oberen Fläche des strukturierten zweiten Oxidmaterials, und über freigelegten Abschnitten des ersten Oxidmaterials; Durchführen eines Fluorierungsprozesses an dem strukturierten zweiten Oxidmaterial und den freigelegten Abschnitten des ersten Oxidmaterials, wobei der Fluorierungsprozess ein fluoriertes strukturiertes zweites Oxidmaterial ausbildet; Entfernen des ersten dielektrischen Materials; selektives Abscheiden eines zweiten dielektrischen Materials auf Seitenwänden des Opfergates; Ätzen der Halbleiterfinne unter Verwendung des fluorierten strukturierten zweiten Oxidmaterial, des Opfergates und des zweiten dielektrischen Materials als einer kombinierten Maske, um eine Aussparung in der Halbleiterfinne auszubilden; und epitaktisches Aufwachsen eines Halbleitermaterials in der Aussparung. In einer Ausführungsform umfasst das Verfahren ferner, vor dem Durchführen des Fluorierungsprozesses, ein Ausbilden des ersten dielektrischen Materials auf den Seitenwänden des Opfergates. In einer Ausführungsform umfasst das Verfahren ferner ein Ersetzen des Opfergates durch ein Ersatzgate. In einer Ausführungsform umfasst das Durchführen des Fluorierungsprozesses ein Durchführen eines Plasmaprozesses unter Verwendung einer Mischung aus Prozessgasen, die NF3 und NH3 umfassen. In einer Ausführungsform umfasst das Entfernen des ersten dielektrischen Materials ein Ätzen des ersten dielektrischen Materials. In einer Ausführungsform ätzt der Fluorierungsprozess das erste dielektrische Material nicht wesentlich.
  • Die Finnen können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer können dann zum Strukturieren der Finnen verwendet werden.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/565794 [0001]

Claims (20)

  1. Verfahren, umfassend: Ausbilden einer Finne, die sich über einem Isolationsgebiet erstreckt, Ausbilden eines Opfergates über der Finne, selektives Abscheiden eines ersten dielektrischen Materials auf Seitenwänden des Opfergates, um Spacer auf den Seitenwänden des Opfergates auszubilden, wobei das erste dielektrische Material nicht über einer oberen Fläche des Opfergates abgeschieden wird, Strukturieren der Finne unter Verwendung des Opfergates und der Spacer als einer kombinierten Maske, um eine Aussparung in der Finne auszubilden, und Ausbilden eines epitaktischen Source-/Draingebiets in der Aussparung.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden des Opfergates über der Finne umfasst: Ausbilden einer Gateelektrodenschicht über der Finne, Ausbilden einer strukturierten Maske über der Gateelektrodenschicht, und Übertragen einer Struktur der strukturierten Maske auf die Gateelektrodenschicht.
  3. Verfahren nach Anspruch 2, ferner umfassend: vor dem selektiven Abscheiden des ersten dielektrischen Materials auf den Seitenwänden des Opfergates, Durchführen eines Fluorierungsprozesses an der strukturierten Maske.
  4. Verfahren nach Anspruch 3, ferner umfassend: vor dem Durchführen des Fluorierungsprozesses an der strukturierten Maske, Ausbilden eines zweiten dielektrischen Materials auf Seitenwänden und einer oberen Fläche der strukturierten Maske.
  5. Verfahren nach Anspruch 4, ferner umfassend: nach dem Durchführen des Fluorierungsprozesses an der strukturierten Maske, Entfernen des zweiten dielektrischen Materials.
  6. Verfahren nach Anspruch 4 oder 5, wobei das Ausbilden des zweiten dielektrischen Materials auf den Seitenwänden der oberen Fläche der strukturierten Maske ferner ein Ausbilden des zweiten dielektrischen Materials auf den Seitenwänden des Opfergates umfasst.
  7. Verfahren nach einem der Ansprüche 4 bis 6, wobei das Ausbilden des zweiten dielektrischen Materials auf den Seitenwänden der oberen Fläche der strukturierten Maske ein selektives Abscheiden des zweiten dielektrischen Materials auf Seitenwänden und der oberen Fläche der strukturierten Maske umfasst.
  8. Verfahren, umfassend: Aussparen eines Isolationsgebiets, um Seitenwände einer Halbleiterfinne freizulegen, Ausbilden einer Gateelektrodenschicht über der Halbleiterfinne, Ausbilden einer strukturierten Maske über der Gateelektrodenschicht, Entfernen von Abschnitten der Gateelektrodenschicht, die durch die strukturiere Maske freigelegt sind, um ein Opfergate über der Halbleiterfinne auszubilden, Durchführen eines Fluorierungsprozesses an der strukturierten Maske, um eine fluorierte strukturierte Maske auszubilden, selektives Abscheiden eines ersten dielektrischen Materials auf Seitenwänden des Opfergates, um Spacer auf den Seitenwänden des Opfergates auszubilden, Ätzen der Halbleiterfinne unter Verwendung der fluorierten strukturierten Maske, des Opfergates und der Spacer als einer kombinierten Maske, um eine Aussparung in der Halbleiterfinne auszubilden, und Abscheiden eines Halbleitermaterials in der Aussparung.
  9. Verfahren nach Anspruch 8, ferner umfassend: vor dem Durchführen des Fluorierungsprozesses an der strukturierten Maske, Ausbilden eines zweiten dielektrischen Materials auf Seitenwänden und einer oberen Fläche der strukturierten Maske.
  10. Verfahren nach Anspruch 9, wobei das zweite dielektrische Material Aluminiumoxid umfasst.
  11. Verfahren nach Anspruch 9 oder 10, ferner umfassend: vor dem Ausbilden der Gateelektrodenschicht über der Halbleiterfinne, Ausbilden eines dritten dielektrischen Materials über der Halbleiterfinne.
  12. Verfahren nach Anspruch 11, ferner umfassend: nach dem Ausbilden des Opfergates über der Halbleiterfinne, Ausbilden des zweiten dielektrischen Materials über freigelegten Abschnitten des dritten dielektrischen Materials, und Durchführen des Fluorierungsprozesses an den freigelegten Abschnitten des dritten dielektrischen Materials.
  13. Verfahren nach einem der Ansprüche 8 bis 12, wobei die strukturierte Maske ein Oxidmaterial umfasst.
  14. Verfahren nach einem der Ansprüche 8 bis 13, wobei das Durchführen des Fluorierungsprozesses ein Durchführen eines Plasmaprozesses unter Verwendung einer Mischung aus Prozessgasen, die NF3 umfassen, umfasst.
  15. Verfahren, umfassend: Ätzen eines Isolationsgebiets, um Seitenwände einer Halbleiterfinne freizulegen, Ausbilden eines ersten Oxidmaterials auf der Seitenwand und einer oberen Fläche der Halbleiterfinne, Ausbilden eines leitfähigen Materials über dem ersten Oxidmaterial, Ausbilden eines zweiten Oxidmaterials über dem leitfähigen Material, Ätzen des zweiten Oxidmaterials, um ein strukturiertes zweites Oxidmaterial auszubilden, Ätzen des leitfähigen Materials unter Verwendung des strukturierten zweiten Oxidmaterials als einer Maske, um ein Opfergate über der Halbleiterfinne auszubilden, Ausbilden eines ersten dielektrischen Materials auf Seitenwänden und einer oberen Fläche des strukturierten zweiten Oxidmaterials und über freigelegten Abschnitten des ersten Oxidmaterials, Durchführen eines Fluorierungsprozesses an dem strukturierten zweiten Oxidmaterial und den freigelegten Abschnitten des ersten Oxidmaterials, wobei der Fluorierungsprozess ein fluoriertes strukturiertes zweites Oxidmaterial ausbildet, Entfernen des ersten dielektrischen Materials, selektives Abscheiden eines zweiten dielektrischen Materials auf Seitenwänden des Opfergates, Ätzen der Halbleiterfinne unter Verwendung des fluorierten strukturierten zweiten Oxidmaterials, des Opfergates und des zweiten dielektrischen Materials als einer kombinierten Maske, um eine Aussparung in der Halbleiterfinne auszubilden, und epitaktisches Aufwachsen eines Halbleitermaterials in der Aussparung.
  16. Verfahren nach Anspruch 15, ferner umfassend: vor dem Durchführen des Fluorierungsprozesses, Ausbilden des ersten dielektrischen Materials auf den Seitenwänden des Opfergates.
  17. Verfahren nach Anspruch 15 oder 16, ferner umfassend: Ersetzen des Opfergates durch ein Ersatzgate.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei das Durchführen des Fluorierungsprozesses ein Durchführen eines Plasmaprozesses unter Verwendung einer Mischung aus Prozessgasen, die NF3 und NH3 umfassen, umfasst.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei das Entfernen des ersten dielektrischen Materials ein Ätzen des ersten dielektrischen Materials umfasst.
  20. Verfahren nach einem der Ansprüche 15 bis 19, wobei der Fluorierungsprozess das erste dielektrische Material nicht wesentlich ätzt.
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