DE102020116751A1 - Dreidimensionale halbleiterspeichervorrichtung - Google Patents

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Abstract

Eine dreidimensionale Halbleiterspeichervorrichtung umfasst erste Halbleiterstrukturen, die auf einem Substrat vertikal voneinander beabstandet sind und von denen jedes einen ersten und einen zweiten voneinander beabstandeten Endabschnitt und eine erste und eine zweite voneinander beabstandete Seitenfläche zum Verbinden der ersten und zweiten Endabschnitte umfasst, erste und zweite Source/Drain-Regionen, die in jeder der ersten Halbleiterstrukturen und neben den ersten bzw. zweiten Endabschnitten angeordnet sind, eine Kanalregion in jeder der ersten Halbleiterstrukturen und zwischen den ersten und zweiten Source/Drain-Regionen, eine erste Wortleitung neben den ersten Seitenflächen und den Kanalregionen, die sich vertikal erstreckt, und eine Gate-Isolationsschicht, die zwischen der ersten Wortleitung und den ersten Seitenflächen angeordnet ist. Die Gate-Isolationsschicht kann sich so erstrecken, dass sie zwischen den ersten Source/Drain-Regionen liegt.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Die koreanische Patentanmeldung Nr. 10-2019-0135889 , eingereicht am 29. Oktober 2019 beim Koreanischen Amt für geistiges Eigentum, und mit dem Titel: „Three-Dimensional Semiconductor Memory Device", wird hiermit durch Bezugnahme in vollem Umfang in den vorliegenden Text aufgenommen.
  • HINTERGRUND
  • Gebiet
  • Die vorliegende Offenbarung betrifft eine dreidimensionale Halbleiterspeichervorrichtung mit erhöhter Integrationsdichte.
  • Beschreibung des Standes der Technik
  • Eine höhere Integration von Halbleitervorrichtungen ist erforderlich, um die Nachfrage der Verbraucher nach überragender Leistung und günstigen Preisen zu befriedigen. Da die Integration von Halbleitervorrichtungen ein wichtiger Faktor bei der Bestimmung der Produktpreise ist, ist im Fall von Halbleitervorrichtungen eine höhere Integration besonders notwendig. Da die Integration im Fall zweidimensionaler oder planarer Halbleiterbauelemente hauptsächlich durch die Fläche bestimmt wird, die durch eine Einheitsspeicherzelle belegt wird, wird die Integration in hohem Maße durch den Entwicklungsstand einer Feinstrukturbildungstechnologie beeinflusst. Die extrem teure Prozessausrüstung, die zur Erhöhung der Strukturfeinheit erforderlich ist, stellt jedoch eine praktische Beschränkung für die Erhöhung der Integration bei zweidimensionalen oder planaren Halbleitervorrichtungen dar. Um eine solche Beschränkung zu überwinden, wurden unlängst dreidimensionale Halbleiterspeichervorrichtungen mit dreidimensional angeordneten Speicherzellen vorgeschlagen.
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform kann eine dreidimensionale Halbleiterspeichervorrichtung erste Halbleiterstrukturen, eine erste Source/Drain-Region, eine zweite Source/Drain-Region, eine Kanalregion, eine erste Wortleitung und eine Gate-Isolationsschicht umfassen. Die ersten Halbleiterstrukturen können vertikal auf einem Substrat gestapelt werden und können voneinander beabstandet sein. Jede der ersten Halbleiterstrukturen kann einen ersten Endabschnitt und einen zweiten Endabschnitt, die voneinander beabstandet sind, und eine erste Seitenfläche und eine zweite Seitenfläche, die voneinander beabstandet sind, um den ersten Endabschnitt mit dem zweiten Endabschnitt zu verbinden, umfassen. Die ersten und zweiten Source/Drain-Regionen können in jeder der ersten Halbleiterstrukturen angeordnet werden und können jeweils neben den ersten und zweiten Endabschnitten angeordnet werden. Die Kanalregion kann in jeder der ersten Halbleiterstrukturen angeordnet sein und kann zwischen den ersten und zweiten Source/Drain-Regionen angeordnet sein. Die erste Wortleitung kann an die ersten Seitenflächen der ersten Halbleiterstrukturen und der Kanalregionen grenzen und kann sich in einer ersten Richtung senkrecht zu einer Oberseite des Substrats erstrecken. Die Gate-Isolationsschicht kann zwischen der ersten Wortleitung und den ersten Seitenflächen der ersten Halbleiterstrukturen angeordnet sein. Die Gate-Isolationsschicht kann sich so erstrecken, dass sie zwischen den ersten Source/Drain-Regionen liegt.
  • Gemäß einer Ausführungsform kann eine dreidimensionale Halbleiterspeichervorrichtung eine erste Halbleiterstruktur und eine zweite Halbleiterstruktur, die auf einem Substrat angeordnet und in einer ersten Richtung voneinander beabstandet sind, eine erste Wortleitung, die zwischen der ersten und der zweiten Halbleiterstruktur und neben der ersten Halbleiterstruktur angeordnet ist, eine zweite Wortleitung, die zwischen der ersten und der zweiten Halbleiterstruktur und neben der zweiten Halbleiterstruktur angeordnet ist, und eine Abschirmleitung, die zwischen der ersten und der zweiten Wortleitung angeordnet und von der ersten und der zweiten Wortleitung elektrisch getrennt ist, umfassen.
  • Gemäß einer Ausführungsform kann eine dreidimensionale Halbleiterspeichervorrichtung zwischengeschichtete Isolationsschichten und Halbleiterstrukturen umfassen, die abwechselnd auf einem Substrat gestapelt sind, sowie eine Wortleitung, welche die Halbleiterstrukturen und die zwischengeschichteten Isolationsschichten durchdringt und an das Substrat grenzt. Die Wortleitung kann einen Wortleitungsabschnitt, der sich vertikal von einer Oberseite des Substrats aus erstreckt, und hervorstehende Abschnitte, die von einer Seitenfläche des Wortleitungsabschnitts in Richtung der zwischengeschichteten Isolationsschichten vorstehen und voneinander beabstandet sind, umfassen.
  • Figurenliste
  • Die Merkmale werden dem Durchschnittsfachmann anhand der detaillierten Beschreibung beispielhafter Ausführungsformen unter Bezug auf die beigefügten Zeichnungen offenbar, in denen:
    • 1 veranschaulicht einen Schaltplan eines Zellen-Arrays einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform.
    • 2 veranschaulicht eine perspektivische Ansicht einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform.
    • 3A veranschaulicht eine Draufsicht einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform.
    • 3B veranschaulicht eine Querschnittsansicht entlang der Linien A-A', B-B' und C-C' von 3A.
    • 3C veranschaulicht eine perspektivische Ansicht des Abschnitts ‚P1‘ von 3B.
    • 4A, 5A und 7A bis 12A sind Draufsichten von Stufen in einem Prozess der Herstellung der dreidimensionalen Halbleiterspeichervorrichtung in 3A.
    • 4B, 5B und 7B bis 12B veranschaulichen Querschnittsansichten entlang der Linien A-A', B-B' und C-C' der 4A, 5A bzw. und 7A bis 12A.
    • 6 veranschaulicht eine Querschnittsansicht eines Prozesses zur Herstellung der dreidimensionalen Halbleiterspeichervorrichtung in 3B.
    • 13A bis 13E veranschaulichen perspektivische Ansichten dreidimensionaler Halbleiterspeichervorrichtungen gemäß Ausführungsformen.
    • 14A veranschaulicht eine Draufsicht einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform.
    • 14B veranschaulicht eine Querschnittsansicht entlang der Linien A-A', B-B' und C-C' von 14A.
    • 14C veranschaulicht eine perspektivische Ansicht eines Abschnitts (zum Beispiel ‚P2‘ von 14B) einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform.
    • 15A bis 19A veranschaulichen Draufsichten von Stufen in einem Prozess der Herstellung der dreidimensionalen Halbleiterspeichervorrichtung in 14A.
    • 15B bis 19B veranschaulichen jeweils Querschnittsansichten entlang der Linien A-A', B-B' und C-C' der 15A bis 19A.
    • 20A bis 20C veranschaulichen perspektivische Ansichten eines Abschnitts einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform.
    • 21 veranschaulicht eine Querschnittsansicht eines Prozesses zur Herstellung der dreidimensionalen Halbleiterspeichervorrichtung der 20A oder 20B.
    • 22 veranschaulicht eine perspektivische Ansicht eines Abschnitts einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform.
    • 23A und 23B veranschaulichen Querschnittsansichten von Stufen in einem Prozess der Herstellung der dreidimensionalen Halbleiterspeichervorrichtung von 22.
    • 24A und 24B veranschaulichen perspektivische Ansichten dreidimensionaler Halbleiterspeichervorrichtungen gemäß Ausführungsformen.
    • 25A und 25B veranschaulichen Querschnittsansichten von Stufen in einem Prozess der Herstellung der dreidimensionalen Halbleiterspeichervorrichtung von 24A oder 24B.
    • 26A veranschaulicht eine Querschnittsansicht entlang der Linien A-A', B-B' und C-C' von 14A.
    • 26B veranschaulicht eine perspektivische Ansicht des Abschnitts ‚P3‘ von 26A.
    • 27 veranschaulicht eine Querschnittsansicht eines Prozesses zur Herstellung der dreidimensionalen Halbleiterspeichervorrichtung von 26A.
    • 28 bis 37 veranschaulichen perspektivische Ansichten dreidimensionaler Halbleiterspeichervorrichtungen gemäß Ausführungsformen.
    • 38 bis 41 veranschaulichen perspektivische Ansichten dreidimensionaler Halbleiterspeichervorrichtungen gemäß Ausführungsformen.
    • 42 und 43 veranschaulichen perspektivische Ansichten dreidimensionaler Halbleiterspeichervorrichtungen gemäß einer Ausführungsform.
    • 44 und 45 veranschaulichen perspektivische Ansichten dreidimensionaler Halbleiterspeichervorrichtungen gemäß einer Ausführungsform.
    • 46 veranschaulicht eine perspektivische Ansicht eines Abschnitts einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform.
    • 47A veranschaulicht eine Draufsicht eines Prozesses zur Herstellung der dreidimensionalen Halbleiterspeichervorrichtung von 46.
    • 47B veranschaulicht eine Querschnittsansicht entlang der Linien A-A', B-B' und C-C' von 47A.
    • 48A veranschaulicht eine Draufsicht einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform.
    • 48B veranschaulicht eine Querschnittsansicht entlang der Linien A-A', B-B' und C-C' von 48A.
    • 48C veranschaulicht eine perspektivische Ansicht einer Wortleitung in 48B.
    • 49A bis 50A veranschaulichen Draufsichten von Stufen in einem Prozess der Herstellung der dreidimensionalen Halbleiterspeichervorrichtung in 48A.
    • 49B und 50B veranschaulichen jeweils Querschnittsansichten entlang der Linien A-A', B-B' und C-C' der 49A und 50A.
  • DETAILLIERTE BESCHREIBUNG
  • 1 ist ein Schaltplan, der schematisch ein Zellen-Array einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht.
  • Wie in 1 gezeigt, kann das Zellen-Array der dreidimensionalen Halbleiterspeichervorrichtung mehrere Sub-Zellen-Arrays (Sub-Cell Arrays) SCA umfassen. Die Sub-Zellen-Arrays SCA können zum Beispiel in einer zweiten Richtung D2 voneinander beabstandet angeordnet sein.
  • Jedes der Sub-Zellen-Arrays SCA kann mehrere Bitleitungen BL, mehrere Wortleitungen WL und mehrere Speicherzellen MC umfassen. In einer Ausführungsform kann jede Speicherzelle MC zwischen einer entsprechenden der Wortleitungen WL und einer entsprechenden der Bitleitungen BL angeordnet werden.
  • Die Bitleitungen BL können leitfähige Strukturen (zum Beispiel Metallleitungen) sein, die über, oder in vertikalem Abstand von, einem Substrat angeordnet sind. Die Bitleitungen BL können sich in einer ersten Richtung D1 erstrecken. In jedem Sub-Zellen-Array SCA können die Bitleitungen BL in einer vertikalen Richtung (zum Beispiel einer dritten Richtung D3) senkrecht zu einer Oberseite des Substrats voneinander beabstandet sein.
  • Die Wortleitungen WL können leitfähige Strukturen (zum Beispiel Metallleitungen) sein, die sich in der vertikalen, das heißt in der dritten Richtung D3, erstrecken. In jedem Sub-Zellen-Array SCA können die Wortleitungen WL in der ersten Richtung D1 voneinander beabstandet sein.
  • Jede Speicherzelle MC kann einen Speicherzellentransistor (Memory Cell Transistor) MCT und ein Datenspeicherelement DS umfassen. Das Gate des Speicherzellentransistors MCT kann mit der Wortleitung WL verbunden sein, und die Source des Speicherzellentransistors MCT kann mit der Bitleitung BL verbunden sein. Das Datenspeicherelement DS kann ein Kondensator sein, und der Drain des Speicherzellentransistors MCT kann mit dem Kondensator verbunden sein.
  • 2 ist eine perspektivische Ansicht, die eine dreidimensionale Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht.
  • Wie in den 1 und 2 zu sehen, kann eines der unter Bezug auf 1 beschriebenen Sub-Zellen-Arrays SCA auf einem Substrat 1 angeordnet werden (2). Zum Beispiel kann das Substrat 1 ein Siliziumsubstrat, ein Germanium-Substrat oder ein Silizium-Germanium-Substrat sein.
  • Im Einzelnen können Halbleiterstrukturen (Semiconductor Patterns) SP auf dem Substrat 1 so angeordnet werden, dass sie in der ersten und der dritten Richtung D1 und D3, die einander kreuzen, voneinander beabstandet sind. Jede der Halbleiterstrukturen SP kann eine stabförmige Struktur sein, die in der zweiten Richtung D2, welche die erste und die dritte Richtung D1 und D3 kreuzt, länglich ist. Die erste und die zweite Richtung D1 und D2 können parallel zu einer Oberseite des Substrats 1 verlaufen. Die dritte Richtung D3 kann senkrecht zur Oberseite des Substrats 1 verlaufen. Jede der Halbleiterstrukturen SP kann einen ersten Endabschnitt E1 und einen zweiten Endabschnitt E2 umfassen, die voneinander beabstandet sind. Zum Beispiel, wie in 2 veranschaulicht, können der erste und der zweite Endabschnitt E1 und E2 gegenüberliegende Flächen der Halbleiterstrukturen SP sein, die in der zweiten Richtung D2 voneinander beabstandet sind. Darüber hinaus kann jede der Halbleiterstrukturen SP eine erste Seitenfläche SW1 und eine zweite Seitenfläche SW2 umfassen, die jeweils den ersten Endabschnitt E1 mit dem zweiten Endabschnitt E2 verbinden und die - zum Beispiel in der ersten Richtung D1 - voneinander beabstandet sind. Die Halbleiterstrukturen SP können zum Beispiel aus mindestens einem von Silizium und Germanium gebildet werden oder dieses enthalten.
  • Jede der Halbleiterstrukturen SP kann eine erste Source/Drain-Region SD1 neben dem ersten Endabschnitt E1, eine zweite Source/Drain-Region SD2 neben den zweiten Endabschnitt E2 und eine Kanalregion (Channel Region, CH), die zwischen der ersten und der zweiten Source/Drain-Region SD1 und SD2 liegt, umfassen. Jede der ersten und der zweiten Source/Drain-Region SD1 und SD2 kann eine Störatomregion sein, die durch Dotieren der Halbleiterstrukturen SP mit Störatomen gebildet wird. In einer Ausführungsform kann die Kanalregion CH mit Dotanden dotiert sein. Zum Beispiel können die erste und die zweite Source/Drain-Region SD1 und SD2 so dotiert sein, dass sie einen ersten Leitfähigkeitstyp aufweisen, und die Kanalregion CH kann so dotiert sein, dass es einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet.
  • Die Bitleitungen BL können auf dem Substrat 1 so gestapelt werden, dass sie in der dritten Richtung D3 voneinander beabstandet sind. Die Bitleitungen BL können sich in der ersten Richtung D1 erstrecken. Die ersten Endabschnitte E1 der Halbleiterstrukturen SP, die sich auf der gleichen Ebene befinden, können mit einer entsprechenden der Bitleitungen BL verbunden werden. Zum Beispiel können die ersten Endabschnitte E1 der Halbleiterstrukturen SP entsprechenden Seitenflächen der Bitleitungen BL zugewandt sein und diese berühren.
  • Die Datenspeicherelemente DS können jeweils mit den zweiten Endabschnitten E2 der Halbleiterstrukturen SP verbunden sein. Die Datenspeicherelemente DS können Speicherelemente sein, die zur Speicherung von Daten verwendet werden. Jedes der Datenspeicherelemente DS kann zum Beispiel ein Speicherelement sein, das einen Kondensator verwendet, ein Speicherelement, das eine magnetische Tunnelübergangsstruktur verwendet, oder ein Speicherelement, das ein Material mit variablem Widerstand (zum Beispiel ein Phasenänderungsmaterial) verwendet. In einer Ausführungsform kann jedes der Datenspeicherelemente DS ein Kondensator sein.
  • Erste Wortleitungen WL1 können in der Nähe der ersten Seitenflächen SW1 der Halbleiterstrukturen SP angeordnet werden. Zweite Wortleitungen WL2 können in der Nähe der zweiten Seitenflächen SW2 der Halbleiterstrukturen SP angeordnet werden. Die ersten und zweiten Wortleitungen WL1 und WL2 können sich von der Oberseite des Substrats 1 in der dritten Richtung D3 erstrecken. Jede der ersten Wortleitungen WL1 kann von einer entsprechenden der zweiten Wortleitungen WL2 beabstandet sein, wobei die Kanalregion CH jeder Halbleiterstruktur SP dazwischen liegt.
  • Zwischen jeder der ersten und zweiten Wortleitungen WL1 und WL2 und den Halbleiterstrukturen SP kann jeweils eine Gate-Isolationsschicht Gox eingefügt werden (zum Beispiel die dicke schwarze Linie in 2 und den 3A-3B). Die Gate-Isolationsschicht Gox kann eine ein- oder mehrschichtige Struktur sein und kann zum Beispiel aus mindestens einem von dielektrischen Materialien mit hohem k-Wert, Siliziumoxid, Siliziumnitrid und Siliziumoxynitrid gebildet werden oder diese enthalten. In einer Ausführungsform können die dielektrischen Materialien mit hohem k-Wert zum Beispiel mindestens eines von Hafniumoxid, Hafnium-Siliziumoxid, Lanthanoxid, Zirkoniumoxid, Zirkonium-Siliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Lithiumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid oder Blei-Zink-Niobat enthalten.
  • Jede der Bitleitungen BL und der ersten und zweiten Wortleitungen WL1 und WL2 können aus einem leitfähigen Material gebildet werden oder ein solches enthalten. Das leitfähige Material kann zum Beispiel eines von dotierten Halbleitermaterialien (zum Beispiel dotiertes Silizium, dotiertes Germanium usw.), leitfähigen Metallnitriden (zum Beispiel Titannitrid, Tantalnitrid usw.), metallischen Materialien (zum Beispiel Wolfram, Titan, Tantal usw.) und Metall-Halbleiter-Verbindungen (zum Beispiel Wolframsilicid, Cobaltsilicid, Titansilicid usw.) sein.
  • Die Bitleitungen BL können die Bitleitungen BL sein, die unter Bezug auf 1 beschrieben sind. Die ersten Wortleitungen WL1 können der Wortleitung WL entsprechen, die mit Bezug auf 1 beschrieben sind. Die zweiten Wortleitungen WL2 können als Backgate-Elektroden dienen, welche die Bewegung elektrischer Ladungen in den Kanalregionen CH steuern. Zwischen den Bitleitungen BL und zwischen den Halbleiterstrukturen SP kann eine Isolationsschicht eingefügt werden. Die Wortleitungen WL1 und WL2 können elektrisch von dem Substrat 1 getrennt werden.
  • 3A ist eine Draufsicht, die eine dreidimensionale Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht. 3B ist eine Schnittdarstellung, die Querschnitte entlang der Linien A-A', B-B' und C-C' von 3A veranschaulicht. 3C ist eine perspektivische Ansicht, die den Abschnitt ‚P1‘ von 3B veranschaulicht.
  • Wie in den 3A bis 3C gezeigt, kann das Substrat 1 aus einem Halbleitermaterial gebildet werden oder solches enthalten. Zum Beispiel kann das Substrat 1 ein einkristalliner Silizium-Wafer oder ein Silizium-auf-Isolator (SOI)-Wafer sein.
  • Die Halbleiterstrukturen SP, die voneinander beabstandet sind, können auf dem Substrat 1 gestapelt werden. Jede der Halbleiterstrukturen SP kann den ersten Endabschnitt E1, den zweiten Endabschnitt E2, die erste Seitenfläche SW1 und die zweite Seitenfläche SW2 enthalten, wie mit Bezug auf 2 beschrieben. Die ersten und zweiten Source/Drain-Regionen SD1 und SD2 sowie die Kanalregion CH können in jeder der Halbleiterstrukturen SP angeordnet sein.
  • Die ersten und zweiten Wortleitungen WL1 und WL2 können sich von der Oberseite des Substrats 1 in der dritten Richtung D3 erstrecken. Die erste Wortleitung WL1 kann an die erste Seitenfläche SW1 der Halbleiterstrukturen SP grenzen, und die zweite Wortleitung WL2 kann an die zweite Seitenfläche SW2 der Halbleiterstrukturen SP grenzen. Die erste Wortleitung WL1 kann von der zweiten Wortleitung WL2 beabstandet sein, wobei die Kanalregionen CH dazwischen angeordnet sind. Eine erste Aussparungsregion RC1 kann in dem Substrat 1 gebildet werden, und die ersten und zweiten Wortleitungen WL1 und WL2 können teilweise in die erste Aussparungsregion RC1 eingefügt werden.
  • Die Gate-Isolationsschicht Gox kann zwischen jeder der ersten und zweiten Wortleitungen WL1 und WL2 und den Halbleiterstrukturen SP eingefügt werden. Die Gate-Isolationsschicht Gox kann verlängert werden und kann zwischen die Halbleiterstrukturen SP eingefügt werden. Zum Beispiel kann sich die Isolationsschicht Gox zwischen benachbarten Halbleiterstrukturen SP nebeneinander entlang der dritten Richtung D3 erstrecken. Darüber hinaus kann die Gate-Isolationsschicht Gox angeordnet werden, um einen Raum zwischen den Halbleiterstrukturen SP zu füllen (zum Beispiel zwischen Halbleiterstrukturen SP, die entlang der dritten Richtung D3 nebeneinander liegen), wodurch eine erste zwischengeschichtete Isolationsschicht IL1 gebildet wird. Mit anderen Worten kann die erste zwischengeschichtete Isolationsschicht IL1 ein Abschnitt der Gate-Isolationsschicht Gox sein. Die Gate-Isolationsschicht Gox kann so verlängert werden, dass sie mehrere der Halbleiterstrukturen SP bedeckt. Die Gate-Isolationsschicht Gox kann zwischen den ersten und zweiten Wortleitungen WL1 und WL2 und den Halbleiterstrukturen SP durchgehend sein. Seitenflächen der ersten und zweiten Wortleitungen WL1 und WL2, die mit der Gate-Isolationsschicht Gox in Kontakt stehen, können eine konkav-konvexe Struktur aufweisen. Da die ersten und zweiten Wortleitungen WL1 und WL2 an Ober- und Unterseiten der Halbleiterstrukturen SP grenzen, kann die Kanalsteuerbarkeit durch die ersten und zweiten Wortleitungen WL1 und WL2 verbessert werden. Dementsprechend kann es möglich sein, die Zuverlässigkeit der dreidimensionalen Halbleiterspeichervorrichtung zu verbessern.
  • Die Gate-Isolationsschicht Gox kann verlängert werden und kann zwischen einer Bodenfläche der ersten Aussparungsregion RC1 und den ersten und zweiten Wortleitungen WL1 und WL2 eingefügt werden. Mindestens eines der dielektrischen Struktur mit hohem k-Wert, einer Austrittsarbeitssteuerungsstruktur, einer ferroelektrischen Struktur, einer Diffusionssperrstruktur und einer Ladungsspeicherstruktur kann zwischen jeder den ersten und zweiten Wortleitungen WL1 und WL2 und der Gate-Isolationsschicht Gox eingefügt werden. Die dielektrische Struktur mit hohem k-Wert kann aus mindestens einem von Metalloxiden (zum Beispiel Hafniumoxid und Aluminiumoxid) gebildet werden oder solches enthalten, deren Dielektrizitätskonstante höher als die Dielektrizitätskonstante einer Siliziumoxidschicht ist. Die Diffusionssperrstruktur kann eine Metallnitridschicht umfassen, zum Beispiel eine Wolframnitridschicht, eine Titannitridschicht und eine Tantalnitridschicht. Die Ladungsspeicherstruktur kann zum Beispiel eine Siliziumnitridschicht oder eine Polysiliziumschicht umfassen.
  • Zweite zwischengeschichtete Isolationsschichten IL2 und Halbleiterschichten 5 können abwechselnd auf einer Randregionen des Substrats 1 gestapelt werden. Die zweite zwischengeschichtete Isolationsschicht IL2 kann aus einem Material gebildet werden oder dieses enthalten, das sich von der Gate-Isolationsschicht Gox unterscheidet oder das gleiche ist. Jede der Halbleiterschichten 5 kann sich auf derselben Ebene wie eine entsprechende der Halbleiterstrukturen SP befinden. Seitenflächen der Halbleiterschichten 5 können im Vergleich zu der zweiten isolierenden Zwischenschicht IL2 in Richtung der Wortleitungen WL1 und WL2 vorstehen. Zum Beispiel können sich die Halbleiterschichten 5 über die zweiten zwischengeschichteten Isolationsschichten IL2 hinaus in einer Richtung erstrecken, die zu den entsprechenden der Wortleitungen WL1 und WL2 hin ausgerichtet ist. Die erste zwischengeschichtete Isolationsschicht IL1 kann sich in Regionen zwischen den Halbleiterschichten 5 hinein erstrecken und kann zum Beispiel in direktem Kontakt mit der zweiten isolierenden Zwischenschicht IL2 stehen.
  • Die ersten Endabschnitte E1 der Halbleiterstrukturen SP können mit den Bitleitungen BL in Kontakt stehen. Jede der zweiten zwischengeschichteten Isolationsschichten IL2 kann zwischen die Bitleitungen BL eingefügt werden. Die Bitleitungen BL können sich in der ersten Richtung D1 erstrecken. Die Bitleitungen BL können mit einer isolierenden Isolationsstruktur SL in Kontakt stehen. Die isolierende Isolationsstruktur SL kann mit Seitenflächen der Bitleitungen BL und den zweiten isolierenden Zwischenschichten IL2 in Kontakt sein. In einer Draufsicht betrachtet, wie in 3A veranschaulicht, kann die isolierende Isolationsstruktur SL auch eine linienförmige Struktur sein, die zum Beispiel eine lineare oder gekrümmte Form aufweist, die sich in der ersten Richtung D1 erstreckt.
  • Die zweiten Endabschnitte E2 der Halbleiterstrukturen SP können jeweils mit den Datenspeicherelektroden SE in Kontakt stehen. Die Datenspeicherelektrode SE kann den Querschnitt eines Buchstaben ‚C‘ aufweisen. Die Datenspeicherelektrode SE kann eine hohle Napfform oder eine Zylinderform aufweisen. Die Datenspeicherelektroden SE können konform mit einer dielektrischen Schicht DL bedeckt sein. Die dielektrische Schicht DL kann sich so erstrecken, dass sie mit einer Seitenfläche der ersten isolierenden Zwischenschicht IL1, die zwischen den Halbleiterstrukturen SP eingefügt ist, in Kontakt steht. Die dielektrische Schicht DL kann mit einer Plattenelektrode PE bedeckt werden. Die Datenspeicherelektrode SE, die dielektrische Schicht DL und die Plattenelektrode PE können das Datenspeicherelement DS, zum Beispiel einen Kondensator, bilden. Sowohl die Datenspeicherelektrode SE als auch die Plattenelektrode PE können aus einem leitfähigen Material gebildet werden oder solches enthalten. Das leitfähige Material kann eines von dotierten Halbleitermaterialien (zum Beispiel dotiertes Silizium, dotiertes Silizium-Germanium usw.), leitfähigen Metallnitriden (zum Beispiel Titannitrid, Tantalnitrid usw.), metallischen Materialien (zum Beispiel Wolfram, Titan, Tantal usw.) und Metall-Halbleiter-Verbindungen (zum Beispiel Wolframsilicid, Cobaltsilicid, Titansilicid usw.) sein. Die dielektrische Schicht DL kann aus mindestens einem von Siliziumoxid, Metalloxiden (zum Beispiel Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, Lanthanoxid, Tantaloxid und Titanoxid) und dielektrischen Perowskit-Materialien (zum Beispiel SrTiO3 (STO), (Ba,Sr)TiO3 (BST), BaTi03, PZT und PLZT) gebildet werden oder solches enthalten.
  • Eine erste isolierende Spaltfüllstruktur 7 kann zwischen benachbarten der Datenspeicherelektroden SE und zwischen den Datenspeicherelektroden SE und den Halbleiterschichten 5 eingefügt werden. Eine zweite isolierende Spaltfüllstruktur 11 kann zwischen den ersten und zweiten Wortleitungen WL1 und WL2 eingefügt werden. Eine dritte isolierende Spaltfüllstruktur 13 kann zwischen den ersten und zweiten Wortleitungen WL1 und WL2 und den Bitleitungen BL, zwischen der zweiten isolierenden Spaltfüllstruktur 11 und den Bitleitungen BL und zwischen der Gate-Isolationsschicht Gox und den Bitleitungen BL eingefügt werden. Eine vierte isolierende Spaltfüllstruktur 15 kann zwischen den ersten und zweiten Wortleitungen WL1 und WL2 und der ersten isolierenden Spaltfüllstruktur 7 eingefügt werden. Jede der ersten bis vierten isolierenden Spaltfüllstrukturen 7, 11, 13 und 15 kann unabhängig zum Beispiel aus mindestens einem von Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid gebildet werden oder solches enthalten und kann eine ein- oder mehrschichtige Struktur aufweisen. Die Halbleiterschichten 5 können mit Endabschnitten versehen werden, die eine Treppenstruktur bilden. Die Bitleitungen BL können mit Endabschnitten versehen werden, die eine Treppenstruktur bilden.
  • 4A, 5A und 7A bis 12A sind Draufsichten, die einen Prozess der Herstellung einer dreidimensionalen Halbleiterspeichervorrichtung mit der in 3A gezeigten planaren Struktur veranschaulichen. 4B, 5B und 7B bis 12B sind Schnittdarstellungen, die jeweils Querschnitte einer dreidimensionalen Halbleiterspeichervorrichtung entlang der Linien A-A', B-B' und C-C' der 4A, 5A bzw. 7A bis 12A veranschaulichen. 6 ist eine Schnittdarstellung, die eine Stufe (zum Beispiel zwischen den Stufen der 5B und 7B) im Prozess der Herstellung der dreidimensionalen Halbleiterspeichervorrichtung in 3B veranschaulicht.
  • Wie in 4A und 4B gezeigt, können die Opferschichten 3 und die Halbleiterschichten 5 abwechselnd auf das Substrat 1 gestapelt werden, um eine vorläufige Stapelstrukturen PT zu bilden. Die Halbleiterschichten 5 können aus einem Halbleitermaterial (zum Beispiel Silizium) gebildet werden oder solches enthalten. Die Opferschichten 3 können aus einem Material gebildet werden oder solches enthalten, das eine Ätzselektivität in Bezug auf die Halbleiterschichten 5 besitzt. Zum Beispiel können die Opferschichten 3 zum Beispiel aus mindestens einem von Silizium-Germanium, Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid gebildet werden oder dieses enthalten. Die vorläufige Stapelstruktur PT kann geätzt werden, um erste Löcher H1 und erste Nuten G1 zu bilden, die das Substrat 1 freilegen und voneinander beabstandet sind. Die ersten Löcher H1 können in der ersten Richtung D1 voneinander beabstandet sein. Die ersten Nuten G1 können in der ersten Richtung D1 voneinander beabstandet sein. Die ersten Nuten G1 können in der zweiten Richtung D2 von den ersten Löchern H1 beabstandet sein. Während des Ätzens der vorläufigen Stapelstruktur PT kann ein oberer Abschnitt des Substrats 1 geätzt werden, um die erste Aussparungsregion RC1 zu bilden. Die erste isolierende Spaltfüllstruktur 7 kann in den ersten Nuten G1 gebildet werden, und die Bildung der ersten isolierenden Spaltfüllstruktur 7 kann die Bildung einer Isolationsschicht zum Füllen der ersten Nuten G1 und das anisotrope Ätzen der Isolationsschicht umfassen.
  • Wie in den 5A und 5B gezeigt, kann ein isotroper Ätzprozess durchgeführt werden, um die durch die ersten Löcher H1 freigelegten Opferschichten 3 teilweise zu entfernen. Infolge dessen können erste Regionen R1 gebildet werden, um Ober- und Unterseiten der Halbleiterschichten 5 freizulegen, und die Opferstrukturen 3a können auf der Randregion des Substrats 1 zurückbleiben. Wenn die Opferschichten 3 teilweise entfernt werden, so können die erste isolierende Spaltfüllstruktur 7 und die Opferstrukturen 3a verhindern, dass die vorläufige Stapelstruktur PT sich neigt oder kollabiert. Die Opferstrukturen 3a können Abschnitte der Opferschichten 3 sein. Seitenflächen der Opferstrukturen 3a können auch durch die ersten Regionen R1 hindurch freigelegt werden.
  • Wie in 6 gezeigt, kann ein thermischer Oxidationsprozess oder ein Abscheidungsprozess durchgeführt werden, um die Gate-Isolationsschicht Gox auf den freiliegenden Flächen der Halbleiterschichten 5 zu bilden. Hier kann die Gate-Isolationsschicht Gox auf eine Dicke gebildet werden, die dick genug ist, um die ersten Regionen R1 zwischen den Halbleiterschichten 5 zu füllen. Für den Fall, dass die Gate-Isolationsschicht Gox durch den thermischen Oxidationsprozess gebildet wird, kann die Ätzschädigung in den Halbleiterschichten 5 behoben werden. Dies ermöglicht es, das Auftreten eines Leckstroms während des Betriebs der dreidimensionalen Halbleiterspeicheranordnung zu verhindern und die Zuverlässigkeit der dreidimensionalen Halbleiterspeicheranordnung zu verbessern. Die Gate-Isolationsschicht Gox zwischen den Halbleiterschichten 5 kann als erste zwischengeschichtete Isolationsschicht IL1 bezeichnet werden. Die erste zwischengeschichtete Isolationsschicht IL1 kann mit den Opferstrukturen 3a in Kontakt stehen. Die Gate-Isolationsschicht Gox kann auch auf der Oberfläche des Substrats 1 gebildet werden. Die Gate-Isolationsschicht Gox kann auch an den Unterseiten und Seitenflächen der ersten Aussparungsregion RC1 gebildet werden. Die Gate-Isolationsschicht Gox in der ersten Bohrung H1 kann ein ungleichmäßiges Profil nahe und zwischen den Halbleiterschichten 5 aufweisen. Eine Wortleitungsschicht 9 kann konform auf der Gate-Isolationsschicht Gox gebildet werden. Die Wortleitungsschicht 9 kann aus mindestens einem der leitfähigen Materialien gebildet werden.
  • Wie in den 7A und 7B gezeigt, kann ein anisotroper Ätzprozess auf der Wortleitungsschicht 9 und der Gate-Isolationsschicht Gox durchgeführt werden, um eine vorläufige Wortleitungsstruktur 9a und die Gate-Isolationsschicht Gox in den ersten Löchem H1 zu bilden. Der anisotrope Ätzprozess kann zum Beispiel durchgeführt werden, um Abschnitte der Gate-Isolationsschicht Gox und der Wortleitungsschicht 9 zu entfernen, die sich auf der obersten der Halbleiterschichten 5 und am Boden der ersten Aussparungsregion RC1 befinden, um zum Beispiel Oberseiten der obersten Halbleiterschichten 5 und einen Abschnitt des Substrats 1 in der ersten Aussparungsregion RC1 freizulegen. In diesem Fall können die vorläufige Wortleitungsstruktur 9a und die Gate-Isolationsschicht Gox in den ersten Löchern H1 belassen werden. Die vorläufige Wortleitungsstruktur 9a kann in einer Draufsicht eine geschlossene Schleifenform aufweisen. Danach kann die zweite isolierende Spaltfüllstruktur 11 in der ersten Bohrung H1 gebildet werden, so dass sie in Kontakt mit der vorläufigen Wortleitungsstruktur 9a steht.
  • Wie in den 7A, 7B, 8A und 8B gezeigt, können ein zweites Loch H2 und ein drittes Loch H3, die voneinander beabstandet sind, durch Entfernen eines Abschnitts der vorläufigen Stapelstruktur PT neben der vorläufigen Wortleitungsstruktur 9a und durch Entfernen von Abschnitten der vorläufigen Wortleitungsstruktur 9a und der Gate-Isolationsschicht Gox gebildet werden. Die dritten Löcher H3 können zwischen den ersten Löchern H1 und den ersten Nuten G1 zum Beispiel entlang der zweiten Richtung D2 positioniert werden. Die zweiten Löcher H2 können von den dritten Löchern H3 beabstandet sein, wobei die zweiten isolierenden Spaltfüllstrukturen 11 dazwischen angeordnet sind. Die zweiten Löcher H2 können, zum Beispiel in der Draufsicht von 8A, teilweise mit den ersten Löchern H1 überlappt sein. Die dritten Löcher H3 können, zum Beispiel in der Draufsicht von 8A, teilweise mit den ersten Löchern H1 und den ersten Nuten G1 überlappt werden. Infolge der Bildung der zweiten und dritten Löcher H2 und H3 kann die vorläufige Wortleitungsstruktur 9a (die zum Beispiel in der Draufsicht von 7A eine Schleifenform aufweist) in die ersten und zweiten Wortleitungen WL1 und WL2 (zum Beispiel in der Draufsicht von 8A), die voneinander beabstandet sind, unterteilt werden. Die dritten und vierten isolierenden Spaltfüllstrukturen 13 und 15 können durch Füllen der zweiten und dritten Löcher H2 und H3 mit einer Isolationsschicht gebildet werden. Die zweite isolierende Spaltfüllstruktur 11 kann teilweise durch den Ätzprozess geätzt werden.
  • Wie in den 8A, 8B, 9A und 9B gezeigt, kann die vorläufige Stapelstruktur PT neben der dritten isolierenden Spaltfüllstruktur 13 geätzt werden, um eine zweite Nut G2 zu bilden. In der Draufsicht betrachtet, kann die zweite Nut G2 eine Linienform aufweisen, die sich in der ersten Richtung D1 erstreckt. Die zweite Nut G2 kann eine Oberseite der untersten der Opferstrukturen 3a freilegen.
  • Wie in den 9A, 9B, 10A und 10B gezeigt, können die Halbleiterschichten 5, die durch die zweite Nut G2 freigelegt werden, teilweise entfernt werden, um zweite Aussparungsregionen RC2 zu bilden. Die zweiten Aussparungsregionen RC2 können eine Seitenfläche der dritten isolierenden Spaltfüllstruktur 13 freilegen. Ein Ionenimplantationsprozess kann durchgeführt werden, um die ersten Source/Drain-Regionen SD1 in den Halbleiterschichten 5 neben den zweiten Aussparungsregionen RC2 zu bilden. Eine leitfähige Schicht kann abgeschieden werden, um die zweiten Aussparungsregionen RC2 zu füllen, und kann dann anisotrop geätzt werden, um die Bitleitungen BL in den zweiten Aussparungsregionen RC2 zu bilden.
  • Danach können die durch die zweite Nut G2 freigelegten Opferstrukturen 3a entfernt werden, um Regionen zwischen den Bitleitungen BL zu evakuieren. Die zweite zwischengeschichtete Isolationsschicht IL2 kann abgeschieden werden, um die Regionen zwischen den Bitleitungen BL aufzufüllen, und kann dann anisotrop geätzt werden, um die zweite zwischengeschichtete Isolationsschicht IL2 zwischen den Bitleitungen BL zu bilden. In einer Ausführungsform können während dieses Prozesses alle Opferstrukturen 3a durch die zweite zwischengeschichtete Isolationsschicht IL2 ersetzt werden. In bestimmten Ausführungsformen können die Opferstrukturen 3a teilweise verbleiben. Die verbliebenen Abschnitte der Opferstrukturen 3a können in einem anschließenden Prozess, der unter Bezug auf die 11A und 11B beschrieben ist, durch die zweite zwischengeschichtete Isolationsschicht IL2 ersetzt werden. Eine isolierende Isolationsschicht kann abgeschieden werden, um die zweite Nut G2 zu füllen, und kann dann anisotrop geätzt werden, um die isolierende Isolationsstruktur SL in der zweiten Nut G2 zu bilden.
  • Wie in den 11A und 11B gezeigt, können die erste isolierende Spaltfüllstruktur 7, die daran grenzenden Halbleiterschichten 5 und die zwischen den Halbleiterschichten 5 liegenden zweiten zwischengeschichteten Isolationsschichten IL2 geätzt werden, um eine dritte Nut G3 zu bilden. Die dritte Nut G3 kann eine Linienform aufweisen, die sich in der ersten Richtung D1 erstreckt. Für den Fall, dass die Opferstrukturen 3a nach dem Prozess von 10A und 10B übrig bleiben, können die Opferstrukturen 3a durch die dritte Nut G3 entfernt werden, und die zweiten zwischengeschichteten Isolationsschichten IL2 können in Regionen gebildet werden, aus denen die Opferstrukturen 3a entfernt werden.
  • Wie in den 11A, 11B, 12A und 12B gezeigt, können die Halbleiterschichten 5, die durch die dritte Nut G3 freigelegt sind, durch einen isotropen Ätzprozess teilweise entfernt werden, um dritte Aussparungsregionen RC3 und die Halbleiterstrukturen SP zu bilden. Die dritten Aussparungsregionen RC3 können so angeordnet sein, dass Ober- und Unterseiten der zweiten zwischengeschichteten Isolationsschicht IL2 und eine Seitenfläche der ersten isolierenden Spaltfüllstruktur 7 freigelegt werden. Ein Ionenimplantationsprozess kann durchgeführt werden, um die zweiten Source/Drain-Regionen SD2 in den Halbleiterstrukturen SP zu bilden.
  • Danach kann, unter Bezug auf die 12A, 12B, 3A und 3B, ein isotroper Ätzprozess durchgeführt werden, um die Seitenflächen der ersten isolierenden Spaltfüllstrukturen 7 zu ätzen, die durch die dritten Aussparungsregionen RC3 frei liegen, und als ein Ergebnis des isotropen Ätzprozesses können die dritten Aussparungsregionen RC3 eine größere Breite aufweisen. Eine leitfähige Schicht kann abgeschieden werden, um die dritten Aussparungsregionen RC3 konform zu füllen, und kann dann anisotrop geätzt werden, um die Datenspeicherelektroden SE zu bilden. Die zweiten zwischengeschichteten Isolationsschichten IL2, die durch die dritten Aussparungsregionen RC3 frei liegen, können entfernt werden, und dann können die dielektrische Schicht DL und die Plattenelektrode PE, die das Datenspeicherelement DS bilden, entfernt werden. Zum Beispiel kann das Datenspeicherelement DS ein Kondensator sein, wie in 3B gezeigt.
  • Da die Gate-Isolationsschicht Gox zur Bildung der ersten zwischengeschichteten Isolationsschicht IL1 verwendet wird, kann in der vorliegenden Ausführungsform möglicherweise auf einen zusätzlichen Prozess zur Bildung der ersten zwischengeschichteten Isolationsschicht IL1 verzichtet und der gesamte Herstellungsprozess vereinfacht werden.
  • 13A bis 13E sind perspektivische Ansichten, von denen jede einen Abschnitt einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht.
  • Wie in 13A gezeigt, können die Gate-Isolationsschichten Gox zwischen der Kanalregion CH und jeder der ersten und zweiten Wortleitungen WL1 und WL2 eingefügt werden, das heißt, die Gate-Isolationsschichten Gox müssen sich nur entlang der Kanalregion CH erstrecken, ohne die ersten und zweiten Source/Drain-Regionen SD1 und SD2 zu überlappen. Die Gate-Isolationsschichten Gox können zwischen den Kanalregionen CH der Halbleiterstrukturen SP eingefügt werden, zum Beispiel zwischen Kanalregionen CH, die entlang der dritten Richtung D3 nebeneinander liegen. Die Gate-Isolationsschichten Gox, die jeweils die Halbleiterstrukturen SP umgeben, müssen nicht miteinander verbunden sein und können zum Beispiel entlang der dritten Richtung D3 durch eine Luftspaltregion (Air Gap) AG voneinander beabstandet sein. Die Gate-Isolationsschichten Gox können sich in Regionen zwischen den ersten Source/Drain-Regionen SD1 der Halbleiterstrukturen SP hinein erstrecken, wodurch sie die erste zwischengeschichtete Isolationsschicht IL1 bilden. Die Luftspaltregion AG kann in der ersten zwischengeschichteten Isolationsschicht IL1 gebildet werden. Aufgrund des Vorhandenseins der Luftspaltregion AG kann es möglich sein, Interferenzen zwischen benachbarten der Kanalregionen CH zu reduzieren. Die Gate-Isolationsschicht Gox in der Ausführungsform von 13A kann dünner sein als die in der vorherigen Ausführungsform von 3C. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf 3A bis 3C beschriebenen. Die dreidimensionale Halbleiterspeichervorrichtung von 13A kann hergestellt werden, indem die Gate-Isolationsschicht Gox in dem Schritt von 6 auf eine reduzierte Dicke gebildet wird und die anschließenden Prozessschritte durchgeführt werden.
  • In einem in 13B gezeigten alternativen Beispiel können sich die ersten und zweiten Wortleitungen WL1 und WL2 in Regionen zwischen den Halbleiterstrukturen SP hinein erstrecken, um miteinander in Kontakt zu stehen. Mit anderen Worten können die ersten und zweiten Wortleitungen WL1 und WL2 verbunden sein, um ein einziges Objekt zu bilden, das als die Wortleitung WL dient. Die Gate-Isolationsschicht Gox in der Ausführungsform von 13B kann dünner sein als die in der vorherigen Ausführungsform von 13A. Die Gate-Isolationsschicht Gox kann einen Abschnitt umfassen, der zwischen den ersten Source/Drain-Regionen SD1 der Halbleiterstrukturen SP liegt und die erste zwischengeschichtete Isolationsschicht IL1 bildet. Zusätzlich kann die zweite zwischengeschichtete Isolationsschicht IL2 ebenfalls zwischen den ersten Source/Drain-Regionen SD1 angeordnet sein, um mit der ersten zwischengeschichteten Isolationsschicht IL1 in Kontakt zu stehen. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf 3A bis 3C beschriebenen.
  • In einem in 13C gezeigten alternativen Beispiel kann die Wortleitung WL so ausgebildet werden, dass sie die Luftspaltregion AG zwischen den Kanalregionen CH der Halbleiterstrukturen SP aufweist, und kann bis auf diese Ausnahme im Wesentlichen die gleiche Strukturen aufweisen wie in 13B. In dieser Struktur kann die Luftspaltregion AG als ein Leerraum bezeichnet werden. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf 13B beschriebenen. In 13B oder 13C sind die Kanalregionen CH der Halbleiterstrukturen SP von der Wortleitung WL umgeben, wodurch die Kanalsteuerbarkeit erhöht werden kann.
  • In einem alternativen Beispiel in 13D kann die Luftspaltregion AG von 13A mit der zweiten zwischengeschichteten Isolationsschicht IL2 gefüllt werden. Die zweite zwischengeschichtete Isolationsschicht IL2 kann aus einem Material gebildet werden oder ein Material enthalten, das das gleiche ist wie das der Gate-Isolationsschicht Gox oder sich von diesem unterscheidet.
  • In einem in 13E gezeigten alternativen Beispiel muss nur die zweite zwischengeschichtete Isolationsschicht IL2 zwischen der ersten Source/Drain-Regionen SD1 der Halbleiterstrukturen SP eingefügt werden, und abgesehen davon kann die Struktur von 13E im Wesentlichen die gleiche sein wie die von 13D.
  • Die dreidimensionalen Halbleiterspeichervorrichtungen der 13B bis 13E können durch die Verwendung oder Modifizierung des Herstellungsverfahrens hergestellt werden, das unter Bezug auf die 3A bis 12B beschrieben ist.
  • 14A ist eine Draufsicht, die eine dreidimensionale Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht. 14B ist eine Schnittdarstellung, die Querschnitte einer dreidimensionalen Halbleiterspeichervorrichtung entlang der Linien A-A', B-B' und C-C' von 14A veranschaulicht. 14C ist eine perspektivische Ansicht, die einen Abschnitt (zum Beispiel ‚P2‘ von 14B) einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht.
  • Wie in den 14A bis 14C gezeigt, können die Halbleiterstrukturen SP und die zwischengeschichteten Isolationsschichten IL abwechselnd auf einer mittleren Regionen des Substrats 1 gestapelt werden. Die Halbleiterschichten 5 und die zwischengeschichteten Isolationsschichten IL können abwechselnd auf einer Randregionen des Substrats 1 gestapelt werden. Jedes Paar der Halbleiterschicht 5 und der Halbleiterstrukturen SP, die sich auf derselben Höhe befinden, können die gleiche Dicke aufweisen und können aus dem gleichen Material gebildet werden.
  • Jede der Halbleiterstrukturen SP kann den ersten Endabschnitt E1, den zweiten Endabschnitt E2, die erste Seitenfläche SW1 und die zweite Seitenfläche SW2 umfassen, wie mit Bezug auf 2 beschrieben. Die ersten und zweiten Source/Drain-Regionen SD1 und SD2 sowie die Kanalregion CH können in jeder der Halbleiterstrukturen SP angeordnet sein.
  • Die ersten und zweiten Wortleitungen WL1 und WL2 können sich von der Oberseite des Substrats 1 in der dritten Richtung D3 erstrecken. Die erste Wortleitung WL1 kann an die erste Seitenfläche SW1 der Halbleiterstrukturen SP grenzen, und die zweite Wortleitung WL2 kann an die zweite Seitenfläche SW2 der Halbleiterstrukturen SP grenzen. Die erste Wortleitung WL1 kann von der zweiten Wortleitung WL2 beabstandet sein, wobei die Kanalregionen CH dazwischen angeordnet sind.
  • Die Gate-Isolationsschichten Gox können jeweils zwischen den Halbleiterstrukturen SP und den ersten und zweiten Wortleitungen WL1 und WL2 eingefügt werden. Die Gate-Isolationsschichten Gox können voneinander getrennt werden. Eine Diffusionssperrschicht BM kann zwischen den Gate-Isolationsschichten Gox und den ersten und zweiten Wortleitungen WL1 und WL2 sowie zwischen den ersten zwischengeschichteten Isolationsschichten IL1 und den ersten und zweiten Wortleitungen WL1 und WL2 eingefügt werden. Die Diffusionssperrschicht BM kann eine Metallnitridschicht umfassen, zum Beispiel eine Wolframnitridschicht, eine Titannitridschicht und eine Tantalnitridschicht. Zwischen den Gate-Isolationsschichten Gox und den ersten und zweiten Wortleitungen WL1 und WL2 können mindestens eine Ladungsspeicherschicht, eine ferroelektrische Schicht, eine Schicht mit variablem Widerstand oder eine Austrittsarbeitssteuerungsschicht eingefügt werden. In der vorliegenden Ausführungsform muss sich die Gate-Isolationsschicht Gox nicht in eine Regionen zwischen den Halbleiterstrukturen SP hinein erstrecken. Die zwischengeschichteten Isolationsschichten IL müssen keine Abschnitte der Gate-Isolationsschicht Gox sein. Die zwischengeschichteten Isolationsschichten IL und die Gate-Isolationsschicht Gox können unabhängig durch verschiedene Prozesse gebildet werden und können das gleiche Material oder verschiedene Materialien enthalten.
  • Seitenflächen der Halbleiterstrukturen SP können auf eine Seitenfläche der zwischengeschichteten Isolationsschicht IL ausgerichtet werden. Eine Seitenfläche der Gate-Isolationsschicht Gox kann im Vergleich zu der Seitenfläche der zwischengeschichteten Isolationsschicht IL in Richtung der ersten und zweiten Wortleitungen WL1 und WL2 vorstehen. Seitenflächen der ersten und zweiten Wortleitungen WL1 und WL2, welche die Diffusionssperrschicht BM berühren, können eine ungleichmäßige Form aufweisen.
  • Eine erste isolierende Zwischenschicht-Spaltfüllstruktur 12 kann zwischen den ersten und zweiten Wortleitungen WL1 und WL2, die nebeneinander liegen, angeordnet sein. Eine zweite isolierende Zwischenschicht-Spaltfüllstruktur 14 kann zwischen den Bitleitungen BL und den ersten und zweiten Wortleitungen WL1 und WL2 angeordnet sein. Eine dritte isolierende Zwischenschicht-Spaltfüllstruktur 16 kann zwischen dem Datenspeicherelement DS und den ersten und zweiten Wortleitungen WL1 und WL2 angeordnet sein. Jede der ersten bis dritten isolierenden Zwischenschicht-Spaltfüllstrukturen 12, 14 und 16 kann zum Beispiel aus mindestens einem von Siliziumoxid, Siliziumnitrid und Siliziumoxynitrid gebildet werden oder dieses enthalten. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf die 3A und 3B beschriebenen.
  • 15A bis 19A sind Draufsichten, die einen Prozess der Herstellung einer dreidimensionalen Halbleiterspeichervorrichtung mit der in 14A gezeigten planaren Struktur veranschaulichen. 15B bis 19B sind Schnittdarstellungen, die jeweils Querschnitte einer dreidimensionalen Halbleiterspeichervorrichtung entlang der Linien A-A', B-B' und C-C' der FIGUREN bzw. 15A bis 19A veranschaulichen.
  • Wie in den 15A und 15B gezeigt, können die zwischengeschichteten Isolationsschichten IL und die Halbleiterschichten 5 abwechselnd auf dem Substrat 1 gestapelt werden, um die vorläufige Stapelstruktur PT zu bilden. Die Halbleiterschichten 5 können aus einem Halbleitermaterial, zum Beispiel Silizium, Germanium, Silizium-Germanium und Indium-Gallium-Zinkoxid (IGZO), gebildet werden. Die zwischengeschichteten Isolationsschichten IL können aus einem isolierenden Material gebildet werden, das eine Ätzselektivität in Bezug auf die Halbleiterschichten 5 besitzt. Zum Beispiel können die zwischengeschichteten Isolationsschichten IL zum Beispiel aus mindestens einem von Siliziumoxid, Siliziumnitrid und Siliziumoxynitrid gebildet werden.
  • Die vorläufige Stapelstruktur PT kann geätzt werden, um die ersten Nuten G1 zu bilden, die das Substrat 1 freilegen. Die ersten Nuten G1 können in der ersten Richtung D1 voneinander beabstandet sein. Während des Ätzens der vorläufigen Stapelstruktur PT kann ein oberer Abschnitt des Substrats 1 geätzt werden, um die erste Aussparungsregion RC1 zu bilden.
  • Wie in den 16A und 16B gezeigt, kann ein thermischer Oxidationsprozess durchgeführt werden, um die Gate-Isolationsschichten Gox jeweils auf freiliegenden Flächen der Halbleiterschichten 5 zu bilden. Die Gate-Isolationsschicht Gox muss nicht auf freiliegenden Flächen der zwischengeschichteten Isolationsschichten IL gebildet werden. Da die Gate-Isolationsschichten Gox durch den thermischen Oxidationsprozess gebildet werden, kann die Ätzschädigung der Halbleiterschichten 5 behoben werden, wodurch die Zuverlässigkeit der dreidimensionalen Halbleiterspeicheranordnung verbessert werden kann. Die Diffusionssperrschicht BM und eine Wortleitungsschicht können nacheinander auf dem Substrat 1 gebildet werden, und dann kann ein anisotroper Ätzprozess durchgeführt werden, um die vorläufige Wortleitungsstruktur 9a zu bilden und die Unterseite der ersten Aussparungsregion RC1 freizulegen. Eine Isolationsschicht kann auf dem Substrat 1 abgeschieden und kann anisotrop geätzt werden, um die erste isolierende Zwischenschicht-Spaltfüllstruktur 12 zu bilden, welche die erste Nut G1 füllt.
  • Wie in den 17A und 17B zu sehen, können die ersten und zweiten Wortleitungen WL1 und WL2, die voneinander beabstandet sind, durch Ätzen mindestens der vorläufigen Wortleitungsstruktur 9a in der ersten Nut G1 gebildet werden. Hier können die erste isolierende Zwischenschicht-Spaltfüllstruktur 12, die Diffusionssperrschicht BM und die Gate-Isolationsschicht Gox in der ersten Nut G1 geätzt werden. Eine Isolationsschicht kann abgeschieden werden, und dann kann ein Rückätzprozess auf der Isolationsschicht durchgeführt werden, um die zweite und die dritte isolierende Zwischenschicht-Spaltfüllstruktur 14 und 16 zu bilden, welche die erste Nut G1 füllen und voneinander beabstandet sind.
  • Wie in den 18A und 18B gezeigt, kann die vorläufige Stapelstruktur PT neben der zweiten isolierenden Zwischenschicht-Spaltfüllstruktur 14 geätzt werden, um die eine zweite Nut G2 zu bilden. Die durch die zweite Nut G2 freigelegten Halbleiterschichten 5 können teilweise entfernt werden, und es kann ein Ionenimplantationsprozess durchgeführt werden, um die ersten Source/Drain-Regionen SD1 in den Halbleiterschichten 5 zu bilden. Eine leitfähige Schicht kann abgeschieden und dann anisotrop geätzt werden, um die Bitleitungen BL zu bilden. Eine isolierende Isolationsschicht kann abgeschieden werden, um die zweite Nut G2 zu füllen, und kann dann anisotrop geätzt werden, um die isolierende Isolationsstruktur SL in der zweiten Nut G2 zu bilden. Die dritte isolierende Zwischenschicht-Spaltfüllstruktur 16, die daran grenzenden Halbleiterschichten 5 und die zwischen den Halbleiterschichten 5 liegenden zwischengeschichteten Isolationsschichten IL können geätzt werden, um die dritte Nut G3 zu bilden. Die dritte Nut G3 kann eine Linienform aufweisen, die sich in der ersten Richtung D1 erstreckt.
  • Wie in den 19A und 19B gezeigt, können die Halbleiterschichten 5, die durch die dritte Nut G3 freigelegt sind, durch einen isotropen Ätzprozess teilweise entfernt werden, um die dritten Aussparungsregionen RC3 und die Halbleiterstrukturen SP zu bilden. Die dritten Aussparungsregionen RC3 können Ober- und Unterseiten der zwischengeschichteten Isolationsschicht IL und eine Seitenfläche der dritten isolierenden Zwischenschicht-Spaltfüllstruktur 16 freigelegt werden. Ein Ionenimplantationsprozess kann durchgeführt werden, um die zweiten Source/Drain-Regionen SD2 in den Halbleiterstrukturen SP zu bilden.
  • Danach kann der mit Bezug auf die 19A, 19B, 14A und 14B beschriebene isotrope Ätzprozess durchgeführt werden, um die Seitenfläche der dritten isolierenden Zwischenschicht-Spaltfüllstruktur, die durch die dritten Aussparungsregionen RC3 frei liegt, seitlich zu ätzen, und als ein Ergebnis des isotropen Ätzprozesses können die dritten Aussparungsregionen RC3 eine größere Breite aufweisen. Eine leitfähige Schicht kann konform abgeschieden und kann dann anisotrop geätzt werden, um die Datenspeicherelektrode SE zu bilden. Danach können die dielektrische Schicht DL und die Plattenelektrode PE gebildet werden, die das Datenspeicherelement DS, zum Beispiel einen Kondensator, bilden.
  • 20A bis 20C sind perspektivische Ansichten, von denen jede einen Abschnitt einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht.
  • Wie in 20A gezeigt, können die Halbleiterstrukturen SP gemäß der vorliegenden Ausführungsform eine erste Breite WT1 in der ersten Richtung D1 aufweisen, und die zwischengeschichtete Isolationsschicht IL kann eine zweite Breite WT2 in der ersten Richtung D1 aufweisen. Die erste Breite WT 1 kann kleiner als die zweite Breite WT2 sein. Mit anderen Worten kann die Seitenfläche der zwischengeschichteten Isolationsschicht IL im Vergleich zu der Seitenfläche der Halbleiterstrukturen SP in Richtung den ersten und zweiten Wortleitungen WL1 und WL2 vorstehen. Die Gate-Isolationsschicht Gox kann durchgehend zwischen den ersten und zweiten Wortleitungen WL1 und WL2 und den Halbleiterstrukturen SP und zwischen den ersten und zweiten Wortleitungen WL1 und WL2 und der zwischengeschichteten Isolationsschicht IL angeordnet sein und kann eine im Wesentlichen konstante Dicke aufweisen. Die Diffusionssperrschicht BM kann zwischen der Gate-Isolationsschicht Gox und den ersten und zweiten Wortleitungen WL1 und WL2 eingefügt werden. Die Gate-Isolationsschicht Gox und die Diffusionssperrschicht BM können eine konkav-konvexe Struktur aufweisen. Jede der ersten und zweiten Wortleitungen WL1 und WL2 kann vorstehende Abschnitte umfassen, die sich in Richtung der Halbleiterstrukturen SP erstrecken. Die Diffusionssperrschicht BM kann weggelassen werden. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf die 14A und 14B beschriebenen.
  • In einem in 20B gezeigten alternativen Beispiel können die Gate-Isolationsschichten Gox gemäß den vorliegenden Ausführungsformen voneinander beabstandet sein. Die Gate-Isolationsschichten Gox müssen nur zwischen den ersten und zweiten Wortleitungen WL1 und WL2 und den Halbleiterstrukturen SP eingefügt werden. Die Seitenflächen der Gate-Isolationsschichten Gox können auf die Seitenfläche der zwischengeschichteten Isolationsschicht IL ausgerichtet werden. Die Diffusionssperrschicht BM kann sowohl mit der zwischengeschichteten Isolationsschicht IL als auch mit der Gate-Isolationsschicht Gox in Kontakt stehen. Die ersten und zweiten Wortleitungen WL1 und WL2 müssen den vorstehenden Abschnitt nicht umfassen. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf 20A beschriebenen.
  • In einem in 20C gezeigten alternativen Beispiel können die Halbleiterstrukturen SP eine erste Breite WT 1 in der ersten Richtung D1 aufweisen, und die zwischengeschichtete Isolationsschicht IL kann eine zweite Breite WT2 in der ersten Richtung D1 aufweisen. Die erste Breite WT 1 kann größer als die zweite Breite WT2 sein. Mit anderen Worten können die Seitenflächen der Halbleiterstrukturen SP im Vergleich zu der Seitenfläche der zwischengeschichteten Isolationsschicht IL in Richtung der ersten und zweiten Wortleitungen WL1 und WL2 vorstehen. Die Gate-Isolationsschicht Gox kann durchgehend zwischen den ersten und zweiten Wortleitungen WL1 und WL2 und den Halbleiterstrukturen SP und zwischen den ersten und zweiten Wortleitungen WL1 und WL2 und der zwischengeschichteten Isolationsschicht IL angeordnet sein und kann eine im Wesentlichen konstante Dicke aufweisen. Abschnitte der ersten und zweiten Wortleitungen WL1 und WL2 zwischen den Halbleiterstrukturen SP können in Richtung der zwischengeschichteten Isolationsschicht IL vorstehen. Die an die Gate-Isolationsschicht Gox grenzenden Seitenflächen der ersten und zweiten Wortleitungen WL1 und WL2 können eine konkav-konvexe Struktur aufweisen. Da die ersten und zweiten Wortleitungen WL1 und WL2 an die Seitenflächen der Halbleiterstrukturen SP sowie an die Ober- und Unterseiten der Halbleiterstrukturen SP grenzen, kann die Kanalsteuerbarkeit durch die ersten und zweiten Wortleitungen WL1 und WL2 verbessert werden. Dadurch kann die Zuverlässigkeit der dreidimensionalen Halbleiterspeichervorrichtung verbessert werden. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf 20A beschriebenen.
  • 21 ist eine Schnittdarstellung, die einen Prozess der Herstellung der dreidimensionalen Halbleiterspeichervorrichtung von 20A oder 20B veranschaulicht.
  • Wie in 21 gezeigt, kann ein isotroper Ätzprozess an einer Struktur, die den gleichen Querschnitt A-A' wie in 15B aufweist, durchgeführt werden, um die Halbleiterschichten 5 seitlich zu ätzen und Ober- und Unterseiten der zwischengeschichteten Isolationsschichten IL teilweise freizulegen. Infolge dessen kann die erste Nut G1 eine größere Breite aufweisen, und die erste Aussparungsregion RC1 kann eine größere Tiefe aufweisen. Danach kann ein Abscheidungsprozess (zum Beispiel chemische Aufdampfung (CVD) oder Atomschichtabscheidung (ALD)) durchgeführt werden, um die Gate-Isolationsschicht Gox auf eine gleichmäßige Dicke zu bilden, und dann können die anschließenden Prozessschritte, die unter Bezug auf die 16A bis 19B beschrieben sind, durchgeführt werden, um die in 20A gezeigte Struktur zu erhalten. Alternativ kann ein thermischer Oxidationsprozess durchgeführt werden, um die Gate-Isolationsschicht Gox nur auf den freiliegenden Flächen der Halbleiterschichten 5 zu bilden, und dann können die anschließenden Prozessschritte, die mit Bezug auf die 16A bis 19B beschrieben werden, durchgeführt werden, um die in 20B gezeigte Strukturen zu erhalten.
  • Die Halbleitervorrichtung von 20C kann durch den folgenden Herstellungsprozess hergestellt werden. Ein isotroper Ätzprozess kann an einer Struktur durchgeführt werden, die den gleichen Querschnitt A-A' wie in 15B gezeigt aufweist, um die zwischengeschichteten Isolationsschichten IL seitlich zu ätzen und die Ober- und Unterseiten der Halbleiterschichten 5 teilweise freizulegen. Danach kann ein Abscheidungsprozess durchgeführt werden, um die Gate-Isolationsschicht Gox auf eine gleichmäßige Dicke zu bilden, und dann können die anschließenden Prozessschritte, die unter Bezug auf die 16A bis 19B beschrieben sind, durchgeführt werden, um die in 20C gezeigte Struktur zu erhalten.
  • 22 ist eine perspektivische Ansicht, die einen Abschnitt einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht.
  • Wie in 22 gezeigt, kann jede der Halbleiterstrukturen SP gemäß der vorliegenden Ausführungsform eine Oberseite US und eine Unterseite BS umfassen. Die Oberseite US und die Unterseite BS können eine nicht-flache (zum Beispiel abgerundete) Form aufweisen. Die Oberseite US und die Unterseite BS können nach oben bzw. nach unten vorstehen. Die ersten zwischengeschichteten Isolationsschichten IL1 können jeweils zwischen den Halbleiterstrukturen SP eingefügt werden. Die Seitenflächen der Halbleiterstrukturen SP können auf die Seitenflächen der ersten zwischengeschichteten Isolationsschichten IL1 ausgerichtet werden. Die Seitenflächen der Halbleiterstrukturen SP und der ersten zwischengeschichteten Isolationsschichten IL1 können mit der Gate-Isolationsschicht Gox bedeckt sein. Die Seitenflächen der Gate-Isolationsschicht Gox können mit der Diffusionssperrschicht BM bedeckt werden. Die Diffusionssperrschicht BM kann mit den ersten und zweiten Wortleitungen WL1 und WL2 in Kontakt stehen. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf 20A beschriebenen.
  • 23A und 23B sind Schnittansichten, die einen Prozess der Herstellung der dreidimensionalen Halbleiterspeichervorrichtung von 22 veranschaulichen.
  • Wie in 5B gezeigt, können die Opferschichten 3 durch die ersten Löcher H1 teilweise entfernt werden, um die ersten Regionen R1 zu bilden und die Opferstrukturen 3a zu hinterlassen. Als Nächstes kann, wie in 23A gezeigt, ein isotroper Ätzprozess auf der resultierenden Struktur durchgeführt werden, die im Wesentlichen den gleichen Querschnitt wie in 5B aufweist, und somit können die Ecken der Halbleiterschichten 5 abgerundet werden.
  • Als Nächstes kann, unter Bezug auf 23B, eine Isolationsschicht auf dem Substrat 1 abgeschieden und anisotrop geätzt werden, um die ersten zwischengeschichteten Isolationsschichten IL1 in den ersten Regionen R1 oder zwischen den Halbleiterschichten 5 zu bilden. Danach können die Gate-Isolationsschicht Gox, die Diffusionssperrschicht BM und die Wortleitungsschicht konform auf dem Substrat 1 abgeschieden und dann anisotrop geätzt werden. Als Nächstes können die mit Bezug auf die 7A bis 12B beschriebenen Prozessschritte durchgeführt werden, um die dreidimensionale Halbleiterspeichervorrichtung von 22 herzustellen.
  • 24A und 24B sind perspektivische Ansichten, von denen jede einen Abschnitt einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht.
  • Wie in 24A und 24B gezeigt, kann die erste zwischengeschichtete Isolationsschicht IL1 zwischen den Kanalregionen CH der Halbleiterstrukturen SP eingefügt werden, und die zweite zwischengeschichtete Isolationsschicht IL2 zwischen der ersten Source/Drain-Regionen SD1 der Halbleiterstrukturen SP eingefügt werden. Eine Grenzfläche zwischen der ersten zwischengeschichteten Isolationsschicht IL1 und der zweiten zwischengeschichteten Isolationsschicht IL2 auf einer bestimmten Höhe kann an die oberen Randabschnitte der Wortleitungen WL1 und WL2 grenzen, wie in 24A veranschaulicht. In einem in 24B gezeigten alternativen Beispiel kann die erste zwischengeschichtete Isolationsschicht IL1 aus einer Regionen zwischen den Wortleitungen WL1 und WL2 vorstehen. Die Ober- und Unterseiten der Halbleiterstrukturen SP können flach sein. Die ersten und zweiten zwischengeschichteten Isolationsschichten IL1 und IL2 können das gleiche Material oder verschiedene Materialien enthalten. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf 22 beschriebenen. In der dreidimensionalen Halbleiterspeichervorrichtung der 24A und 24B können die Materialien und Positionen der ersten und zweiten zwischengeschichteten Isolationsschichten IL1 und IL2 eingestellt werden, um die Leistung der dreidimensionalen Halbleiterspeichervorrichtung zu optimieren. Zum Beispiel kann die erste zwischengeschichtete Isolationsschicht IL1 aus einem isolierenden Material gebildet werden, dessen Dielektrizitätskonstante niedriger ist als die der zweiten zwischengeschichteten Isolationsschicht IL2, und in diesem Fall kann es möglich sein, ein Interferenzproblem zwischen den Halbleiterstrukturen SP zu reduzieren. Darüber hinaus kann die zweite zwischengeschichtete Isolationsschicht IL2 aus einem isolierenden Material gebildet werden, das eine höhere mechanische Festigkeit als die erste zwischengeschichtete Isolationsschicht IL1 aufweist, und in diesem Fall kann es möglich sein, das Auftreten eines Rissproblems in der dreidimensionalen Halbleiterspeicheranordnung zu verhindern.
  • 25A und 25B sind Schnittansichten, die einen Prozess der Herstellung der dreidimensionalen Halbleiterspeichervorrichtung von 24A oder 24B veranschaulichen.
  • Wie in 5B gezeigt, können die Opferschichten 3 durch die ersten Löcher H1 teilweise entfernt werden, um die ersten Regionen R1 zu bilden und die Opferstrukturen 3a zu hinterlassen. Als Nächstes kann, wie in 25A gezeigt, eine Isolationsschicht auf dem Struktur 5B abgeschieden und kann anisotrop geätzt werden, um die ersten zwischengeschichteten Isolationsschichten IL1 in den ersten Regionen R1 oder zwischen den Halbleiterschichten 5 zu bilden. Danach können, wie in 25B gezeigt, die Gate-Isolationsschicht Gox und die Diffusionssperrschicht BM nacheinander durch Abscheidungsprozesse abgeschieden werden, um die Strukturen von 25A konform zu bedecken, und dann kann die Wortleitungsschicht auf der Gate-Isolationsschicht Gox abgeschieden werden. Danach kann ein Ätzprozessschritt auf der Wortleitungsschicht durchgeführt werden, um die ersten und zweiten Wortleitungen WL1 und WL2 zu bilden. In Abhängigkeit von der Abtragsmenge der Opferschichten 3 in dem Abtragsschritt von 5B kann die Halbleitervorrichtung die Struktur von 24A oder 24B aufweisen.
  • 26A ist eine Schnittansicht, die Querschnitte einer dreidimensionalen Halbleiterspeichervorrichtung entlang der Linien A-A', B-B' und C-C' von 14A veranschaulicht. 26B ist eine perspektivische Ansicht, die einen Abschnitt ‚P3‘ von 26A veranschaulicht.
  • Wie in den 26A und 26B gezeigt, können die Luftspaltregionen AG zwischen den Halbleiterstrukturen SP und zwischen den Halbleiterschichten 5 angeordnet sein. In dieser Struktur kann die Luftspaltregion AG als ein „leerer Raum“ bezeichnet werden. Das Luftspaltregion AG kann die Ober- und Unterseiten der Halbleiterstrukturen SP und die Ober- und Unterseiten der Halbleiterschichten 5 freilegen. Die Luftspaltregion AG kann sich in Regionen zwischen den Bitleitungen BL hinein erstrecken, um die Ober- und Unterseiten der Bitleitungen BL freizulegen. Wie in dem Schnitt A-A' von 26A gezeigt, kann die zweite zwischengeschichtete Isolationsschicht IL2 zwischen Randabschnitten der Halbleiterschichten 5 eingefügt werden. Wie in dem Schnitt C-C' von 26A gezeigt, kann die zwischengeschichtete Isolationsschicht IL2 zwischen Randabschnitte der Halbleiterstrukturen SP eingefügt werden. Wie in 26B gezeigt, kann eine Seitenfläche der zweiten isolierenden Zwischenschicht-Spaltfüllstruktur 14 durch die Luftspaltregion AG freigelegt werden. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf die 14A und 14B beschriebenen. Aufgrund der Luftspaltregion AG kann es möglich sein, eine parasitäre Kapazität zwischen den Halbleiterstrukturen SP und zwischen den ersten und zweiten Wortleitungen WL1 und WL2 zu verringern und eine Interferenz zwischen elektrischen Signalen zu reduzieren.
  • 27 ist eine Schnittansicht, die ein Verfahren zur Herstellung einer dreidimensionalen Halbleiterspeichervorrichtung mit der Schnittstruktur von 26A veranschaulicht.
  • Wie in 27 gezeigt, kann die durch die dritte Nut G3 freigelegte zwischengeschichteten Isolationsschicht IL vollständig von der Struktur von 18B entfernt werden, um die Luftspaltregionen AG zu bilden. Hier können die Gate-Isolationsschicht Gox, die ersten und zweiten Wortleitungen WL1 und WL2 sowie die ersten bis dritten isolierenden Zwischenschicht-Spaltfüllstrukturen 12, 14 und 16 ein Neigen oder Kollabieren der vorläufigen Stapelstruktur PT verhindern. Wir kehren zu 26A zurück. Die zweiten isolierenden Zwischenschichten IL2 können so gebildet werden, dass sie die Eingänge der Luftspaltregionen AG verschließen, und in einer Ausführungsform können die zweiten zwischengeschichteten Isolationsschichten IL2 durch ein Abscheidungsverfahren mit einem schlechten Stufenabdeckungsergebnis gebildet werden oder können aus einem isolierenden Material gebildet werden. Danach können die anschließenden Prozesse durchgeführt werden.
  • 28 bis 37 sind perspektivische Ansichten, von denen jede einen Abschnitt einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht.
  • Wie in 28 gezeigt, kann die zwischengeschichtete Isolationsschicht IL eine erste Isolationsschicht L1 und eine zweite Isolationsschicht L2 umfassen. Die erste Isolationsschicht L1 und die zweite Isolationsschicht L2 können aus unterschiedlichen Materialien gebildet werden. Die erste Isolationsschicht L1 kann die Seitenfläche der Gate-Isolationsschicht Gox, die Ober- und Unterseiten der Halbleiterstrukturen SP und die Seitenfläche der zweiten isolierenden Zwischenschicht-Spaltfüllstruktur 14 bedecken. Die erste Isolationsschicht L1 kann, wenn sie in einer Querschnittsansicht parallel zu der ersten Richtung D1 betrachtet wird, eine hohle geschlossene Schleifenform sein. Die zweite isolierende Schicht L2 kann Räume zwischen den Halbleiterstrukturen SP füllen. Die dreidimensionale Halbleiterspeichervorrichtung von 28 kann gebildet werden durch: Bilden der Luftspaltregion AG dergestalt, dass sie die in 27 gezeigte Struktur aufweist, dünnes Bilden der ersten Isolationsschicht L1 dergestalt, dass sie die Luftspaltregion AG konform bedeckt, Füllen der Luftspaltregion AG mit der zweiten Isolationsschicht L2, und dann Ausführen der anschließenden Prozesse. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf 26B beschriebenen.
  • In einem in 29 gezeigten alternativen Beispiel kann die zwischengeschichtete Isolationsschicht IL eine erste Isolationsschicht L1, eine zweite Isolationsschicht L2 und eine dritte Isolationsschicht L3 umfassen. Die zweite Isolationsschicht L2 kann aus einem anderen Material als die ersten und dritten Isolationsschichten L1 und L3 gebildet werden bzw. ein anderes Material enthalten. Die erste Isolationsschicht L1 kann die Seitenfläche der Gate-Isolationsschicht Gox, die Ober- und Unterseiten der Halbleiterstrukturen SP und die Seitenfläche der zweiten isolierenden Zwischenschicht-Spaltfüllstruktur 14 bedecken. Die erste Isolationsschicht L1 kann, wenn sie in einer Querschnittsansicht parallel zu der ersten Richtung D1 betrachtet wird, eine hohle geschlossene Schleifenform sein. Die dritte Isolationsschicht L3 kann angeordnet werden, um Räume zwischen den Halbleiterstrukturen SP zu füllen. Die zweite Isolationsschicht L2 kann zwischen der ersten Isolationsschicht L1 und der dritten Isolationsschicht L3 eingefügt werden. Der Prozess zur Herstellung der dreidimensionalen Halbleiterspeichervorrichtung von 29 kann dem für die Halbleiterspeichervorrichtung von 28 ähnlich sein, außer dass die dritte Isolationsschicht L3 zusätzlich gebildet wird. Abgesehen von dem oben beschriebenen Unterschied kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf 28 beschriebenen.
  • In einem in 30 gezeigten alternativen Beispiel kann die zwischengeschichtete Isolationsschicht IL die erste Isolationsschicht L1 und die Luftspaltregion AG umfassen. Die dreidimensionale Halbleiterspeichervorrichtung von 30 kann hergestellt werden, indem der Prozess der Bildung der zweiten Isolationsschicht L2 beim Prozess der Herstellung der dreidimensionalen Halbleiterspeichervorrichtung von 28 weggelassen wird. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf 28 beschriebenen.
  • In einem in 31 gezeigten alternativen Beispiel kann die zwischengeschichtete Isolationsschicht IL die erste Isolationsschicht L1 und die zweite Isolationsschicht L2 umfassen. Die erste Isolationsschicht L1 kann die Seitenfläche der Gate-Isolationsschicht Gox und die Seitenfläche der zweiten isolierenden Zwischenschicht-Spaltfüllstruktur 14 bedecken, muss jedoch nicht die Oberseite der Halbleiterstrukturen SP bedecken. Die zweite isolierende Schicht L2 kann Räume zwischen den Halbleiterstrukturen SP füllen. Die dreidimensionale Halbleiterspeichervorrichtung von 31 kann hergestellt werden durch: teilweises Aussparen der Seitenfläche der ersten zwischengeschichteten Isolationsschicht IL1 in die Struktur von 25A, Abscheiden der ersten Isolationsschicht L1, anisotropes Ätzen der ersten Isolationsschicht L1 dergestalt, dass die erste Isolationsschicht L1 auf der ersten zwischengeschichteten Isolationsschicht IL1 zurückbleibt, und dann Ausführen der anschließenden Prozesse. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf 28 beschriebenen.
  • In einem in 32 gezeigten alternativen Beispiel kann die zwischengeschichtete Isolationsschicht IL die erste Isolationsschicht L1 und die zweite Isolationsschicht L2 umfassen. Die erste Isolationsschicht L1 kann auf den Ober- und Unterseiten der Halbleiterstrukturen SP gebildet werden. Die zweite isolierende Schicht L2 kann Räume zwischen den Halbleiterstrukturen SP füllen. Die dreidimensionale Halbleiterspeichervorrichtung von 32 kann hergestellt werden durch: Oxidieren der Ober- und Unterseiten der Halbleiterschichten 5 in der Struktur von 27, um die erste Isolationsschicht L1 zu bilden, Füllen der Räume zwischen den Halbleiterstrukturen SP mit der zweiten Isolationsschicht L2 und dann Ausführen der anschließenden Prozesse. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf 28 beschriebenen.
  • In einem in 33 gezeigten alternativen Beispiel kann die zwischengeschichtete Isolationsschicht IL die erste Isolationsschicht L1 und die Luftspaltregion AG umfassen. Die dreidimensionale Halbleiterspeichervorrichtung von 33 kann hergestellt werden, indem der Prozess der Bildung der zweiten Isolationsschicht L2 beim Prozess der Herstellung der dreidimensionalen Halbleiterspeichervorrichtung von 31 weggelassen wird. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf 31 beschriebenen.
  • In einem in den 34 bis 37 gezeigten alternativen Beispiel kann die Luftspaltregion AG in der zwischengeschichteten Isolationsschicht IL angeordnet werden. Die Luftspaltregion AG kann einen kreisförmigen Querschnitt aufweisen, wie in 34 gezeigt. In einer Ausführungsform kann die Luftspaltregion AG einen elliptischen Querschnitt aufweisen, der in der ersten Richtung D1 länglich verläuft, wie in 35 gezeigt. In einer Ausführungsform kann die Luftspaltregion AG einen elliptischen Querschnitt aufweisen, der in der dritten Richtung D3 länglich verläuft, wie in 36 gezeigt. In einer Ausführungsform kann die Luftspaltregion AG in der ersten Richtung D1 länglich verlaufen und kann die Seitenfläche der Gate-Isolationsschicht Gox freilegen, wie in 37 gezeigt.
  • In der dreidimensionalen Halbleiterspeicheranordnung, die mit Bezug auf die 3A bis 37 beschrieben ist, kann die Struktur der zwischengeschichteten Isolationsschicht IL auf verschiedene Weise geändert werden, um verschiedene dreidimensionale Halbleiterspeicheranordnungen mit gewünschten Eigenschaften zu realisieren.
  • 38 bis 41 sind perspektivische Ansichten, von denen jede einen Abschnitt einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht.
  • Wie in 38 gezeigt, kann eine Einheitsstapelstruktur (Unit Stack Structure) UST die zwischengeschichteten Isolationsschichten IL und die Halbleiterstrukturen SP umfassen, die sequentiell und abwechselnd gestapelt sind. Die ersten und zweiten Wortleitungen WL1 und WL2 können jeweils neben beiden Seitenflächen der Einheitsstapelstruktur UST angeordnet werden und können sich in der dritten Richtung erstrecken. Eine in der zweiten Richtung D2 gemessene obere Breite WT3 den ersten und zweiten Wortleitungen WL1 und WL2 kann größer sein als eine in der zweiten Richtung D2 gemessene untere Breite WT4 den ersten und zweiten Wortleitungen WL1 und WL2. Eine in der ersten Richtung D1 gemessene obere Breite WT5 der Einheitsstapelstruktur UST kann im Wesentlichen gleich oder ähnlich einer in der ersten Richtung D1 gemessenen unteren Breite WT6 der Einheitsstapelstruktur UST sein. Die Breiten der ersten und zweiten Wortleitungen WL1 und WL2 können mit zunehmender Distanz von der Oberseite des Substrats 1 zunehmen.
  • In einem in 39 gezeigten alternativen Beispiel kann eine obere Breite WT3 der ersten und zweiten Wortleitungen WL1 und WL2, in der zweiten Richtung D2 gemessen, kleiner sein als eine untere Breite WT4 der ersten und zweiten Wortleitungen WL1 und WL2, in der zweiten Richtung D2 gemessen. Eine in der ersten Richtung D1 gemessene obere Breite WT5 der Einheitsstapelstruktur UST kann im Wesentlichen gleich oder ähnlich einer in der ersten Richtung D1 gemessenen unteren Breite WT6 der Einheitsstapelstruktur UST sein. Die Breiten der ersten und zweiten Wortleitungen WL1 und WL2 können mit zunehmender Distanz von der Oberseite des Substrats 1 abnehmen.
  • In einem in 40 gezeigten alternativen Beispiel kann eine obere Breite WT3 der ersten und zweiten Wortleitungen WL1 und WL2, in der zweiten Richtung D2 gemessen, größer sein als eine untere Breite WT4 der ersten und zweiten Wortleitungen WL1 und WL2, in der zweiten Richtung D2 gemessen. Eine in der ersten Richtung D1 gemessene obere Breite WT5 der Einheitsstapelstruktur UST kann kleiner sein als eine in der ersten Richtung D1 gemessene untere Breite WT6 der Einheitsstapelstruktur UST. Die Breiten der ersten und zweiten Wortleitungen WL1 und WL2 können mit zunehmender Distanz von der Oberseite des Substrats 1 zunehmen. Eine Breite des untersten der Halbleiterstrukturen SP, in der ersten Richtung D1 gemessen, kann sich von einer Breite der obersten der Halbleiterstrukturen SP, in der ersten Richtung D1 gemessen, unterscheiden.
  • In einem in 41 gezeigten alternativen Beispiel kann eine obere Breite WT3 der ersten und zweiten Wortleitungen WL1 und WL2, in der zweiten Richtung D2 gemessen, kleiner sein als eine untere Breite WT4 der ersten und zweiten Wortleitungen WL1 und WL2, in der zweiten Richtung D2 gemessen. Eine in der ersten Richtung D1 gemessene obere Breite WT5 der Einheitsstapelstruktur UST kann kleiner sein als eine in der ersten Richtung D1 gemessene untere Breite WT6 der Einheitsstapelstruktur UST. Die Breiten der ersten und zweiten Wortleitungen WL1 und WL2 können mit zunehmender Distanz von der Oberseite des Substrats 1 abnehmen.
  • Die Beziehung zwischen den Strukturbreiten in den dreidimensionalen Halbleiterspeichervorrichtungen der 38 bis 41 kann durch die Prozessbedingung für den anisotropen Ätzprozess in den 4B und 8B bestimmt werden.
  • 42 und 43 sind perspektivische Ansichten, von denen jede einen Abschnitt einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht.
  • Wie in 42 gezeigt, kann die Bitleitung BL eine erste Dicke TH1 aufweisen. Der erste Endabschnitt E1 der Halbleiterstruktur SP, der mit der Bitleitung BL in Kontakt steht, kann die erste Dicke TH1 aufweisen. Der zweite Endabschnitt E2 der Halbleiterstruktur SP, der dem ersten Endabschnitt E1 gegenüberliegt, kann eine zweite Dicke TH2 aufweisen. Die erste Dicke TH1 kann größer als die zweite Dicke TH2 sein. Die Dicke der Halbleiterstruktur SP kann sich mit zunehmender Distanz von dem ersten Endabschnitt E1 in Richtung der ersten und zweiten Wortleitungen WL1 und WL2 verringern. Die zwischengeschichtete Isolationsschicht IL kann eine dritte Dicke TH3 an einer Position neben der Bitleitung BL aufweisen. Die zwischengeschichtete Isolationsschicht IL kann eine vierte Dicke TH4 an einer Position neben dem zweiten Endabschnitt E2 aufweisen. Die dritte Dicke TH3 kann kleiner als die vierte Dicke TH4 sein. Die dreidimensionale Halbleiterspeichervorrichtung von 42 kann durch Ätzen von Abschnitten der Halbleiterschichten 5 in dem Schritt von 27 und Ausführen der anschließenden Prozesse hergestellt werden.
  • In einem in 43 gezeigten alternativen Beispiel kann die zwischengeschichtete Isolationsschicht IL eine dritte Dicke TH3 an einer Position neben der Bitleitung BL aufweisen. Die zwischengeschichtete Isolationsschicht IL kann eine vierte Dicke TH4 an einer Position neben dem zweiten Endabschnitt E2 aufweisen. Die dritte Dicke TH3 kann größer als die vierte Dicke TH4 sein. Die Bitleitung BL kann eine fünfte Dicke TH5 an einer Position aufweisen, die von dem ersten Endabschnitt E1 der Halbleiterstruktur SP beabstandet ist. Die Bitleitung BL kann eine sechste Dicke TH6 an einer Position in Kontakt mit dem zweiten Endabschnitt E2 der Halbleiterstruktur SP aufweisen. Die fünfte Dicke TH5 kann kleiner als die sechste Dicke TH6 sein. Die dreidimensionale Halbleiterspeichervorrichtung von 43 kann durch dickes Ausbilden der ersten zwischengeschichteten Isolationsschicht IL1 oder der zweiten zwischengeschichteten Isolationsschicht IL2 in dem Schritt von 10B und Ausführen der anschließenden Prozesse hergestellt werden.
  • 44 und 45 sind perspektivische Ansichten, von denen jede einen Abschnitt einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht.
  • Wie in 44 gezeigt, kann der erste Endabschnitt E1 der Halbleiterstruktur SP in Kontakt mit der Bitleitung BL stehen, und der zweite Endabschnitt E2 der Halbleiterstruktur SP kann in Kontakt mit der Datenspeicherelektrode SE stehen. Die Datenspeicherelektrode SE kann die Form eines Hohlzylinders aufweisen. Ein innerer Raum der Datenspeicherelektrode SE kann konform mit der dielektrischen Schicht DL bedeckt und mit der Plattenelektrode PE gefüllt sein. Die Bitleitung BL kann eine fünfte Dicke TH5 an einer Position aufweisen, die von dem ersten Endabschnitt E1 beabstandet ist. Die Datenspeicherelektrode SE kann eine siebte Dicke TH7 an einer Position in Kontakt mit dem zweiten Endabschnitt E2 aufweisen. Die siebte Dicke TH7 kann größer als die fünfte Dicke TH5 sein. Die dreidimensionale Halbleiterspeichervorrichtung von 44 kann hergestellt werden, indem Abschnitte der zwischengeschichteten Isolationsschicht IL durch einen isotropen Ätzprozess in dem Schritt von 19B entfernt und die anschließenden Prozesse ausgeführt werden.
  • In einem in 45 gezeigten alternativen Beispiel kann die Bitleitung BL, in der ersten Richtung D1 gemessen, eine siebte Breite WT7 an einer Position aufweisen, die von dem ersten Endabschnitt E1 beabstandet ist. Die Datenspeicherelektrode SE kann, in der ersten Richtung D1 gemessen, eine achte Breite WT8 aufweisen. Die achte Breite WT8 kann größer als die siebte Breite WT7 sein.
  • 46 ist eine perspektivische Ansicht, die einen Abschnitt einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht.
  • Wie in 46 gezeigt, kann zwischen den ersten und zweiten Wortleitungen WL1 und WL2, die nebeneinander liegen, eine Abschirmleitung SPT eingefügt werden. Die Abschirmleitung SPT kann aus mindestens einem von metallischen Werkstoffen, wie zum Beispiel Wolfram, Kupfer und Aluminium, gebildet werden oder solche enthalten. Die Abschirmleitung SPT kann eine Polysiliziumschicht umfassen, die mit Störatomen dotiert ist. Die Abschirmleitung SPT kann aus einem leitfähigen Material gebildet werden oder solches enthalten. Die Abschirmleitung SPT kann durch die erste isolierende Zwischenschicht-Spaltfüllstruktur 12 elektrisch von den ersten und zweiten Wortleitungen WL1 und WL2 getrennt werden. Die Abschirmleitung SPT kann mit einer Erdungsspannung oder einer Spannung von 0 V beaufschlagt werden. Die Abschirmleitung SPT kann das Problem elektrischer Interferenzen zwischen den ersten und zweiten Wortleitungen WL1 und WL2, die nebeneinander liegen, vermeiden oder reduzieren. Die Seitenfläche der Abschirmleitung SPT kann auf die Seitenflächen der ersten Wortleitung WL1, der zweiten Wortleitung WL2 und der ersten isolierenden Zwischenschicht-Spaltfüllstruktur 12 ausgerichtet werden. Die Abschirmleitung SPT, die erste Wortleitung WL1, die zweite Wortleitung WL2 und die erste isolierende Zwischenschicht-Spaltfüllstruktur 12 können parallel zu der zweiten Richtung D2 verlaufen und die gleiche Breite W9 aufweisen.
  • 47A ist eine Draufsicht, die einen Prozess der Herstellung der dreidimensionalen Halbleiterspeichervorrichtung von 46 veranschaulicht. 47B ist eine Schnittansicht, die Querschnitte einer dreidimensionalen Halbleiterspeichervorrichtung entlang der Linien A-A', B-B' und C-C' von 47A veranschaulicht.
  • Wie in den 47A und 47B gezeigt, können die Gate-Isolationsschicht Gox, die Diffusionssperrschicht BM und die Wortleitungsschicht so ausgebildet werden, dass sie die ersten Nuten G1, die so ausgebildet sind, dass sie die in den 15A und 15B gezeigte Struktur aufweisen, konform bedecken, und es kann ein anisotroper Ätzprozess durchgeführt werden, um die vorläufige Wortleitungsstruktur 9a zu bilden und eine mittige Region einer Unterseite der ersten Aussparungsregion RC1 freizulegen. Die erste isolierende Zwischenschicht-Spaltfüllstruktur 12 kann so gebildet werden, dass sie eine innere Seitenfläche der vorläufigen Wortleitungsstruktur 9a bedeckt und um die mittige Region der Unterseite der ersten Aussparungsregion RC1 freizulegen. Danach kann eine Abschirmschicht SPTL in Kontakt mit der ersten isolierenden Zwischenschicht-Spaltfüllstruktur 12 gebildet werden, um die erste Nut G1 zu füllen. Als Nächstes kann während des Prozesses des Ätzens der vorläufigen Wortleitungsstruktur 9a zum Bilden der Wortleitungen WL1 und WL2 (siehe zum Beispiel 17A und 17B) die Abschirmschicht SPTL zusammen mit der vorläufigen Wortleitungsstruktur 9a geätzt werden, um die Abschirmleitung SPT zu bilden.
  • 48A ist eine Draufsicht, die eine dreidimensionale Halbleiterspeichervorrichtung gemäß einer Ausführungsform veranschaulicht. 48B ist eine Schnittdarstellung, die Querschnitte einer dreidimensionalen Halbleiterspeichervorrichtung entlang der Linien A-A', B-B' und C-C' von 48A veranschaulicht. 48C ist eine perspektivische Ansicht, die eine Wortleitung von 48B gemäß einer Ausführungsform veranschaulicht.
  • Wie in den 48A bis 48C gezeigt, kann die Wortleitung WL die Kanalregionen CH der Halbleiterstruktur SP und die dazwischen liegenden zwischengeschichteten Isolationsschichten IL durchdringen. Die Gate-Isolationsschicht Gox kann zwischen der Wortleitung WL und den Halbleiterstrukturen SP und zwischen der Wortleitung WL und den zwischengeschichteten Isolationsschichten IL eingefügt werden. Die Wortleitung WL kann einen Wortleitungsabschnitt WLL umfassen, der sich von der Oberseite des Substrats 1 in der dritten Richtung D3 erstreckt, und kann vorstehende Wortleitungsabschnitte WLP umfassen, die von einer Seitenfläche WLS des Wortleitungsabschnitts WLL in Richtung der zwischengeschichteten Isolationsschichten IL vorstehen und voneinander beabstandet sind. In der Draufsicht kann der Wortleitungsabschnitt WLL kreisförmig sein (siehe zum Beispiel 48A) oder kann elliptisch, quadratisch oder rechteckig sein. In der Draufsicht kann der vorstehende Wortleitungsabschnitt WLP eine Ringform aufweisen, wie in den 48A oder 48C gezeigt. In dem Schnitt A-A' von 48B kann die Wortleitung WL in Höhen der Halbleiterstruktur SP ein zehnte Breite WT10 aufweisen und kann in Höhen der zwischengeschichteten Isolationsschichten IL eine elfte Breite WT 11 aufweisen, die größer als die zehnte Breite WT10 ist.
  • Wie in 48A gezeigt, kann eine isolierende Spaltfüllstruktur 18 zwischen den Halbleiterstrukturen SP in der ersten Richtung D1 eingefügt werden. Abgesehen von den oben beschriebenen Unterschieden kann die dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in Bezug auf 3A bis 3C beschriebenen. Da die Wortleitung WL den vorstehenden Wortleitungsabschnitt WLP aufweist, kann die Kanalsteuerbarkeit verbessert werden.
  • 49A und 50A sind Draufsichten, die nacheinander einen Prozess der Herstellung einer dreidimensionalen Halbleiterspeichervorrichtung mit der in 48A gezeigten planaren Struktur veranschaulichen 49B und 50B sind Schnittdarstellungen, die jeweils Querschnitte einer dreidimensionalen Halbleiterspeichervorrichtung entlang der Linien A-A', B-B' und C-C' der 49A bzw. 50A veranschaulichen.
  • Wie in den 49A und 49B können die ersten Nuten G1 so ausgebildet werden, dass sie die gleiche Struktur aufweisen wie die, die in den 15A und 15B gezeigt ist. Die ersten Nuten G1 können mit der isolierenden Spaltfüllstruktur 18 gefüllt werden. Die vorläufige Stapelstruktur PT zwischen den isolierenden Spaltfüllstrukturen 18 kann geätzt werden, um ein viertes Loch H4 zu bilden, das die Oberseite des Substrats 1 freilegt. Das vierte Loch H4 kann so gebildet werden, dass es von der isolierenden Spaltfüllstruktur 18 beabstandet ist.
  • Wie in den 49A, 49B, 50A und 50B gezeigt, kann ein isotroper Ätzprozess durchgeführt werden, um die durch das vierte Loch H4 frei liegenden zwischengeschichteten Isolationsschichten IL teilweise zu entfernen. Dann kann die Gate-Isolationsschicht Gox konform gebildet werden, und die Wortleitung WL kann durch Füllen des vierten Lochs H4 mit einer leitfähigen Schicht gebildet werden. Abgesehen von den oben beschriebenen Unterschieden kann der Herstellungsprozess gemäß der vorliegenden Ausführungsform im Wesentlichen die gleichen Merkmale aufweisen wie die in dem oben beschriebenen Prozess.
  • Die mit Bezug auf die 2 bis 50B beschriebenen Ausführungsformen können kombiniert werden. Zum Beispiel kann die Abschirmleitung SPT von 46 zwischen benachbarten der ersten und zweiten Wortleitungen WL1 und WL2 in den Ausführungsformen der 3A bis 45 oder benachbarten der Wortleitungen WL in den Ausführungsformen von 48A angeordnet werden. Die unter Bezug auf die 38 bis 45 beschriebenen Breiten- und Dickenbeziehungen können auf die unter Bezug auf die 3A bis 37 und 46 und 48A beschriebenen Ausführungsformen angewendet werden. In den Ausführungsformen der FIGUREN können die zwischengeschichteten Isolationsschichten IL die gleiche Struktur aufweisen wie eine der Strukturen, die unter Bezug auf die 3A bis 37 beschrieben sind.
  • In einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer Ausführungsform kann eine zwischengeschichtete Isolationsschicht in verschiedenen Strukturen angeordnet werden, wodurch die Leistung der dreidimensionalen Halbleiterspeichervorrichtung diversifiziert werden kann. Darüber hinaus können Wortleitungen neben Ober- und Unterseiten einer Halbleiterstruktur angeordnet werden, um ein Kanalsteuerbarkeitsverhalten zu verbessern. Dementsprechend kann es möglich sein, die Zuverlässigkeit der dreidimensionalen Halbleiterspeichervorrichtung zu verbessern.
  • Im vorliegenden Text wurden beispielhafte Ausführungsformen offenbart, und obgleich spezifische Begriffe verwendet werden, werden sie nur in einem allgemeinen und beschreibenden Sinn und nicht zum Zweck der Einschränkung verwendet und sind auch in diesem Sinne auszulegen. In einigen Fällen können, wie dem Durchschnittsfachmann mit Stand vom Tag der Einreichung der vorliegenden Anmeldung einleuchtet, Merkmale, Eigenschaften und/oder Elemente, die in Verbindung mit einer bestimmten Ausführungsform beschrieben werden, einzeln oder in Kombination mit Merkmalen, Eigenschaften und/oder Elementen, die in Verbindung mit anderen Ausführungsformen beschrieben werden, verwendet werden, sofern nicht ausdrücklich etwas anders angegeben ist. Dementsprechend leuchtet dem Fachmann ein, dass verschiedene Änderungen an Form und Detail vorgenommen werden können, ohne vom Wesen und Schutzumfang der vorliegenden Erfindung, wie in den beigefügten Ansprüchen definiert, abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020190135889 [0001]
  • Zitierte Nicht-Patentliteratur
    • 29. Oktober 2019 beim Koreanischen Amt für geistiges Eigentum, und mit dem Titel: „Three-Dimensional Semiconductor Memory Device“ [0001]

Claims (20)

  1. Dreidimensionale Halbleiterspeichervorrichtung, umfassend: erste Halbleiterstrukturen, die vertikal auf einem Substrat gestapelt sind und entlang einer vertikalen Richtung voneinander beabstandet sind, wobei jede der ersten Halbleiterstrukturen umfasst: einen ersten Endabschnitt und einen zweiten Endabschnitt, die voneinander beabstandet sind, und eine erste Seitenfläche und eine zweite Seitenfläche, die voneinander beabstandet sind, wobei jede der ersten und der zweiten Seitenfläche den ersten Endabschnitt mit dem zweiten Endabschnitt verbindet; eine erste Source/Drain-Region und eine zweite Source/Drain-Region in jeder der ersten Halbleiterstrukturen, wobei die erste und die zweite Source/Drain-Region an den ersten bzw. an den zweiten Endabschnitt grenzen; eine Kanalregion in jeder der ersten Halbleiterstrukturen, wobei die Kanalregion zwischen der ersten und der zweiten Source/Drain-Region liegt; eine erste Wortleitung, die an die ersten Seitenflächen der ersten Halbleiterstrukturen und der Kanalregionen grenzt, wobei sich die erste Wortleitung in der vertikalen Richtung senkrecht zu einer Oberseite des Substrats erstreckt; und eine Gate-Isolationsschicht zwischen der ersten Wortleitung und den ersten Seitenflächen der ersten Halbleiterstrukturen, wobei sich die Gate-Isolationsschicht zwischen ersten Source/Drain-Regionen benachbarter erster Halbleiterstrukturen erstreckt.
  2. Vorrichtung nach Anspruch 1, wobei die Gate-Isolationsschicht einen Raum zwischen den benachbarten ersten Halbleiterstrukturen füllt.
  3. Vorrichtung nach Anspruch 1, des Weiteren umfassend eine Luftspaltregion, wobei die Luftspaltregion zwischen den benachbarten ersten Halbleiterstrukturen liegt, um die Gate-Isolationsschicht freizulegen.
  4. Vorrichtung nach Anspruch 1, wobei sich ein Abschnitt der ersten Wortleitung zwischen den benachbarten ersten Halbleiterstrukturen erstreckt.
  5. Vorrichtung nach Anspruch 4, wobei die erste Wortleitung eine Leerstelle zwischen den benachbarten ersten Halbleiterstrukturen umfasst.
  6. Vorrichtung nach Anspruch 1, des Weiteren umfassend eine zwischengeschichtete Isolationsschicht zwischen den benachbarten ersten Halbleiterstrukturen, wobei die zwischengeschichtete Isolationsschicht in Kontakt mit der Gate-Isolationsschicht steht und aus einem anderen Material als die Gate-Isolationsschicht gebildet ist.
  7. Vorrichtung nach Anspruch 1, des Weiteren umfassend: zweite Halbleiterstrukturen, die vertikal auf dem Substrat gestapelt sind und voneinander und von den ersten Halbleiterstrukturen beabstandet sind, wobei die zweiten Halbleiterstrukturen jeweils dritte Seitenflächen umfassen, die an die ersten Seitenflächen der ersten Halbleiterstrukturen grenzen; eine zweite Wortleitung, die an die dritten Seitenflächen der zweiten Halbleiterstrukturen grenzt, wobei sich die zweite Wortleitung in der vertikalen Richtung senkrecht zur Oberseite des Substrats erstreckt; und eine Abschirmleitung zwischen den ersten und zweiten Wortleitungen, wobei die Abschirmleitung von den ersten und zweiten Wortleitungen beabstandet ist.
  8. Vorrichtung nach Anspruch 7, wobei die erste Wortleitung, die zweite Wortleitung und die Abschirmleitung parallel zu der vertikalen Richtung verlaufen und die gleiche Breite aufweisen.
  9. Vorrichtung nach Anspruch 1, wobei sich eine in einer ersten Richtung gemessene obere Breite der ersten Wortleitung von einer in der ersten Richtung gemessenen unteren Breite der ersten Wortleitung unterscheidet, wobei die erste Richtung parallel zu der Oberseite des Substrats verläuft.
  10. Vorrichtung nach Anspruch 9, wobei sich eine Breite einer untersten der ersten Halbleiterstrukturen, in einer zweiten Richtung gemessen, von einer Breite einer obersten der ersten Halbleiterstrukturen, in der zweiten Richtung gemessen, unterscheidet, wobei die zweite Richtung parallel zu der Oberseite des Substrats verläuft und sich von der ersten Richtung unterscheidet.
  11. Vorrichtung nach Anspruch 1, wobei in jeder der ersten Halbleiterstrukturen der erste Endabschnitt eine erste Dicke aufweist, der zweite Endabschnitt eine zweite Dicke aufweist und die erste Dicke sich von der zweiten Dicke in der vertikalen Richtung unterscheidet.
  12. Vorrichtung nach Anspruch 1, des Weiteren aufweisend Bitleitungen jeweils in Kontakt mit den ersten Endabschnitten der ersten Halbleiterstrukturen, wobei sich die Bitleitungen in einer zweiten Richtung parallel zur Oberseite des Substrats erstrecken, wobei jede der Bitleitungen eine erste Dicke an einer Position in Kontakt mit den ersten Endabschnitten aufweist und eine zweite Dicke, die sich von der ersten Dicke unterscheidet, an einer von den ersten Endabschnitten beabstandeten Position aufweist.
  13. Vorrichtung nach Anspruch 1, des Weiteren umfassend Datenspeicherelektroden, die jeweils mit den zweiten Endabschnitten der ersten Halbleiterstrukturen in Kontakt stehen, wobei sich eine Dicke der Datenspeicherelektroden von einer Dicke der ersten Halbleiterstrukturen unterscheidet.
  14. Dreidimensionale Halbleiterspeichervorrichtung, umfassend: mindestens eine erste Halbleiterstruktur und mindestens eine zweite Halbleiterstruktur auf einem Substrat, wobei die mindestens eine erste Halbleiterstruktur und die mindestens eine zweite Halbleiterstruktur in einer ersten Richtung voneinander beabstandet sind; eine erste Wortleitung zwischen der mindestens einen ersten Halbleiterstruktur und der mindestens einen zweiten Halbleiterstruktur, wobei die erste Wortleitung an die mindestens eine erste Halbleiterstruktur grenzt; eine zweite Wortleitung zwischen der mindestens einen ersten Halbleiterstruktur und der mindestens einen zweiten Halbleiterstruktur, wobei die zweite Wortleitung an die mindestens eine zweite Halbleiterstruktur grenzt; und eine Abschirmleitung zwischen den ersten und zweiten Wortleitungen, wobei die Abschirmleitung von den ersten und zweiten Wortleitungen isoliert ist.
  15. Vorrichtung nach Anspruch 14, wobei sich jede der ersten Wortleitung, der zweiten Wortleitung und der Abschirmleitung von einer Oberseite des Substrats in einer vertikalen Richtung erstreckt und eine Seitenfläche der Abschirmleitung auf Seitenflächen der ersten und zweiten Wortleitungen ausgerichtet ist.
  16. Vorrichtung nach Anspruch 14, wobei: die mindestens eine erste Halbleiterstruktur mehrere erste Halbleiterstrukturen enthält, die auf dem Substrat gestapelt und voneinander beabstandet sind, jede der mehreren ersten Halbleiterstrukturen einen ersten Endabschnitt und einen zweiten Endabschnitt umfasst, die voneinander beabstandet sind, wobei die Vorrichtung des Weiteren umfasst: eine erste Source/Drain-Region und eine zweite Source/Drain-Region in jeder der mehreren ersten Halbleiterstrukturen, wobei die erste und die zweite Source/Drain-Region an den ersten bzw. an den zweiten Endabschnitt grenzen; eine Kanalregion in jeder der mehreren ersten Halbleiterstrukturen, wobei die Kanalregion zwischen der ersten und der zweiten Source/Drain-Region liegt; eine erste zwischengeschichtete Isolationsschicht zwischen den Kanalregionen der mehreren ersten Halbleiterstrukturen, und eine zweite zwischengeschichtete Isolationsschicht zwischen den ersten Source/Drain-Regionen oder zwischen den zweiten Source/Drain-Regionen der mehreren ersten Halbleiterstrukturen, wobei die erste zwischengeschichtete Isolationsschicht ein Material enthält, das sich von dem der zweiten zwischengeschichteten Isolationsschicht unterscheidet.
  17. Vorrichtung nach Anspruch 14, wobei die mindestens eine erste Halbleiterstruktur mehrere erste Halbleiterstrukturen umfasst, die auf dem Substrat gestapelt sind und voneinander beabstandet sind, und die Vorrichtung des Weiteren Räume zwischen benachbarten der mehreren ersten Halbleiterstrukturen umfasst, wobei die Räume Ober- und Unterseiten der ersten Halbleiterstrukturen freilegen.
  18. Vorrichtung nach Anspruch 14, wobei die mindestens eine erste Halbleiterstruktur mehrere erste Halbleiterstrukturen umfasst, die auf dem Substrat gestapelt sind und voneinander beabstandet sind, und die Vorrichtung des Weiteren eine Gate-Isolationsschicht umfasst, die Ober-, Unter- und Seitenflächen der mehreren ersten Halbleiterstrukturen bedeckt.
  19. Vorrichtung nach Anspruch 18, wobei die Gate-Isolationsschicht einen Raum zwischen benachbarten der mehreren ersten Halbleiterstrukturen füllt.
  20. Dreidimensionale Halbleiterspeichervorrichtung, umfassend: zwischengeschichtete Isolationsschichten und Halbleiterstrukturen, die abwechselnd auf einem Substrat gestapelt sind; und eine Wortleitung, welche die Halbleiterstrukturen und die zwischengeschichteten Isolationsschichten durchdringt, wobei die Wortleitungen an das Substrat grenzen, wobei die Wortleitung umfasst: einen Wortleitungsabschnitt, der sich vertikal von einer Oberseite des Substrats erstreckt, und vorstehende Abschnitte, die von einer Seitenfläche des Wortleitungsabschnitts in Richtung der zwischengeschichteten Isolationsschichten vorstehen, wobei die vorstehenden Abschnitte voneinander beabstandet sind.
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