CN118338646A - 半导体结构及其形成方法 - Google Patents

Abstract

本公开涉及一种半导体结构及其形成方法。所述半导体结构包括：衬底；堆叠结构，位于所述衬底的顶面上，包括沿第一方向间隔排布的多个存储层，所述存储层包括沿第二方向间隔排布的多个存储单元；信号线组，包括沿所述第一方向间隔排布的多条信号线，所述信号线沿所述第二方向延伸且与所述存储层中的多个所述存储单元电连接；第一阶梯结构，包括与多条所述信号线一一对应电连接的多个第一台阶，所述第一台阶沿第三方向凸出设置于所述信号线，且多个所述第一台阶在所述衬底的顶面上的投影沿所述第二方向排布。本公开减少半导体结构的投影面积以及半导体结构内部的电容耦合效应。

Description

半导体结构及其形成方法

技术领域

本公开涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

为了提高DRAM等半导体结构的存储容量和集成度，DRAM等半导体结构已从二维(2D)结构向三维(3D)结构发展。第一阶梯结构能够很好的辅助实现DRAM等半导体结构的三维工艺。但是，当前的第一阶梯结构在面积占比、以及电容耦合效应等方面都面临较大的挑战，从而限制了DRAM等半导体结构性能的进一步改进。

因此，如何减少第一阶梯结构整体的投影面积，并降低半导体结构内部的电容耦合效应，从而改善半导体结构的性能，是当前亟待解决的技术问题。

发明内容

本公开一些实施例提供的半导体结构及其形成方法，用于减少第一阶梯结构的投影面积，并降低半导体结构内部的电容耦合效应，以改善半导体结构的性能。

根据一些实施例，本公开提供了一种半导体结构，包括：

衬底；

堆叠结构，位于所述衬底的顶面上，所述堆叠结构包括沿第一方向间隔排布的多个存储层，所述存储层包括沿第二方向间隔排布的多个存储单元，所述第一方向垂直于所述衬底的顶面，所述第二方向平行于所述衬底的顶面；

信号线组，包括沿所述第一方向间隔排布的多条信号线，所述信号线沿所述第二方向延伸且与所述存储层中的多个所述存储单元电连接；

第一阶梯结构，包括与多条所述信号线一一对应电连接的多个第一台阶，所述第一台阶沿第三方向凸出设置于所述信号线，且多个所述第一台阶在所述衬底的顶面上的投影沿所述第二方向排布，所述第三方向平行于所述衬底的顶面，且所述第二方向与所述第三方向相交。

在一些实施例中，还包括：

导电柱结构，包括与多个所述第一台阶一一对应电连接的多个导电柱，所述导电柱沿所述第一方向延伸且位于相应第一台阶上方，且在任意两个所述导电柱中，与较靠近所述衬底的所述第一台阶电连接的所述导电柱沿所述第二方向的宽度大于与较远离所述衬底的所述第一台阶电连接的所述导电柱沿所述第二方向的宽度。

在一些实施例中，所述第一台阶部分位于所述信号线沿所述第三方向的端面上、部分位于所述信号线沿第一方向的顶面上；或者，

所述第一台阶在所述信号线沿所述第三方向的端面上的投影全部位于对应的所述信号线沿所述第三方向的端面内。

在一些实施例中，所述第一阶梯结构中全部的所述第一台阶均沿所述第三方向延伸，且所述第一阶梯结构中全部的所述第一台阶沿所述第三方向的长度相等，且沿所述第一方向顺序排布的多个所述第一台阶在所述第二方向上以相同的顺序间隔排布。

在一些实施例中，至少两个所述堆叠结构沿所述第三方向间隔排布，两个所述信号线组分别与两个所述堆叠结构对应电连接；

两个所述信号线组分布于所述第一阶梯结构沿所述第三方向的相对两侧，所述第一台阶沿所述第三方向的一端电连接一个所述信号线组中的一条所述信号线、所述第一台阶沿所述第三方向的另一端电连接另一个所述信号线组中的一条所述信号线。

在一些实施例中，还包括：

隔离层，包括沿所述第二方向交替排布的第一隔离层和第二隔离层，所述第一隔离层位于所述第一台阶的顶面，所述第二隔离层位于沿所述第二方向相邻的两个所述第一台阶之间，所述第二隔离层的底面低于相邻的所述第一隔离层的底面。

在一些实施例中，相邻的两个所述第一台阶沿所述第二方向相对的端面位于同一平行于所述第一方向的平面，所述半导体结构还包括：

介质层，所述介质层连续覆盖沿所述第二方向排布的多个所述第一台阶。

根据另一些实施例，本公开还提供了一种半导体结构的形成方法，包括如下步骤：

提供衬底；

形成堆叠结构于所述衬底的顶面上，所述堆叠结构包括沿第一方向间隔排布的多个存储层，所述存储层包括沿第二方向间隔排布的多个存储单元，所述第一方向垂直于所述衬底的顶面，所述第二方向平行于所述衬底的顶面；

形成信号线组于所述衬底上，所述信号线组包括沿所述第一方向间隔排布的多条信号线，所述信号线沿所述第二方向延伸且与所述存储层中的多个所述存储单元电连接；

形成第一阶梯结构于所述衬底上，所述第一阶梯结构包括与多条所述信号线一一对应电连接的多个第一台阶，所述第一台阶沿第三方向凸出设置于所述信号线，且多个所述第一台阶在所述衬底的顶面上的投影沿所述第二方向排布，所述第三方向平行于所述衬底的顶面，且所述第二方向与所述第三方向相交。

在一些实施例中，形成第一阶梯结构于所述衬底上的步骤包括：

于所述衬底上形成第二阶梯结构，所述第二阶梯结构沿所述第三方向位于所述信号线组的端部，且所述第二阶梯结构包括沿所述第一方向排布的多个第二台阶，在沿所述第一方向相邻的两个所述第二台阶中，较靠近所述衬底的一个所述第二台阶沿所述第二方向凸出于另一个所述第二台阶；

于所述第二阶梯结构上形成所述第一阶梯结构，且多个所述第一台阶一一位于多个所述第二台阶上。

在一些实施例中，所述第二阶梯结构的顶面位于所述信号线组中最顶面的所述信号线的顶面之下且每一所述第二台阶的顶面平齐于或低于相邻所述信号线的底面，于所述第二阶梯结构上形成所述第一阶梯结构的步骤包括：

沉积阶梯材料于所述第二阶梯结构上，形成连续覆盖所述第二阶梯结构中的多个所述第二台阶的初始第一阶梯结构；所述初始第一阶梯结构与所述信号线组相接；

去除覆盖于所述第二台阶的侧壁上的所述阶梯材料，形成多个所述第一台阶、以及位于相邻的两个所述第一台阶之间的第一沟槽。

在一些实施例中，形成多个所述第一台阶、以及位于相邻的两个所述第一台阶之间的第一沟槽之后，还包括如下步骤：

形成覆盖所述第一台阶的顶面的第一隔离层；

形成填充满所述第一沟槽的第二隔离层，所述第二隔离层的顶面与所述第一隔离层的顶面平齐，所述第一隔离层和所述第二隔离层共同构成隔离层。

在一些实施例中，形成填充满所述第一沟槽的第二隔离层之后，还包括如下步骤：

形成沿所述第一方向贯穿所述第一隔离层且暴露所述第一台阶的通孔，在任意两个所述通孔中，较靠近所述衬底的一个所述通孔的内径大于较远离所述衬底的所述通孔的内径；

形成填充满所述通孔的导电柱。

在一些实施例中，所述第二阶梯结构的顶面位于所述信号线组中最顶面的所述信号线的顶面之上且至少部分所述第二台阶的顶面平齐于或低于相邻所述信号线的底面，于所述第二阶梯结构上形成所述第一阶梯结构的步骤包括：

于所述第二阶梯结构上形成一一位于多个所述第二台阶上且相互独立的牺牲层，所述牺牲层与相邻的所述信号线相接；

形成连续覆盖多个所述牺牲层、以及多个所述第二台阶的介质层；

去除所述牺牲层，于所述第二台阶与所述介质层之间形成第二沟槽；

于所述第二沟槽内形成位于所述第二台阶上的所述第一台阶。

在一些实施例中，于所述第二阶梯结构上形成一一位于多个所述第二台阶上且相互独立的牺牲层的步骤包括：

形成连续覆盖所述第二阶梯结构上的多个所述第二台阶的初始牺牲层；

去除覆盖于所述第二台阶侧壁上的所述初始牺牲层、以及位于所述第二台阶上的部分所述初始牺牲层，保留于所述第二台阶上的所述初始牺牲层作为所述牺牲层。

在一些实施例中，至少两个所述堆叠结构沿所述第三方向间隔排布，两个所述信号线组分别与两个所述堆叠结构对应电连接；形成第一阶梯结构于所述衬底上的步骤包括：

于所述衬底上形成位于沿所述第三方向相邻的两个所述信号线组之间的所述第一阶梯结构，所述第一台阶沿所述第三方向的一端电连接一个所述信号线组中的一条所述信号线、所述第一台阶沿所述第三方向的另一端电连接另一个所述信号线组中的一条所述信号线。

本公开一些实施例提供的半导体结构及其形成方法，通过在信号线组沿第三方向的端部设置第一阶梯结构，且所述第一阶梯结构中的多个第一台阶沿所述第三方向一一凸出设置于所述信号线且与所述信号线电连接，且多个所述第一台阶在所述衬底的顶面上的投影沿所述第二方向排布，不仅减少整个所述第一阶梯结构在衬底的顶面上的投影面积，而且还能够增大与相邻的两条所述信号线电连接的两个所述第一台阶之间的距离，从而减少所述半导体结构内部的电容耦合效应，实现对所述半导体结构电性能的改善。

附图说明

附图1是本公开一些实施例中半导体结构的一示意图；

附图2是本公开一些实施例的半导体结构中第一阶梯结构的一截面示意图；

附图3是本公开一些实施例的半导体结构中第一阶梯结构的另一截面示意图；

附图4是本公开一些实施例中半导体结构的侧视示意图；

附图5是本公开一些实施例中半导体结构的形成方法流程图；

附图6-附图22是本公开一些实施例在形成半导体结构的过程中主要的工艺结构示意图。

具体实施方式

下面结合附图对本公开提供的半导体结构及其形成方法的具体实施方式做详细说明。

本公开提供了一种半导体结构，附图1是本公开一些实施例中半导体结构的一示意图，附图2是本公开一些实施例的半导体结构中第一阶梯结构的一截面示意图，附图3是本公开一些实施例的半导体结构中第一阶梯结构的另一截面示意图，附图4是本公开一些实施例中半导体结构的侧视示意图。如图1-图4所示，半导体结构包括：

衬底20；

堆叠结构40，位于衬底20的顶面上，堆叠结构40包括沿第一方向D1间隔排布的多个存储层，存储层包括沿第二方向D2间隔排布的多个存储单元，第一方向D1垂直于衬底20的顶面，第二方向D2平行于衬底20的顶面；

信号线组41，包括沿第一方向D1间隔排布的多条信号线10，信号线10沿第二方向D2延伸且与存储层中的多个存储单元电连接；

第一阶梯结构42，包括与多条信号线10一一对应电连接的多个第一台阶11，第一台阶11沿第三方向D3凸出设置于信号线10，且多个第一台阶11在衬底20的顶面上的投影沿第二方向D2排布，第三方向D3平行于衬底10的顶面，且第二方向D2与第三方向D3相交。如图2所示，多个第一台阶11在衬底20的顶面上的投影沿第二方向D2间隔排布，如图3所示，多个第一台阶11在衬底20的顶面上的投影沿第二方向D2相接排布。

本具体实施方式中的半导体结构可以是但不限于DRAM。本具体实施方式以半导体结构为DRAM为例进行说明，例如可以是三维的DRAM结构。衬底20可以是但不限于硅衬底，在一些实施例中，以衬底20为硅衬底为例进行说明。在其他实施例中，衬底20还可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。衬底20用于支撑在其上方的器件结构。衬底20的顶面是指衬底20朝向堆叠结构40的表面。信号线10可以是DRAM中的字线、位线或者其他信号传输线。

以信号线10为DRAM中的位线为例，半导体结构中可以包括沿第一方向D1和第二方向D2呈阵列排布的多个存储单元，从而形成存储阵列。存储单元包括晶体管和电容器14。晶体管包括沿第三方向D3延伸的有源柱12，有源柱12包括沟道区、以及沿第三方向D3分布于沟道区相对两侧的源极区和漏极区，电容器14与源极区电连接。半导体结构还包括多条沿第一方向D1延伸、且沿第二方向D2间隔排布的字线13，每条字线13与沿第一方向D1间隔排布的多个存储单元的沟道区连接。多条信号线10(即位线)沿第二方向D2延伸、且沿第一方向D1间隔排布，每条信号线10电连接一个存储层中全部的存储单元的漏极区。

本具体实施方式通过在信号线组沿第三方向D3的端部设置第一阶梯结构42，且第一阶梯结构42中的多个第一台阶11沿第三方向D3一一凸出设置于信号线10且与信号线10电连接，多个第一台阶11在衬底20的顶面上的投影沿第二方向D2排布，不仅能够减小与相邻的两条信号线10电连接的两个第一台阶11之间的正对面积，而且还能够增大与相邻的两条信号线10电连接的两个第一台阶11之间沿第一方向D1和第二方向D2的距离，从而减少了相邻的第一台阶11之间的电容耦合效应，实现对半导体结构电性能的改善。另外，本具体实施方式仅需在信号线10沿第三方向D3的端部设置包括多个第一台阶11的第一阶梯结构42，通过第一台阶11实现信号线10中电信号的引出和/或引入，从而可以使得多条信号线10沿第二方向D2的长度可以相等，无需形成由不同长度的信号线构成的台阶状结构，从而简化了半导体结构的制造工艺，降低了半导体结构的制造成本，而且降低了第一阶梯结构以及整个半导体结构的投影面积，有助于半导体结构尺寸的进一步微缩。

在一些实施例中，半导体结构还包括：导电柱结构，包括与多个第一台阶一一对应电连接的多个导电柱，导电柱沿第一方向D1延伸且位于相应第一台阶上方，导电柱结构用于通过第一台阶引出和/或引入信号线中电信号。多个导电柱沿第二方向D2的尺寸可相同且可沿第二方向D2均匀间隔排布，沿第二方向D2均匀间隔排布的多个导电柱在第一方向D1上的高度可依次递增或依次递减。

在一些实施例中，半导体结构还包括：导电柱结构，包括与多个第一台阶11一一对应电连接的多个导电柱24，导电柱24沿第一方向D1延伸且位于相应第一台阶11上方，且在任意两个导电柱24中，与较靠近衬底20的一个第一台阶11电连接的导电柱24沿第二方向D2的宽度大于与较远离衬底20的第一台阶11电连接的导电柱24沿第二方向D2的宽度。

具体来说，如图2或者图3所示，导电柱结构中的多个导电柱24一一位于第一阶梯结构42中的多个第一台阶11上、且与多个第一台阶11一一对应电连接。每个导电柱24沿第一方向D1延伸，用于将外界控制信号通过第一台阶11传输至对应的信号线10。由于第一阶梯结构42中的多个第一台阶11沿第二方向D2排布，因而导电柱结构中的多个导电柱24也沿第二方向D2间隔排布，从而增大了相邻导电柱24沿第二方向D2的距离，降低了相邻导电柱24之间的电容耦合效应，从而进一步改善了半导体结构的电性能。导电柱结构中全部的导电柱24的顶面平齐，且导电柱24沿第二方向D2的宽度、以及沿第三方向D3的宽度均随导电柱24沿第一方向D1的高度的增大而增大，通过均衡导电柱24沿第一方向D1的高度和导电柱24横截面积带来的影响，以减小各导电柱24之间RC延迟(电阻电容延迟)的差异。

在一些实施例中，多个导电柱沿24可沿第二方向D2非均匀间隔排布，沿第二方向D2间隔排布的多个相邻导电柱24之间的间距在第二方向D2上依次递增或依次递减，例如相邻导电柱24之间的间距可与相邻导电柱24在第一方向D1上的正对面积呈正相关，从而降低了相邻导电柱24之间的电容耦合效应。沿第二方向D2排布的多个第一台阶11在第二方向D2上可具有依次递增或依次递减的尺寸。

在一些实施例中，第一台阶11部分位于信号线10沿第三方向D3的端面上、部分位于信号线10沿第一方向D1的顶面上；或者，

第一台阶11在信号线10沿第三方向D3的端面上的投影全部位于对应的信号线10沿第三方向D3的端面内。

在一示例中，第一台阶11部分位于信号线10沿第三方向D3的端面上、部分位于信号线10沿第一方向D1的顶面上，使得第一台阶11半环绕信号线10，一方面，可以增大第一台阶11与信号线10之间的接触面积，在减少第一台阶11与信号线10接触电阻的同时、确保第一台阶11与信号线10之间的稳定连接；另一方面，还可以增大第一台阶11的制程窗口，从而进一步降低半导体结构的制程难度。在另一示例中，第一台阶11在信号线10沿第三方向D3的端面上的投影全部位于对应的信号线10沿第三方向D3的端面内，以在确保第一台阶11与信号线10稳定连接的同时，进一步缩小第一阶梯结构42的尺寸，有助于半导体结构尺寸的进一步微缩。

在一些实施例中，第一阶梯结构42中全部的第一台阶11均沿第三方向D3延伸，且第一阶梯结构42中全部的第一台阶11沿第三方向D3的长度相等，且沿第一方向D1顺序排布的多个第一台阶11在第二方向D2上以相同的顺序间隔排布。

本具体实施方式通过在信号线10沿第三方向D3的端部设置第一台阶11，沿第一方向D1顺序排布的全部的第一台阶11在第二方向D2上以相同的顺序间隔排布，即第一阶梯结构42中的多个第一台阶11沿第一方向D1间隔排布、且沿第二方向D2也间隔排布，第一阶梯结构42中的全部的第一台阶11沿第一方向D1依次排序、且第一阶梯结构42中的全部的第一台阶11沿第二方向D2依次排序，第一阶梯结构42中全部的第一台阶11沿第一方向D1的排列顺序与第一阶梯结构42中全部的第一台阶11沿第二方向D2的排列顺序相同。举例来说，第一阶梯结构42中包括N个第一台阶11，N个第一台阶11沿第一方向D1(例如衬底20指向堆叠结构40的方向)依次排序，构成第一台阶序列；N个台阶11沿第二方向D2依次排序，构成第二台阶序列，第一台阶序列与第二台阶序列相同。在第一台阶序列中位于第X位的第一台阶，在第二台阶序列中也位于第X位。其中，N为大于或者等于3的整数，X为小于或者等于N的正整数。

在一些实施例中，通过使得沿第一方向D1顺序排布的多个第一台阶11在第二方向D2上以相同的顺序间隔排布，可以使得与相邻两条信号线10电连接的两个第一台阶11沿第一方向D2错开设置，增大了与相邻信号线10电连接的第一台阶11沿第二方向D2的距离，从而减小相邻的两个第一台阶11之间的正对面积，从而减小相邻的两个第一台阶11之间的电容耦合效应，实现半导体结构中RC延迟最小化和电容密度最大化，改善了半导体结构的电性能。

在一示例中，在沿第二方向D2任意相邻的两个第一台阶11中，与较靠近衬底20的信号线10电连接的第一台阶11位于与较远离衬底20的信号线10电连接的第一台阶11的下方，即第一阶梯结构42中全部的第一台阶11在第一方向D1上沿从低到高的顺序依次排布。

在另一示例中，在沿第二方向D2任意相邻的两个第一台阶11中，与较靠近衬底20的信号线10电连接的第一台阶11位于与较远离衬底20的信号线10电连接的第一台阶11的上方，即第一阶梯结构42中全部的第一台阶11在第一方向D1上沿从高到低的顺序依次排布。

在另一示例中，存在沿第二方向D2相邻的两个第一台阶11，与较靠近衬底20的信号线10电连接的第一台阶11位于与较远离的衬底20的信号线10电连接的第一台阶11的上方；且存在沿第二方向D2相邻的两个第一台阶11，与较靠近衬底20的信号线10电连接的第一台阶11位于与较远离的衬底20的信号线10电连接的第一台阶11的下方。也就是说，沿第二方向D2间隔排布的多个第一台阶11在第一方向D1上高低交错排布。

在一些实施例中，至少两个堆叠结构40沿第三方向D3间隔排布，两个信号线组41分别与两个堆叠结构40对应电连接；

两个信号线组41分布于第一阶梯结构42沿第三方向D3的相对两侧，第一台阶11沿第三方向D3的一端电连接一个信号线组41中的一条信号线10、第一台阶11沿第三方向D3的另一端电连接另一个信号线组41中的一条信号线10。

举例来说，如图4所示，沿第三方向D3间隔排布的两个堆叠结构40共享一个第一阶梯结构42，从而可以进一步减小半导体结构的投影面积，促进半导体结构的尺寸的进一步缩小。

在一些实施例中，如图2所示，半导体结构还包括：

隔离层，包括沿第二方向D2交替排布的第一隔离层22和第二隔离层23，第一隔离层22位于第一台阶11的顶面，第二隔离层23位于沿第二方向D2相邻的两个第一台阶11之间，第二隔离层23的底面低于相邻的第一隔离层22的底面。

举例来说，如图1和图2所示，半导体结构还包括沿第三方向D3位于信号线组41一侧的第二阶梯结构21，第一阶梯结构42位于第二阶梯结构上。第二阶梯结构21的材料可以为氧化物材料(例如二氧化硅)。第二阶梯结构21包括沿第一方向D1排布的多个第二台阶25，第一台阶11位于第二台阶25上，且第一台阶11沿第二方向D2的宽度小于第二台阶25沿第二方向D2的宽度，以进一步增大相邻的第一台阶11沿第二方向D2的距离，进一步减小电容耦合效应。通过将多数隔离层设置为包括沿第二方向D2交替排布的第一隔离层22和第二隔离层23，一方面，可以减小隔离层的寄生电容；另一方面，还能够更好地电性隔离层相邻的第一台阶11以及相邻的导电柱24，减少信号串扰。在一示例中，第一隔离层22的材料为氧化物材料(例如二氧化硅)，第二隔离层23的材料为氮化物材料(例如氮化硅)。

在另一些实施例中，如图3所示，相邻的两个第一台阶11沿第二方向D2相对的端面位于同一平行于第一方向D1的平面，半导体结构还包括：

介质层30，介质层30连续覆盖沿第二方向D2排布的多个第一台阶11，以增大第一台阶11沿第二方向D2的尺寸，从而增大形成导电柱24的刻蚀窗口，降低半导体结构的制造难度。在一示例中，介质层30的材料可以氮化物材料(例如氮化硅)或者氧化物材料(例如二氧化硅)。

本公开还提供了一种半导体结构的形成方法，附图5是半导体结构的形成方法流程图，附图6-附图22是本公开一些实施例中在形成半导体结构的过程中主要的工艺结构示意图。本公开一些实施例中形成的半导体结构的示意图可以参见图1-图4。如图1-图22所示，半导体结构的形成方法，包括如下步骤：

步骤S51，提供衬底20；

步骤S52，形成堆叠结构40于衬底20的顶面上，堆叠结构40包括沿第一方向D1间隔排布的多个存储层，存储层包括沿第二方向D2间隔排布的多个存储单元，第一方向D1垂直于衬底20的顶面，第二方向D2平行于衬底20的顶面；

步骤S53，形成信号线组41于衬底20上，信号线组41包括沿第一方向D1间隔排布的多条信号线10，信号线10沿第二方向D2延伸且与存储层中的多个存储单元电连接；

步骤S54，形成第一阶梯结构42于衬底20上，第一阶梯结构42包括与多条信号线10一一对应电连接的多个第一台阶11，第一台阶11沿第三方向D3凸出设置于信号线10，且多个第一台阶11在衬底20的顶面上的投影沿第二方向D2排布，第三方向D3平行于衬底20的顶面，且第二方向D2与第三方向D3相交。

在一些实施例中，形成第一阶梯结构42于衬底20上的步骤包括：

于衬底20上形成第二阶梯结构21，第二阶梯结构21沿第三方向D3位于信号线组41的端部，且第二阶梯结构21包括沿第一方向D1排布的多个第二台阶25，在沿第一方向D1相邻的两个第二台阶25中，较靠近衬底20的一个第二台阶25沿第二方向D2凸出于另一个第二台阶25，如图7所示；

于第二阶梯结构21上形成第一阶梯结构，第一阶梯结构包括与多条信号线10一一对应电连接的多个第一台阶11，且多个第一台阶11一一对应位于多个第二台阶25上，如图9所示。

在一些实施例中，第二阶梯结构21的顶面位于信号线组41中最顶面的信号线10的顶面之下且每一第二台阶25的顶面平齐于或低于相邻的信号线10的底面，于第二阶梯结构21上形成第一阶梯结构的步骤包括：

沉积阶梯材料于第二阶梯结构21上，形成连续覆盖第二阶梯结构21中的多个第二台阶25的初始第一阶梯结构80，如图8所示，初始第一阶梯结构80与信号线组相接；

去除覆盖于第二台阶25的侧壁上的阶梯材料，形成多个第一台阶11、以及位于相邻的两个第一台阶11之间的第一沟槽90，如图9所示。

在一些实施例中，形成多个第一台阶11、以及位于相邻的两个第一台阶11之间的第一沟槽90之后，还包括如下步骤：

形成覆盖第一台阶11的顶面的第一隔离层22，如图10所示；

形成填充满第一沟槽90的第二隔离层23，如图11所示，第二隔离层23的顶面与第一隔离层22的顶面平齐，第一隔离层22和第二隔离层23共同构成隔离层。

在一些实施例中，形成填充满第一沟槽90的第二隔离层23之后，还包括如下步骤：

形成沿第一方向D1贯穿第一隔离层22且暴露第一台阶11的通孔120，如图12所示，在任意两个通孔120中，与较靠近衬底20的一个通孔120的内径可以大于较远离衬底20的通孔120的内径；

形成填充满通孔120的导电柱24，如图13所示。

以信号线10为DRAM中的位线为例进行说明。举例来说，堆叠结构40中可以包括沿第一方向D1和第二方向D2呈阵列排布的多个存储单元，从而形成存储阵列。存储单元包括晶体管和电容器14。晶体管包括沿第三方向D3延伸的有源柱12，有源柱12包括沟道区、以及沿第三方向D3分布于沟道区相对两侧的源极区和漏极区，电容器14与漏极区电连接。半导体结构还包括多条沿第一方向D1延伸、且沿第二方向D2间隔排布的字线13，每条字线13与沿第一方向D1间隔排布的多个存储单元电连接，如图6所示。多条信号线10(即位线)沿第二方向D2延伸、且沿第一方向D1间隔排布，每条信号线10电连接一个存储层中全部的存储单元。接着，于信号线组41沿第三方向D3的端部形成初始第二阶梯结构60，如图6所示。图案化初始第二阶梯结构60，形成如图7所示的第二阶梯结构21。

之后，沉积金属钨等导电材料于第二阶梯结构21上，形成连续覆盖第二阶梯结构21中的多个第二台阶25的初始第一阶梯结构80，并形成覆盖初始第一阶梯结构80的掩膜层81，如图8所示。图案化掩膜层81，形成暴露部分初始第一阶梯结构80的刻蚀窗口。沿刻蚀窗口向下刻蚀初始第一阶梯结构80，形成沿第二方向D2间隔排布的多个第一台阶11、以及位于相邻第一台阶11之间的第一沟槽90，去除掩膜层81之后，得到如图9所示的结构，也可以保留图案化之后的掩膜层81作为第一隔离层22。形成覆盖第一台阶11的第一隔离层22(如图10所示)以及填充第一沟槽90的第二隔离层23(如图11所示)之后，刻蚀第一隔离层22，形成沿第一方向贯穿第一隔离层22并暴露第一台阶的通孔120，如图12所示。填充金属钨等导电材料于通孔120内，形成导电柱24，如图13所示。

在另一些实施例中，第二阶梯结构21的顶面位于信号线组41中最顶面的信号线10的顶面之上且至少部分第二台阶25的顶面平齐于或低于相邻信号线10的底面，于第二阶梯结构21上形成第一阶梯结构42的步骤包括：

于第二阶梯结构21上形成一一位于多个第二台阶25上且相互独立的牺牲层180，牺牲层180与相邻的信号线10相接，如图18所示；

形成连续覆盖多个牺牲层180、以及多个第二台阶25的介质层30，如图19所示；

去除牺牲层180，于第二台阶25与介质层30之间形成第二沟槽200，如图20所示；

于第二沟槽200内形成位于第二台阶25上的第一台阶11，如图21所示。

在一些实施例中，于第二阶梯结构21上形成一一位于多个第二台阶21上且相互独立的牺牲层180的步骤包括：形成连续覆盖第二阶梯结构21上的多个第二台阶25的初始牺牲层170，如图16-17所示；去除覆盖于第二台阶25侧壁上的初始牺牲层170、以及位于第二台阶25上的部分初始牺牲层170，保留于第二台阶25上的初始牺牲层170作为牺牲层180，牺牲层180在衬底上的投影沿第二方向D2连续排布，如图18所示。

在一些实施例中，可以依次在初始牺牲层170上形成掩膜层，掩膜层暴露不同第二台阶25的上方的初始牺牲层170表面，对初始牺牲层170的各区域依次进行刻蚀，并在各第二台阶25上保留预设高度的初始牺牲层170作为牺牲层180。

以信号线10为DRAM中的位线为例进行说明。举例来说，在形成堆叠结构40之后，于堆叠结构沿第三方向D3的端部形成沿第一方向D1交替堆叠的信号线10和层间绝缘层140，如图14所示，沿第一方向D1间隔排布的多条信号线10构成信号线组。其中，层间绝缘层140的材料可以为氮化物材料(例如氮化硅)，用于电性隔离相邻的信号线10。之后，于信号线组背离堆叠结构40的一侧形成初始第二阶梯结构60，如图15所示。图案化初始第二阶梯结构60，形成如图16所示的第二阶梯结构21。在一示例中，第二阶梯结构21的材料为氮化物材料(例如氮化硅)。然后，形成连续覆盖第二阶梯结构21上的多个第二台阶25的初始牺牲层170，如图17所示。在一示例中，初始牺牲层170的材料为氧化物材料(例如二氧化硅)。图案化初始牺牲层170，仅保留位于第二台阶25上的部分初始牺牲层170，作为牺牲层180，如图18所示。形成连续覆盖多个牺牲层180、以及多个第二台阶25的介质层30，如图19所示。之后，通过选择性刻蚀工艺去除牺牲层180，于第二台阶25和介质层30之间形成如图20所示的第二沟槽200。填充金属钨等导电材料于第二沟槽200内，形成如图21所示的第一台阶11，第一台阶11在衬底上的投影沿第二方向D2连续排布。之后，形成沿第一方向D1贯穿介质层30并与第一台阶11电连接的导电柱24，如图22所示。通过调整牺牲层180的尺寸，可以灵活调整第一台阶11的尺寸(例如第一台阶11沿第一方向D1的厚度、以及第一台阶11沿第二方向D2的宽度)，从而进一步提高半导体结构的制程灵活性。

在一些实施例中，至少两个堆叠结构40沿第三方向D3间隔排布，两个信号线组41分别与两个堆叠结构40对应电连接；形成第一阶梯结构42于衬底20上的步骤包括：

于衬底20上形成位于沿第三方向D3相邻的两个信号线组41之间的第一阶梯结构42，第一台阶11沿第三方向D3的一端电连接一个信号线组41中的一条信号线10、第一台阶11沿第三方向D3的另一端电连接另一个信号线组41中的一条信号线10，如图4所示。

本具体实施方式一些实施例提供的半导体结构及其形成方法，通过在信号线组沿第三方向的端部设置第一阶梯结构，且第一阶梯结构中的多个第一台阶沿第三方向一一凸出设置于信号线且与信号线电连接，不仅减少整个第一阶梯结构在衬底的顶面上的投影面积，而且还能够增大与相邻的两条信号线电连接的两个第一台阶之间的距离，从而减少半导体结构内部的电容耦合效应，实现对半导体结构电性能的改善。

以上仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (15)

1.一种半导体结构，其特征在于，包括：

衬底；

堆叠结构，位于所述衬底的顶面上，所述堆叠结构包括沿第一方向间隔排布的多个存储层，所述存储层包括沿第二方向间隔排布的多个存储单元，所述第一方向垂直于所述衬底的顶面，所述第二方向平行于所述衬底的顶面；

信号线组，包括沿所述第一方向间隔排布的多条信号线，所述信号线沿所述第二方向延伸且与所述存储层中的多个所述存储单元电连接；

第一阶梯结构，包括与多条所述信号线一一对应电连接的多个第一台阶，所述第一台阶沿第三方向凸出设置于所述信号线，且多个所述第一台阶在所述衬底的顶面上的投影沿所述第二方向排布，所述第三方向平行于所述衬底的顶面，且所述第二方向与所述第三方向相交。

2.根据权利要求1所述的半导体结构，其特征在于，还包括：

导电柱结构，包括与多个所述第一台阶一一对应电连接的多个导电柱，所述导电柱沿所述第一方向延伸且位于相应第一台阶上方，且在任意两个所述导电柱中，与较靠近所述衬底的所述第一台阶电连接的所述导电柱沿所述第二方向的宽度大于与较远离所述衬底的所述第一台阶电连接的所述导电柱沿所述第二方向的宽度。

3.根据权利要求1所述的半导体结构，其特征在于，所述第一台阶部分位于所述信号线沿所述第三方向的端面上、部分位于所述信号线沿第一方向的顶面上；或者，

所述第一台阶在所述信号线沿所述第三方向的端面上的投影全部位于对应的所述信号线沿所述第三方向的端面内。

4.根据权利要求1所述的半导体结构，其特征在于，所述第一阶梯结构中全部的所述第一台阶均沿所述第三方向延伸，且所述第一阶梯结构中全部的所述第一台阶沿所述第三方向的长度相等，且沿所述第一方向顺序排布的多个所述第一台阶在所述第二方向上以相同的顺序间隔排布。

5.根据权利要求1所述的半导体结构，其特征在于，至少两个所述堆叠结构沿所述第三方向间隔排布，两个所述信号线组分别与两个所述堆叠结构对应电连接；

两个所述信号线组分布于所述第一阶梯结构沿所述第三方向的相对两侧，所述第一台阶沿所述第三方向的一端电连接一个所述信号线组中的一条所述信号线、所述第一台阶沿所述第三方向的另一端电连接另一个所述信号线组中的一条所述信号线。

6.根据权利要求1所述的半导体结构，其特征在于，还包括：

隔离层，包括沿所述第二方向交替排布的第一隔离层和第二隔离层，所述第一隔离层位于所述第一台阶的顶面，所述第二隔离层位于沿所述第二方向相邻的两个所述第一台阶之间，所述第二隔离层的底面低于相邻的所述第一隔离层的底面。

7.根据权利要求1所述的半导体结构，其特征在于，相邻的两个所述第一台阶沿所述第二方向相对的端面位于同一平行于所述第一方向的平面，所述半导体结构还包括：

介质层，所述介质层连续覆盖沿所述第二方向排布的多个所述第一台阶。

8.一种半导体结构的形成方法，其特征在于，包括如下步骤：

提供衬底；

形成堆叠结构于所述衬底的顶面上，所述堆叠结构包括沿第一方向间隔排布的多个存储层，所述存储层包括沿第二方向间隔排布的多个存储单元，所述第一方向垂直于所述衬底的顶面，所述第二方向平行于所述衬底的顶面；

形成信号线组于所述衬底上，所述信号线组包括沿所述第一方向间隔排布的多条信号线，所述信号线沿所述第二方向延伸且与所述存储层中的多个所述存储单元电连接；

形成第一阶梯结构于所述衬底上，所述第一阶梯结构包括与多条所述信号线一一对应电连接的多个第一台阶，所述第一台阶沿第三方向凸出设置于所述信号线，且多个所述第一台阶在所述衬底的顶面上的投影沿所述第二方向排布，所述第三方向平行于所述衬底的顶面，且所述第二方向与所述第三方向相交。

9.根据权利要求8所述的半导体结构的形成方法，其特征在于，形成第一阶梯结构于所述衬底上的步骤包括：

于所述衬底上形成第二阶梯结构，所述第二阶梯结构沿所述第三方向位于所述信号线组的端部，且所述第二阶梯结构包括沿所述第一方向排布的多个第二台阶，在沿所述第一方向相邻的两个所述第二台阶中，较靠近所述衬底的一个所述第二台阶沿所述第二方向凸出于另一个所述第二台阶；

于所述第二阶梯结构上形成所述第一阶梯结构，且多个所述第一台阶一一位于多个所述第二台阶上。

10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第二阶梯结构的顶面位于所述信号线组中最顶面的所述信号线的顶面之下且每一所述第二台阶的顶面平齐于或低于相邻所述信号线的底面，于所述第二阶梯结构上形成所述第一阶梯结构的步骤包括：

沉积阶梯材料于所述第二阶梯结构上，形成连续覆盖所述第二阶梯结构中的多个所述第二台阶的初始第一阶梯结构；所述初始第一阶梯结构与所述信号线组相接；

去除覆盖于所述第二台阶的侧壁上的所述阶梯材料，形成多个所述第一台阶、以及位于相邻的两个所述第一台阶之间的第一沟槽。

11.根据权利要求10所述的半导体结构的形成方法，其特征在于，形成多个所述第一台阶、以及位于相邻的两个所述第一台阶之间的第一沟槽之后，还包括如下步骤：

形成覆盖所述第一台阶的顶面的第一隔离层；

形成填充满所述第一沟槽的第二隔离层，所述第二隔离层的顶面与所述第一隔离层的顶面平齐，所述第一隔离层和所述第二隔离层共同构成隔离层。

12.根据权利要求11所述的半导体结构的形成方法，其特征在于，形成填充满所述第一沟槽的第二隔离层之后，还包括如下步骤：

形成沿所述第一方向贯穿所述第一隔离层且暴露所述第一台阶的通孔，在任意两个所述通孔中，较靠近所述衬底的一个所述通孔的内径大于较远离所述衬底的所述通孔的内径；

形成填充满所述通孔的导电柱。

13.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第二阶梯结构的顶面位于所述信号线组中最顶面的所述信号线的顶面之上且至少部分所述第二台阶的顶面平齐于或低于相邻所述信号线的底面，于所述第二阶梯结构上形成所述第一阶梯结构的步骤包括：

于所述第二阶梯结构上形成一一位于多个所述第二台阶上且相互独立的牺牲层，所述牺牲层与相邻的所述信号线相接；

形成连续覆盖多个所述牺牲层、以及多个所述第二台阶的介质层；

去除所述牺牲层，于所述第二台阶与所述介质层之间形成第二沟槽；

于所述第二沟槽内形成位于所述第二台阶上的所述第一台阶。

14.根据权利要求13所述的半导体结构的形成方法，其特征在于，于所述第二阶梯结构上形成一一位于多个所述第二台阶上且相互独立的牺牲层的步骤包括：

形成连续覆盖所述第二阶梯结构上的多个所述第二台阶的初始牺牲层；

去除覆盖于所述第二台阶侧壁上的所述初始牺牲层、以及位于所述第二台阶上的部分所述初始牺牲层，保留于所述第二台阶上的所述初始牺牲层作为所述牺牲层。

15.根据权利要求8所述的半导体结构的形成方法，其特征在于，至少两个所述堆叠结构沿所述第三方向间隔排布，两个所述信号线组分别与两个所述堆叠结构对应电连接；形成第一阶梯结构于所述衬底上的步骤包括：

于所述衬底上形成位于沿所述第三方向相邻的两个所述信号线组之间的所述第一阶梯结构，所述第一台阶沿所述第三方向的一端电连接一个所述信号线组中的一条所述信号线、所述第一台阶沿所述第三方向的另一端电连接另一个所述信号线组中的一条所述信号线。